实验一一位二进制全加器设计实验
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实验一 1位二进制全加器的设计
实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。
2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。
3、学习EDA-V型实验系统的基本使用方法。
二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。
如有输入错误，修改后再进行编译。
4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。
5、创建1位二进制半加器的的元件图形符号。
6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。
7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。
8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。
三、实验预习要求1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。
2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。
3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。
4、初步制定全加器的引脚锁定。
四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。
2、根据实验内容，详细写出实验的各个步骤，方法。
3、记录实验现象或波形，并与理论值比较、分析。
（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。
实验一 1位全加器的设计(修改后)
• 步骤三：编辑全加器的原理图： 步骤三：编辑全加器的原理图：
• 由file->new,打开原理图文件Block Diaoram/Schematic File，并存盘为full_adder.bdf
左键双击原理图编辑窗空白处，弹出如下窗口
• 调入 1）半加器：half_adder, 2）二输入或门：2or, 3）输入，输出引脚
实验一 1位全加器的设计 位全加器的设计
一位全加器的原理分析
• 一位全加器可由两个一位半加器与一个或 门构成，其原理图如下图。
该设计利用层次结构描述法， • 首先设计半加器电路，将其打包为半加器 模块； • 然后在顶层调用半加器模块 半加器模块和ALTERA提供 半加器模块 的二输入或门 输入或门组成全加器电路； 输入或门 • 最后将全加器电路编译下载到实验箱，
输入是 两个加数：ain,bin, 一个进位：cin 这三个输入数据是1位（1bit),可由DE2的 SW0,SW1,SW2提供 为了显示更加清楚，可以将ain,bin,cin的输出引 出到DE2上的红色发光二极管显示，可选用 LEDR0,LEDR1,LEDR2. 输出是： 输出是： 和:sum 进位:cout 输出可由DE2的绿色发光二极管显示，可选用 LEDG0,LEDG1
• 步骤一：建立full_adder的工程 (project)
新建立full_adder工程（project)
设置project相关参数
• 设置project放置的位置及其名称,随后按 Next继续
• 添加文件到工程（project)中，在无相关文件需要 添加的情况下，按Next继续
• 选择FPGA目标器件，根据DE2的平台情况，选 择cyclone II系列的EP2C35F672C6,继续
全加器实验原理
全加器实验原理
全加器是电子数字电路中的一种重要电路，用于对两个二进制数进行加法运算。
全加器由两个输入和一个进位输入组成，输出为一个和位和一个进位输出。
全加器的输入包括两个二进制数位和一个进位输入。
其中，两个二进制数位分别代表被加数和加数的对应位，进位输入表示上一位的进位值。
全加器的输出有两个部分：和位输出和进位输出。
和位输出即为对两个二进制数位和进位输入进行加法运算的结果，它由两个输入进行异或运算得到。
异或运算的规则是：当输入的两个二进制数字相同时，结果为0；当输入的两个二进
制数字不同时，结果为1。
和位输出的作用是表示对应位相加
后的结果。
进位输出则表示相加时的进位情况，由两个输入和进位输入进行与运算得到。
与运算的规则是：当输入的两个二进制数字都为1时，结果为1；其他情况下，结果为0。
进位输出的作用
是传递进位信号，以便进行下一位的运算。
全加器由逻辑门组成，通常使用门电路实现。
常见的实现方式是使用异或门、与门和或门组合而成。
通过适当的电路连接，可以实现一个全加器的功能。
全加器的实验原理是基于二进制加法的原理。
在二进制加法中，相加的两个二进制数位及上一位的进位共同决定了该位的和位
和进位输出。
全加器通过逻辑门的组合，实现了这一原理。
通过实验可以验证全加器的原理和功能。
实验中，可以利用开关代表二进制数位和进位输入，通过观察和位和进位的输出情况，验证全加器的正确性。
实验还可以通过改变输入和观察输出的变化，进一步了解全加器的工作原理和逻辑操作。
一位全加器的实验报告
一位全加器的实验报告实验报告：全加器的实验摘要：本实验旨在通过实际操作，了解全加器的原理和工作方式。
通过搭建全加器电路，观察其输入输出关系，验证全加器的功能和性能。
实验结果表明，全加器能够正确地实现三个输入位的加法运算，并且输出结果符合预期。
引言：全加器是数字电路中常用的逻辑电路之一，用于实现多位数的加法运算。
它能够接受三个输入位（A、B、Cin），并输出两个输出位（Sum、Cout）。
全加器的设计和实现对于理解数字电路和计算机原理具有重要意义。
实验步骤：1. 准备实验所需的电子元件和工具，包括逻辑门、电阻、LED灯等。
2. 根据全加器的逻辑电路图，搭建实验电路。
3. 将输入位（A、B、Cin）和电源连接，观察LED灯的亮灭情况。
4. 调整输入位的数值，记录LED灯的亮灭情况。
5. 分析实验结果，验证全加器的功能和性能。
实验结果：经过实验操作和数据记录，我们得出以下结论：1. 当输入位（A、B、Cin）为000时，LED灯均熄灭。
2. 当输入位（A、B、Cin）为001时，LED灯中的某些亮起，表明输出位（Sum、Cout）的数值。
3. 当输入位（A、B、Cin）为111时，LED灯均亮起。
结论：通过本次实验，我们成功地搭建了全加器电路，并验证了其正确的工作方式。
全加器能够实现三个输入位的加法运算，并输出符合预期的结果。
这对于我们理解数字电路和计算机原理具有重要的意义。
展望：在今后的学习和实践中，我们将进一步深入研究数字电路和逻辑电路的原理，不断提高自己的实验操作能力和理论水平，为将来的科研和工程实践做好充分的准备。
整理实验一-一位二进制全加器设计实验
整理人 尼克 实验一一位二进制全加器设计实验目录实验一Protel DXP 2004认识实验 (1)实验二两级阻容耦合三极管放大电路原理图设计 (1)实验三原理图元件库建立与调用 (3)实验四两级阻容耦合三极管放大电路PCB图设计 (5)实验五集成电路的逻辑功能测试 (7)实验六组合逻辑电路分析与设计 (12)实验七Quartus II 的使用 (17)实验八组合逻辑器件设计 (17)实验九组合电路设计 (25)实验一 Protel DXP 2004 认识实验一、实验目的1.掌握Prot e l DXP 2004 的安装、启动和关闭。
2.了解Protel DXP 2004 主窗口的组成和各部分的作用。
3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。
二、实验内容与步骤1、Protel_DXP_2004 的安装(1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件(2)运行setup\Setup.exe 文件，安装Protel DXP 2004(3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。
修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。
点击“替换密钥”，选取DXP.exe （在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。
实验 1位二进制全加器设计
1位二进制加法器设计一、实验目的1.熟悉Quartus II 集成环境的图形输入方法；2.学会把设计项目成为可调用元件符号和调用元件的方法；3.掌握仿真方法。
二、实验内容本实验首先使用图形输入的方法由逻辑门电路设计一个半加器，然后使用。
分别进行仿真、引脚分配并下载到电路板进行功能验证。
三、实验步骤1.创建个人实验文件夹(最好使用英文字母命名不要用中文名称)。
2.运行Quartus II 软件，选择File －> New，在Device Design Files 中选择Block Diagram/Schematic File,如图1-1所示，点击OK打开原理图编辑窗口。
图1-1 图1-23.在图形编辑窗中双击鼠标左键，将弹出元件输入对话框，在对话框右栏打开元件库找到需要的元件，如图1-2所示，点击OK即可将元件调入原理图编辑窗。
将所有需要的元件都调入编辑窗。
4.将各个元件采用单击鼠标并拖动的方法连接号电路图，然后分别在input和output的pin_name上双击使变为黑色，再分别输入各引脚名，如图1-3所示。
图1-35.选择File—>Save As命令，选择为此工程已建好目录，将设计好的原理图文件取名为h_adder.bdf同时使下方小框内出现“√”，点击保存会弹出“是否创建新工程”提示信息如图1-4所示。
图1-4图1-56.创建一个新工程：点击图1-4中“是”可进入创建工程向导（也可以File －> New project Wizard进入向导），此时看到的默认工程名、顶层实体名都为h_adder，此时将工程名换为f_adder顶层实体名不变，如图1-5所示。
点击NEXT，再在弹出窗中点击NEXT，选择目标器件：MAXII 系列EPMT1005C芯片。
按照下列的方法完成半加器的编译、仿真。
7.7. 创建一个仿真波形文件：File －> New，在Other Files 中选择Vector Waveform File，如图1-6，进入波形编辑窗口。
一位二进制全加器
一位二进制全加器
对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。
由此可知，全加器有三个输入端，二个输出端，其真值表如表8-15所示。
其中Ai、Bi分别是被加数、加数，Ci-1是低位进位，Si为本位全加和，C i为本位向高位的进位方法是由真值表列逻辑表达式画电路图值表如下
A i
B i
C i-1S i C i
0 0000
00110
01010
01101
10010
10101
11001
11111
由真值表可分别写出输出端Si和Ci的逻辑表达式
Si=Ai BiCi-1+AiBiCi-1+ AiBi Ci-1+ AiBiCi-1
= Ai(BiCi-1+ BiCi-1)+ Ai(BiCi-1+ BiCi-1)
= Ai(Bi⊕Ci-1 )+ Ai(Bi⊕Ci-1)
=Ai⊕Bi⊕Ci-1
Ci= Ai BiCi-1+ AiBiCi-1+Ai BiCi-1+ AiBiCi-1
= Ai( Bi⊕Ci-1)+BiCi-1(Ai+ Ai)
= Ai( Bi⊕Ci-1)+BiCi-1
= Ai( Bi⊕Ci-1) BiCi-1由逻辑表达式可设计电路Si和Ci加的逻辑表达式中有公用项，因此，在组成电路时，可令其共享同一异或门，从而使整体得到进一步简化。
一
位全加器的逻辑电路图和逻辑符此为异或门芯片为74ls86
此为或非门芯片为74ls00从上至下
号如图所示。
一位全加器的设计
一位全加器的设计全加器的主要作用是将两个二进制数相加，并产生一个结果和一个进位。
在设计全加器时，我们需要考虑以下几个方面：输入信号的处理、逻辑门的选择、进位的传递、和输出结果的计算。
首先，我们需要考虑输入信号的处理。
一个全加器需要接收两个二进制数和一个进位作为输入信号。
每个输入信号都可以用一个二进制位表示，这些位可以通过电路的输入端口进入电路。
在设计全加器时，我们需要确定如何使用这些输入信号。
其次，我们需要选择逻辑门来实现全加器。
逻辑门是数字电路的基本组件，通常用于实现计算和逻辑运算。
在设计全加器时，我们可以使用与门、或门和异或门来完成计算。
接下来，我们需要实现进位的传递。
当两个二进制数相加时，如果它们的和超过了二进制数能够表示的范围，就会产生一个进位。
为了实现进位的传递，我们可以使用逻辑门来判断是否产生了进位，并将进位传递到高位。
最后，我们需要计算输出结果。
一个全加器的输出结果是一个和位和一个进位位。
和位表示两个输入位的和，进位位表示是否产生了进位。
我们可以通过使用逻辑门和输入信号来计算输出结果。
下面是一个典型的全加器电路的设计：首先，我们将输入信号连接到三个输入端口。
一个输入端口用于接收两个输入二进制数，另一个输入端口用于接收进位。
接下来，我们将输入信号与逻辑门连接起来。
我们可以使用两个异或门来实现和位的计算，然后使用一个与门计算进位。
最后，我们将输出信号连接到两个输出端口。
一个输出端口用于输出和位，另一个用于输出进位位。
在实际设计中，我们需要综合考虑多个全加器的连接，以实现更复杂的计算。
这可以通过将多个全加器链接成一个加法器来实现。
加法器是一个包含多个全加器的数字电路，可以将更长的二进制数相加。
总结起来，全加器是一个重要的数字电路组件，用于将两个二进制数相加。
在全加器的设计过程中，我们需要考虑输入信号的处理、逻辑门的选择、进位的传递、和输出结果的计算。
通过合理选择逻辑门和连接输入输出信号，我们可以实现一个高效的全加器。
一位全加器简单设计原理
一位全加器简单设计原理
一位全加器是一种电路，用于将两个二进制数字相加，并产生一个结果和一个进位位。
全加器的设计原理非常简单，它由三个输入（A，B和进位位Cin）和两个输出（结果位S和进位位Cout）组成。
当输入为A、B和Cin时，全加器将S和Cout输出。
在全加器中，S输出是通过XOR门实现的，而Cout输出则是通过AND门和OR门实现的。
当A和B都是1时，AND门会产生一个进位位，而OR门会将进位位和Cin组合在一起产生Cout输出。
在实际电路中，全加器可以使用逻辑门电路实现，如集成电路74LS283和74LS283A。
这些电路非常常见，可以在许多应用中使用。
此外，全加器也可以通过编程和FPGA等数字电路实现。
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实验一1 1位全加器的设计
实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。
图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘，并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装目录中。
芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件，首先设计半加器，输入如下源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。
4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模块；5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路，并连接输入、输出引脚。
完成后另保存full_adder.sch。
6.对设计进行综合，如出现错误请按照错误提示进行修改。
7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全加器的逻辑功能，观察两类波形的差异。
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◎南昌大学实验报告学生姓名： ______ 学号：____________ 专业班级：中兴101实验类型：■ 验证口综合□设计口创新实验日期：2012 9 28 实验成绩： _________________实验一一位二进制全加器设计实验一. 实验目的(1)掌握Quartus II的VHDL文本设计和原理图输入方法设计全过程；(2)熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果；(3)熟悉设备和软件，掌握实验操作。
二. 实验内容与要求(1)在利用VHDL编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；(2)给出此项设计的仿真波形；(3)参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。
三•设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。
而一个1位半加器可由基本门电路组成。
(1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。
图1为半加器原理图。
其中：a、b分别为被加数与加数，作为电路的输入端；so为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。
半加器的真值表为表1由真值表可分别写出和数so,进位数co的逻辑函数表达式为:so a b a b a b co ab (1)(2)(2) 全加器设计原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图2全加器原理图。
全加器的真值表如下：其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。
图2.全加器原理图四•实现方法一：原理图输入法设计(自己独立完成)1. 建立文件夹建立自己的文件夹(目录)，女口c:\myeda，进入Windows操作系统Quartusll不能识别中文，文件及文件夹名不能用中文。
2. 原理图设计输入打开Quartus II ,选菜单File 宀New ,选择“Device Design File->Block Diagram- 'Schematic File 项。
点击“ OK'在主界面中将打开“ Block Editor 窗口'。
(1) 放置元件在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键，跳出一个选择窗，选择此窗中的Enter Symbol项输入元件，出现元件选择窗口。
元件选择窗口窗口中Symbol Libraries: 的路径c:\ Quartus2\max2lib\prim 下为基本逻辑元件库，双击之，在Symbol Files:下出现prim中的所有元件，选中你需要的元件（如: 二与门，即and2）;或者在Symbol Name:中直接输入元件名称（and2），单击OK键。
你需要的元件（and2）会出现在原理图编辑窗中。
为了设计半加器，分别调入元件an d2、not、xnor、in put和output 。
如果安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。
（2）添加连线把鼠标移到引脚附近，则鼠标光标自动由箭头变位十字，按住鼠标左键拖动，即可画出连线。
然后用鼠标分别在in put和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：ain、bin、co和so。
（3）.保存原理图单击File T Save as…按扭，出现对话框，选择自己的目录（如c:\myeda ）、合适名称保图3 一位半加器图（4）设置工程文件（Project ）方法1 选择File Project Set Project to Current File ，即将当前的设计文件设置成工程。
方法2如果设计文件未打开，选File Project Name然后在跳出的Project Name窗中找到c:\myeda目录，在其File小窗口中双击gate.bdf文件。
选择此项后可以看到窗口左上角显示出所设文件路径的变化。
3. 选择目标器件单击Assign T Device，跳出Device窗口，此窗口的Device Family是器件序列栏，首先在此栏中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列；EPF10K10对应的是FLEX10K系列等。
根据实际情况完成器件选择后（本实验为Cyclo ne||系列的EP2C35F672C8,按0K键。
应将此栏下方标有Show only Fastest Speed Grades 的勾消去，以便显示出所有速度级别的器件。
4. 编译（Compiler ）单击Quartusll T Compiler，跳出Compiler窗口，此编译器的功能包括网表文件的提取、设计文件的排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。
单击Start，开始编译！如果发现有错，排除错误后再次编译。
5. 包装元件入库。
编译通过后，单击File T Create Default Symbol，当前文件变成了一个包装好的自己的单一元件（半加器：gate ）,并被放置在工程路径指定的目录中以备后用。
6. 用两个半加器及一个或门连接而成一位全加器我们将上述1~5步的工作看成是完成了的一个底层元件，并被包装入库。
利用已做好的半加器gate，完成原理图输入、连线、弓I脚命名、器件选择、保存、项目设置、编译等过程，完成顶层项目全加器的设计。
如图4所示。
IBJI.■ j ■. K a i . a <. ■图4全加器的设计图半加器兀件gate的调用与库兀件的调用方法一样。
以文件名aaa.bdf存在同一目录（c:\myeda ）中。
以下步骤同方法二：7. 仿真，测试项目的正确性8. 观察分析波形9. 时序分析五. VHDL文本输入法设计1. 试验程序（程序来源：自己独立编写）--全加器设计的文本输入法设计程序--设计人：邓小娇--2012年9月26日--1位二进制全加器顶层设计描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY aaa ISP0RT（ain,bin,cin:IN STD_LOGIC;-- 输入信号ain为加数，bin为加数，cin为低位向本位的进位cout,sum:OUT STD_LOGIC）;--输出信号：co为本位向高位的进位，--so为本位和END ENTITY aaa;--半加器描述：真值表描述方法LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY gate ISPORT（a,b:IN STD_LOGIC;--a 为加数，b 也为加数co,so:OUT STD_LOGIC）; -- co 为本位向高位进位，so为本位和END ENTITY gate;ARCHITECTURE ART4 OF gate ISSIGNAL abc:STD_L0GIC_VECT0R(1 DOWNTO 0);-- 定义标准逻辑位矢量数据类型BEGINabc<=a&b;--a相并b, 即即a与b并置操作PROCESS(abc)BEGINCASE abc IS --类似于真值表的CASE语句WHEN "00"=>so<= '0';co<= '0';WHEN "01"=>so<= '1';co<= '0';WHEN "10"=>so<= '1';co<= '0';WHEN "11"=>so<= '0';co<= '1';WHEN OTHERS=> NULL;END CASE;END PROCESS;END ARCHITECTURE ART4;--或门逻辑描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;--a .b 都为或门的输入c:OUT STD_LOGIC);--c 为或门的输出END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;ARCHITECTURE fd1 OF aaa ISCOMPONENT gate --调用半加器声明语句PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;--定义3个信号作为内部的连接线。
BEGINu1: gate PORT MAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句，=>表示信号连接u2: gate PORT MAP(a=>e,b=>ci n, co=>f,so=>sum);u3: or2a PORT MAP(a=>d,b=>f,c=>cout);END ARCHITECTURE fd1;2. 程序说明对于对数综合器来说，程序所列的全部程序可以同时输入相应的EDA软件进行编译，也能以单独的元件模块分别进行编辑、文件存档、编译和综合。
程序中共有3个独立的VHDL设计模块即2个元件模块和一个顶层设计模块aaa存档的文件名最好与对应的VHDL程序的实体一致如可分别将它们取名为or2a.vhd gate.vhd 和aaa.vhd。
程序的解析如下：(1) 作为文件说明部分由双横线“--”引导了一段注释语句在VHDL程序的任何一行中双横线“--”后的文字都不参加编译和综合(2) 实体or2a语句段定义了或门or2a的引脚信号a b (输入)和c (输出)其结构体语句段描述了输入与输出信号间的逻辑关系，即将输入信号ab相或后传给输出信号端c。
由此实体和结构体描述了一个完整的或门元件，这一描述可以进行独立编译、独立综合与存档，或被其它的电路系统所调用。
(3) 实体gate和结构体ART4描述了一个如图1所示的半加器，由其结构体的描述可以看到，它是由一个与非门、一个非门、一个或门和一个与门连接而成的，其逻辑关系来自于半加器真值表(表1)。