微电子集成电路 第9章 晶体管版图设计
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VDMOS功率晶体管的版图设计
VDMOS功率晶体管的版图设计系专业姓名班级学号指导教师职称指导教师职称设计时间2012.9.15－2013.1.4摘要VDMOS 是微电子技术和电力电子技术融和起来的新一代功率半导体器件。
因具有开关速度快、输入阻抗高、负温度系数、低驱动功率、制造工艺简单等一系列优点，在电力电子领域得到了广泛的应用。
目前，国际上已形成规模化生产，而我国在VDMOS 设计领域则处于起步阶段。
本文首先阐述了VDMOS 器件的基本结构和工作原理，描述和分析了器件设计中各种电性能参数和结构参数之间的关系。
通过理论上的经典公式来确定VDMOS 的外延参数、单胞尺寸和单胞数量、终端等纵向和横向结构参数的理想值。
根据结构参数，利用L-edit版图绘制软件分别完成了能够用于实际生产的60V、100V、500V VDMOS 器件的版图设计。
在此基础之上确定了器件的制作工艺流程，并对工艺流水中出现的问题进行了分析。
最后，总结全文，提出下一步研究工作的方向。
关键词：，功率半导体器件，版图设计，原胞，击穿电压目录第1章绪论电力电子系统是空间电子系统和核电子系统的心脏，功率电子技术是所有电力电子系统的基础。
VDMOSFET 是功率电子系统的重要元器件，它为电子设备提供所需形式的电源以及为电机设备提供驱动。
几乎大部分电子设备和电机设备都需用到功率VDMOS 器件。
VDMOS 器件具有不能被横向导电器件所替代的优良性能，包括高耐压、低导通电阻、大功率和可靠性等。
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，也称为电力电子开关器件。
它是用来进行高效电能形态变换、功率控制与处理，以及实现能量调节的新技术核心器件。
电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率、体积和重量。
实践证明，半导体功率器件的发展是电力电子系统技术更新的关键。
通常，半导体功率器件是一种三端子器件，通过施加于控制端子上的控制信号，控制另两个端子处于电压阻断（器件截至）或电流导通（器件导通）状态。
集成电路版图设计(适合微电子专业)
6
集 成 电 路 的 功 能
层 次
集 成 电 路 的 逻 辑 和 电 路 组 成 集成电路掩膜版的几何特性 和物理特性的具体实现
多路转换开关 (MUX--Multiplexer ) 算术/逻辑单元 (ALU– Arithmetic Logic Unit 中央处理器 (CPU– Central Processing Unit) 寄存器传输级 （ RTL—register transfer level ）
17
典型的IC设计流程
A. 总体设计流程 行为描述
将行为级描述（HDL）转 换成寄存器传输级（RTL）的 结构描述 • 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门 的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA） • 测试综合（提供自动测试图性生成，可消 除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
1. 什么是版图？
根据逻辑与电路功能和性能要求以
及工艺水平要求来设计光刻用的掩 膜版图，实现IC设计的最终输出。 版图是一组相互套合的图形，各层 版图相应于不同的工艺步骤，每一 层版图用不同的图案来表示。 版 图与所采用的制备工艺紧密相关。
4
2. 版图设计过程 由底向上过程 主要是布局布线过程
软件支持：成熟的CAD工具用于版图编辑、人
机交互式布局布线、自动布局布线以及版图检查 和验证
20
版图设计过程
大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning) 工具 布局布线（place & route）工具 布图规划：在一定约束条件下对设计进行物理划分，并
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集 成 电 路 的 功 能
层 次
集 成 电 路 的 逻 辑 和 电 路 组 成 集成电路掩膜版的几何特性 和物理特性的具体实现
多路转换开关 (MUX--Multiplexer ) 算术/逻辑单元 (ALU– Arithmetic Logic Unit 中央处理器 (CPU– Central Processing Unit) 寄存器传输级 （ RTL—register transfer level ）
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典型的IC设计流程
A. 总体设计流程 行为描述
将行为级描述（HDL）转 换成寄存器传输级（RTL）的 结构描述 • 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门 的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA） • 测试综合（提供自动测试图性生成，可消 除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
1. 什么是版图？
根据逻辑与电路功能和性能要求以
及工艺水平要求来设计光刻用的掩 膜版图，实现IC设计的最终输出。 版图是一组相互套合的图形，各层 版图相应于不同的工艺步骤，每一 层版图用不同的图案来表示。 版 图与所采用的制备工艺紧密相关。
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2. 版图设计过程 由底向上过程 主要是布局布线过程
软件支持：成熟的CAD工具用于版图编辑、人
机交互式布局布线、自动布局布线以及版图检查 和验证
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版图设计过程
大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning) 工具 布局布线（place & route）工具 布图规划：在一定约束条件下对设计进行物理划分，并
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集成电路版图设计习题答案第八章MOS场效应晶体管
集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
第9章微电子概论寄生参数
I/O pads, clock, power, ground
8
寄生电容
减少寄生电容的方法 - 选择金属层
宽度、间距 widening a wire leads to less than a proportional
increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves.
12
寄生电阻
IR压降： 假设导线的方块电阻Rsqu是0.05Ω, 则
R = Rsqu*L/W = 0.05Ω*（2mm/2um） = 50 Ω
V = IR = 50Ω*1mA = 50 mV
9
寄生电容
减少寄生电容的方法 – 绕过电路走线
在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇 到的情况。 各层金属相互交叠,所以在反相器、触发器等都存在 寄生电容。如果不加以干预的话, 只是由布线器来操作, 那么就有 可能毁了你的芯片。
在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这 样寄生的参数就小一些且相对容易控制。
确认。
Metal
M1
M2
M3
M4
Min. Width
0.8
0.8
2.4
6.5
Cap/Unit Area 5
(fF/um2)
3
2.5
1.5
Cap 10um wire 40
24
66
97.5
7
寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have eight or more metal layers. The lower layers are thin and optimized for a tight
8
寄生电容
减少寄生电容的方法 - 选择金属层
宽度、间距 widening a wire leads to less than a proportional
increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves.
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寄生电阻
IR压降： 假设导线的方块电阻Rsqu是0.05Ω, 则
R = Rsqu*L/W = 0.05Ω*（2mm/2um） = 50 Ω
V = IR = 50Ω*1mA = 50 mV
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寄生电容
减少寄生电容的方法 – 绕过电路走线
在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇 到的情况。 各层金属相互交叠,所以在反相器、触发器等都存在 寄生电容。如果不加以干预的话, 只是由布线器来操作, 那么就有 可能毁了你的芯片。
在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这 样寄生的参数就小一些且相对容易控制。
确认。
Metal
M1
M2
M3
M4
Min. Width
0.8
0.8
2.4
6.5
Cap/Unit Area 5
(fF/um2)
3
2.5
1.5
Cap 10um wire 40
24
66
97.5
7
寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have eight or more metal layers. The lower layers are thin and optimized for a tight
北大集成电路版图设计课件_第8章 MOS场效应晶体管
二. MOS管的版图
多晶硅层（Poly）： 多晶硅层的作用是定义制作多晶硅材料的区 域。最早的MOS集成电路制造工艺只能制备 一层多晶硅，而现在已经有能够制备两层多 晶硅的工艺了。对于双层多晶硅工艺，第一 层多晶硅主要用来制作栅极、导线和多晶 硅—多晶硅电容的下极板，第二层多晶硅主 要用来制作多晶硅电阻和多晶硅－多晶硅电 容的上极板。双层多晶硅工艺具有多晶硅1 和多晶硅2这两个版图层。
二. MOS管的版图
阱层（Well）： 阱层定义在衬底上制备阱的区域。NMOS 管制备在P型衬底上，PMOS管制备在N 型衬底上。一块原始的半导体材料，掺入 的杂质类型只能有一种，即该衬底不是N 型就是P型。如果不对衬底进行加工处理 的话，该衬底只能制备一种MOS晶体管。 CMOS集成电路是把NMOS晶体管和 PMOS晶体管制备在同一个硅片衬底上， 为了能够制造CMOS集成电路，需要对衬 底进行处理，利用掺杂工艺在衬底上形成 一个区域，该区域的掺杂类型和衬底的掺 杂类型相反，这个区域就称为阱。
二. MOS管的版图
多晶硅
有源区
W
L
二. MOS管的版图
二. MOS管的版图
图 NMOS晶体管的版图示意图
二. MOS管的版图
三. MOS管版图设计技巧
源漏共用 MOS管的串联：
G1
G2
G1
G2
S1
D1 S2
D2
M1
M2
G1
G2
S1
D1
S2
D2
M1
M2
S1
M1 G1
A12 金属
D2
M2 G2
二. MOS管的版图
金属层： 实现金属互连。
二. MOS管的版图
北大集成电路版图设计课件_第9章集成电路版图设计实例
R3 1 3 2 3 1 3 2 3
2
1
2
1
2
3
1
3
2
3
1
3
R1和R2的共质心结构版图设计
加入R3后的共质心版图设计
49
9.7带隙基准源版图实例
总体版图实例
比例电阻
运算放大器
1:8 晶体管
50
9.8芯片总体设计
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果 总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位 置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远 的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔 离，反之亦然。 其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触， 一层接电源的N阱构成的隔离环来进行隔离。对于整个模拟部分和数 字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电 路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。 隔离环包的层数越多，理论上吸收衬底噪声效果越好。但是要避免数 字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字 地的噪声会串扰到模拟地。从而使模拟地受到干扰。
1.反相器-并联反相器的版图
直接并联
共用漏区
7
9.2 数字版图设计实例
2.与非门
VCC A Q1 Q2 OUT B Q3
Q4
按电路图转换
MOS管水平走向设计
8
9.2 数字版图设计实例
3.或非门
VCC A Q1
B
Q2 OUT Q3 Q4
按电路图转换
MOS管水平走向设计
9
9.2 数字版图设计实例
4.传输门
25
9.5静电保护电路设计实例
2
1
2
1
2
3
1
3
2
3
1
3
R1和R2的共质心结构版图设计
加入R3后的共质心版图设计
49
9.7带隙基准源版图实例
总体版图实例
比例电阻
运算放大器
1:8 晶体管
50
9.8芯片总体设计
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果 总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位 置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远 的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔 离，反之亦然。 其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触， 一层接电源的N阱构成的隔离环来进行隔离。对于整个模拟部分和数 字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电 路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。 隔离环包的层数越多，理论上吸收衬底噪声效果越好。但是要避免数 字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字 地的噪声会串扰到模拟地。从而使模拟地受到干扰。
1.反相器-并联反相器的版图
直接并联
共用漏区
7
9.2 数字版图设计实例
2.与非门
VCC A Q1 Q2 OUT B Q3
Q4
按电路图转换
MOS管水平走向设计
8
9.2 数字版图设计实例
3.或非门
VCC A Q1
B
Q2 OUT Q3 Q4
按电路图转换
MOS管水平走向设计
9
9.2 数字版图设计实例
4.传输门
25
9.5静电保护电路设计实例
集成电路版图设计习题答案第九章集成电路版图设计实例
第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。
在版图设计过程中，还要考虑地噪声对电路的影响。
即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。
其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。
对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。
隔离环包的层数越多，理论上吸收衬底噪声效果越好。
但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。
从而使模拟地受到干扰。
最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。
2．总结自己的版图设计技巧和经验。
3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。
共质心设计时需保证MO管的对称性和电流通路的对称性。
4. 静电保护的种类以及版图设计注意事项。
答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。
在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。
●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。
第9章-1北大微电子课件
βI
2 (Vi − VTI ) 2 =
βL
2
(VDD − VO − VTL ) 2
VIL = 2.10 V
V NML = VIL − VOL = 2.10 − 0.16 = 1.94(V )
V NMH = VOH − VIH = 5 − 3.06 = 1.94(V )
4、瞬态特性 不考虑MOSFET自身的存贮时间和渡越时间，仅考虑对负载电容 的充电、放电时间；对负载电容充电时，充电电流由TL提供；电 容放电时，负载电容的放电电流仅通过倒相管TI；假定输入信号 Vi的波形是理想的方波。 图为MOS反相器的工作波形图。
DSI
=
βI
2
2
(Vi − VTI )
2
图9.2.2 反相器传输曲线的分区
I DSL =
βL
(VGSL − VTL )2 = β L (VDSL − VTL )2 = β L (VDD − VO − VTL )2
2 2
VO = (VDD − VTL ) − β R (VI − VTI )
βI W = β L L I
• • • •
寄生双极型晶体管： 寄生双极型晶体管： 1、以源、漏、衬底构成的横向NPN管 2、场区MOSFET形成的NPN管。 影响：寄生双极型晶体管的存在，使MOSFET还没有开 启，而NPN管有可能导通，产生源漏之间的电流。 • 防止寄生效应的方法：一是使得寄生NPN的有效基区宽 度比较大（载流子在基区已经复合掉），第二个是使得 衬底保持负电位（使得NPN的两个结都是反偏）。
CMOS IC：N沟和p沟两种MOSFET同时存在 右边：在N型衬底上形成P型扩散区（P阱）， N管的源（漏）区， p阱，及N型衬底构成纵向NPN管， 左边：P管的源（漏）区，N型衬底，P阱构成横向PNP管； 横向PNP管的发射极和纵向NPN管的基极相连，构成PNPN管，使 得CMOSIC中出现负阻电流特性。 负阻电流特性。 负阻电流特性 寄生电流经过两次放大，形成恶性循环
2 (Vi − VTI ) 2 =
βL
2
(VDD − VO − VTL ) 2
VIL = 2.10 V
V NML = VIL − VOL = 2.10 − 0.16 = 1.94(V )
V NMH = VOH − VIH = 5 − 3.06 = 1.94(V )
4、瞬态特性 不考虑MOSFET自身的存贮时间和渡越时间，仅考虑对负载电容 的充电、放电时间；对负载电容充电时，充电电流由TL提供；电 容放电时，负载电容的放电电流仅通过倒相管TI；假定输入信号 Vi的波形是理想的方波。 图为MOS反相器的工作波形图。
DSI
=
βI
2
2
(Vi − VTI )
2
图9.2.2 反相器传输曲线的分区
I DSL =
βL
(VGSL − VTL )2 = β L (VDSL − VTL )2 = β L (VDD − VO − VTL )2
2 2
VO = (VDD − VTL ) − β R (VI − VTI )
βI W = β L L I
• • • •
寄生双极型晶体管： 寄生双极型晶体管： 1、以源、漏、衬底构成的横向NPN管 2、场区MOSFET形成的NPN管。 影响：寄生双极型晶体管的存在，使MOSFET还没有开 启，而NPN管有可能导通，产生源漏之间的电流。 • 防止寄生效应的方法：一是使得寄生NPN的有效基区宽 度比较大（载流子在基区已经复合掉），第二个是使得 衬底保持负电位（使得NPN的两个结都是反偏）。
CMOS IC：N沟和p沟两种MOSFET同时存在 右边：在N型衬底上形成P型扩散区（P阱）， N管的源（漏）区， p阱，及N型衬底构成纵向NPN管， 左边：P管的源（漏）区，N型衬底，P阱构成横向PNP管； 横向PNP管的发射极和纵向NPN管的基极相连，构成PNPN管，使 得CMOSIC中出现负阻电流特性。 负阻电流特性。 负阻电流特性 寄生电流经过两次放大，形成恶性循环
9_CMOS静态逻辑电路设计
【例】要实现
Y = A(B + C ) + D
逻辑图：
B
C
A
Y = A(B + C ) + D
D
Y = A(B + C ) + D 【解】首先构成NMOS逻辑块
用2个NMOS管并联实现（B+C），
再与一个NMOS管串联实现
A（B+C）的功能，然后再与一个
NMOS管并联，这样就实现了
D
F=A（B+C）+D。
A
Y
B
C
或：
A
Y B
C
任何组合逻辑都可以表示成输入变量的“与-非”表达式， 原则上都可以用一个与或非门加一个反相器来实现。但从电路 性能优化的角度考虑，应选择适当的逻辑结构，使总的延迟时 间减少，使电路的面积减少，在设计时应根据具体要求有所侧 重。 【例】要实现8个输入变量的“与”，即 Y = ABCDEFGH 【解】
Y = ( A + B)(C + D)
VDD
实际上就是实现与或非：
A
C
Y = AC + BC + AD + BD
B
D
Y
A
B
C
D
9.4.2 实现不带“非”的组合逻辑
前面介绍的CMOS逻辑门实现的都是带“非”的逻辑功能， 要实现不带“非”的组合逻辑，至少要用两级逻辑门。
如： Y = ABC = ABC
增加串联的NMOS A 管和PMOS管的数
B
目。
Y = A⋅B
真值表
ABY 001 011
101
110
9.3 CMOS或非门
第9章微电子概论寄生参数案例
Comparing to a long channel nMOS transistor, we can find that Cgd does not go to 0 in saturation of a shorter channel transistor, because the fringing overlap component Cgd(fringing) is significant. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.
Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = （εs/tox） *Ｌ parameter cutoff linear 0 C0/2 C0/2 C0 saturation 0 2C0/3 0 2C0/3
减少寄生电容的方法 - 选择金属层
可以通过改变金属层来获得较小的至衬底的电容，通常最高 金属层所形成的电容总是最小的。 另外值得注意的是并不是所有工艺的最高层金属与衬底产生 的寄生电容都最小,它还与金属层的宽度等其它因素有关。 有些工艺中或许是 M2对地的电容要比 M4的对地电容大， 所以我们不能只凭直觉来判断，一定要通过具体的计算来 确认。
集成电路版图设计项目教程 项目2 MOS晶体管版图设计
1) 计规则分类
设计规则通常有以下两类： ➢ 1.λ准则：用单一参数λ表示版图规则，所有
的几何尺寸都与λ成线性比例。 ➢ 2.微米准则：用微米表示版图规则中最小线
宽尺寸和最小允许间隔尺寸等。
制造工艺的关键性能参数是特征尺寸，更准 确的说就是沟道长度。晶体管尺寸既决定了电 路速度，又决定了单个芯片上逻辑单元的数量。 制造工艺通常按照制造最小晶体管的长度来区 分，因此，一个制造最小沟道长度为0.35µm的 晶体管工艺叫0.35µm工艺。
以λ为单位的设计规则把尺寸定义为λ的倍数，λ的 取 值 由 工 艺 决 定 。 λ=0.5µm 的 CMOS 工 艺 也 称 0.5µm CMOS工艺；λ一般指工艺尺寸给出的最小 沟道长度，版图设计可以独立于工艺和实际的尺 寸。对于不同的工艺，只要改变λ的取值就可以了。 采用以λ为单位的设计规则会使设计规则得以简化， 而且有利于工艺按比例收缩。但以λ为单位的设计 规则有可能会造成芯片面积的浪费。
易于在工艺中实现，并能取得较高的 出来的芯片不能正常工作，即影响成品率；而工艺制造工程师
成品率。
希望芯片的成品率会高一些，所以希望线条尽可能的宽，线条
版图设计规则通常包括两个方面： 之间的距离尽可能大，但是这样又会造成芯片面积的增加。为
➢ 规定图形和图形间距的最小允许尺 了在芯片的器件集成度与成品率之间得到一个折中，必须制定
项目2 MOS晶体管版图设计
任务2.1集成电路版图设计工艺规则
2）版图设计规则
基本设计规则 主要包括： ➢ 线宽规则； ➢ 间距规则； ➢ 包围规则； ➢ 延伸规则； ➢ 交叠规则； 最小面积规则等。
➢ 1.线宽规则（Width Rule） 线宽规则通常指的是版图中多边形的最小宽度。多边形的最小宽度是关键尺寸，
双极晶体管版图
集成电路 双极晶体管版图设计
主要内容 1 栅电容的改良 2 高速晶体管开关 3 工艺的改良 4 双极晶体管的三个区域 5 纵向开关 6 埋层 7 问题与讨论 。。。。
栅电容
CMOS版图存在固有的栅电容，降低了器件的工作速度，在 双极型晶体管中，将开关区域做的很小，从而降低电容， 具有更小的RC时间常数,更高的工作速度。 基本结构： 以NPN为例：
双极型晶体管版图的设计技巧
利用建好的库 应用现成的模型 需要考虑频率和电路功能的实现，所以真正懂得模拟电路 的设计师才是最紧俏的。
工作原理： 区必须很薄 偏置必须较小（0.8V） 总电压必须较大（5V） 基极存在一个电流。 不适用于逻辑门电路。Βιβλιοθήκη 放大倍数β：纵向工艺
可以把P区做得很小。
层结构的制备过程
发射区的制备需要严格控制，放在最上面（因为发射极基极结是关键的，发射极的面积是决定性的，而集电极只 是收集载流子而已）。
NPN管的寄生效应
包括寄生电阻（基区）和寄生电容（集电区） 目前还没有解决方案！
PNP晶体管
BiMOS结构
不用纵向结构，利用CMOS的工艺，减少成本。
实际的结构。
做成同心圆形或者环形比较好。
双极型晶体管版图： CMOS的源漏具有共用和互换特性，双极型管则是固定的。 需要考虑高频、高精度条件下的连线问题、位置关系、耦 合串扰等问题。 与CMOS相比，设计规则很少。
主要内容 1 栅电容的改良 2 高速晶体管开关 3 工艺的改良 4 双极晶体管的三个区域 5 纵向开关 6 埋层 7 问题与讨论 。。。。
栅电容
CMOS版图存在固有的栅电容，降低了器件的工作速度，在 双极型晶体管中，将开关区域做的很小，从而降低电容， 具有更小的RC时间常数,更高的工作速度。 基本结构： 以NPN为例：
双极型晶体管版图的设计技巧
利用建好的库 应用现成的模型 需要考虑频率和电路功能的实现，所以真正懂得模拟电路 的设计师才是最紧俏的。
工作原理： 区必须很薄 偏置必须较小（0.8V） 总电压必须较大（5V） 基极存在一个电流。 不适用于逻辑门电路。Βιβλιοθήκη 放大倍数β：纵向工艺
可以把P区做得很小。
层结构的制备过程
发射区的制备需要严格控制，放在最上面（因为发射极基极结是关键的，发射极的面积是决定性的，而集电极只 是收集载流子而已）。
NPN管的寄生效应
包括寄生电阻（基区）和寄生电容（集电区） 目前还没有解决方案！
PNP晶体管
BiMOS结构
不用纵向结构，利用CMOS的工艺，减少成本。
实际的结构。
做成同心圆形或者环形比较好。
双极型晶体管版图： CMOS的源漏具有共用和互换特性，双极型管则是固定的。 需要考虑高频、高精度条件下的连线问题、位置关系、耦 合串扰等问题。 与CMOS相比，设计规则很少。
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
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IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
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C
CMOS传播门
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VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
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CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
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MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
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VDMOS功率晶体管版图设计
VDMOS功率晶体管版图设计VDMOS功率晶体管的版图设计系专业姓名班级学号指导教师职称指导教师职称设计时间2012.9.15－2013.1.4摘要VDMOS 是微电子技术和电力电子技术融和起来的新一代功率半导体器件。
因具有开关速度快、输入阻抗高、负温度系数、低驱动功率、制造工艺简单等一系列优点，在电力电子领域得到了广泛的应用。
目前，国际上已形成规模化生产，而我国在VDMOS 设计领域则处于起步阶段。
本文首先阐述了VDMOS 器件的基本结构和工作原理，描述和分析了器件设计中各种电性能参数和结构参数之间的关系。
通过理论上的经典公式来确定VDMOS 的外延参数、单胞尺寸和单胞数量、终端等纵向和横向结构参数的理想值。
根据结构参数，利用L-edit版图绘制软件分别完成了能够用于实际生产的60V、100V、500V VDMOS 器件的版图设计。
在此基础之上确定了器件的制作工艺流程，并对工艺流水中出现的问题进行了分析。
最后，总结全文，提出下一步研究工作的方向。
关键词：，功率半导体器件，版图设计，原胞，击穿电压目录第1章绪论电力电子系统是空间电子系统和核电子系统的心脏，功率电子技术是所有电力电子系统的基础。
VDMOSFET 是功率电子系统的重要元器件，它为电子设备提供所需形式的电源以及为电机设备提供驱动。
几乎大部分电子设备和电机设备都需用到功率VDMOS 器件。
VDMOS 器件具有不能被横向导电器件所替代的优良性能，包括高耐压、低导通电阻、大功率和可靠性等。
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，也称为电力电子开关器件。
它是用来进行高效电能形态变换、功率控制与处理，以及实现能量调节的新技术核心器件。
电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率、体积和重量。
实践证明，半导体功率器件的发展是电力电子系统技术更新的关键。
通常，半导体功率器件是一种三端子器件，通过施加于控制端子上的控制信号，控制另两个端子处于电压阻断（器件截至）或电流导通（器件导通）状态。
微电子集成电路 第9章 晶体管版图设计
第9章 晶体管版图设计
模拟集成电路与数字集成电路区别 双极型晶体管版图设计 MOS晶体管的版图设计 MOS晶体管的版图设计 模拟集成电路版图设计的其它方面
模拟集成电路与数字集成电路区别
主要用于处理连续信号，也即模拟信号。 要求电路的每一个组成单元必须是精确的，其性能与版图 设计的相关性比数字集成电路强得多。 其版图设计从平面布局到各器件的几何图形的设计都要十 分的“讲究” 分的“讲究”，需要考虑的问题往往比数字集成电路多得 多。 如果在电路级上而不是在逻辑级上来考虑和优化一个数字 集成电路的性能，这将与模拟集成电路有许多共同点，对 高速数字集成电路的设计尤其如此。
单基极条图形适合于高频小功率管单基极条图形适合于高频小功率管双基极条图形适合于输出管双基极条图形适合于输出管基极和集电极引线孔都是马蹄形结构基极和集电极引线孔都是马蹄形结构发射极和集电极引线孔是马蹄形结构发射极和集电极引线孔是马蹄形结构梳形结构梳形结构双极型晶体管的图形设计双极型晶体管的图形设计多发射极晶体管的设计多发射极晶体管的设计11多发射极晶体管的优缺多发射极晶体管的优缺点点22对多发射极晶体管的要求对多发射极晶体管的要求33多发射极晶体管剖面图及等效原理图多发射极晶体管剖面图及等效原理图双极型晶体管的图形设计双极型晶体管的图形设计集成电路中的集成电路中的pnppnp管管在模拟集成电路中常见的在模拟集成电路中常见的pnppnp晶体管是横向晶体管是横向pnppnp晶体晶体管这种结构晶体管的发射区和集电区是在管这种结构晶体管的发射区和集电区是在nn型硅基片型硅基片上用扩散或离子注入的办法在形成上用扩散或离子注入的办法在形成npnnpn管基区同时形成管基区同时形成的而nn型基片作为横向型基片作为横向pnppnp管的基区
1、 双极型晶体管版图设计
模拟集成电路与数字集成电路区别 双极型晶体管版图设计 MOS晶体管的版图设计 MOS晶体管的版图设计 模拟集成电路版图设计的其它方面
模拟集成电路与数字集成电路区别
主要用于处理连续信号，也即模拟信号。 要求电路的每一个组成单元必须是精确的，其性能与版图 设计的相关性比数字集成电路强得多。 其版图设计从平面布局到各器件的几何图形的设计都要十 分的“讲究” 分的“讲究”，需要考虑的问题往往比数字集成电路多得 多。 如果在电路级上而不是在逻辑级上来考虑和优化一个数字 集成电路的性能，这将与模拟集成电路有许多共同点，对 高速数字集成电路的设计尤其如此。
单基极条图形适合于高频小功率管单基极条图形适合于高频小功率管双基极条图形适合于输出管双基极条图形适合于输出管基极和集电极引线孔都是马蹄形结构基极和集电极引线孔都是马蹄形结构发射极和集电极引线孔是马蹄形结构发射极和集电极引线孔是马蹄形结构梳形结构梳形结构双极型晶体管的图形设计双极型晶体管的图形设计多发射极晶体管的设计多发射极晶体管的设计11多发射极晶体管的优缺多发射极晶体管的优缺点点22对多发射极晶体管的要求对多发射极晶体管的要求33多发射极晶体管剖面图及等效原理图多发射极晶体管剖面图及等效原理图双极型晶体管的图形设计双极型晶体管的图形设计集成电路中的集成电路中的pnppnp管管在模拟集成电路中常见的在模拟集成电路中常见的pnppnp晶体管是横向晶体管是横向pnppnp晶体晶体管这种结构晶体管的发射区和集电区是在管这种结构晶体管的发射区和集电区是在nn型硅基片型硅基片上用扩散或离子注入的办法在形成上用扩散或离子注入的办法在形成npnnpn管基区同时形成管基区同时形成的而nn型基片作为横向型基片作为横向pnppnp管的基区
1、 双极型晶体管版图设计
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双极型晶体管的图形设计
一般晶体管的设计 （1）设计步骤 ①根据BVCBO，同时参照rcs、Cjc的要求选择外延层电 阻率ρepi； 根据BV ，同时参照r 阻率ρ ②根据管子最大工作电流ICM、 fT、rB、rCS确定晶体管图形； 根据管子最大工作电流I ③由ICM确定有效发射区长度Leff； 确定有效发射区长度L ④有以上条件和现有工艺水平确定晶体管尺寸； ⑤选取隔离岛尺寸。
隔离区的划分原则 几何对称设计 热对称设计 图形尺寸选择原则
二、双极型晶体管的图形设计
在设计集成电路元件的图形和尺寸时，要综合考虑工 艺水平的限制和对电路性能指标的要求。 集成电路中对晶体管的要求主要是： (1) 有一定的fT； 有一定的f (2) 满足要求的开关时间； (3) 能承受一定的电流； (4) 具有较低的噪声系数； (5) 具有一定的耐压。 • 在设计电路中的某一管子时，对上述各项要求不能同 等地考虑，应首先弄清此管子在电路中的作用，抓住 主要矛盾，设计出符合要求的管子。
MOS晶体管的版图设计 MOS晶体管的版图设计
二、大尺寸MOS管的版图设计 二、大尺寸MOS管的版图设计 大尺寸MOS管用于提供大电流或大功率的 大尺寸MOS管用于提供大电流或大功率的 输出。它们的版图一般采用并联晶体管结构的 基本技术，以及减小多晶硅栅电阻的方法。
MOS晶体管的版图设计 MOS晶体管的版图设计 三、器件的失配问题
双极集成电路中元件的形成过程和元件结构
B
pn-Isolation p+ np
E
n+ n+ Buried Layer p-
C
n+
Metal
SiO2 pn-Isolation p+
典型数字集成电路中NPN晶体管剖面图 典型数字集成电路中NPN晶体管剖面图
双极型晶体管版图设计 （2）
双极型集成电路版图设计一般原则： 双极型集成电路版图设计一般原则： 一般原则
在版图设计中要细致地解决两个方面的问题： 总体布局问题和器件的个体或匹配体的设计问题。 在版图布局中必须考虑器件分布方式对电路性能的 影响。 器件个体或匹配体的版图设计问题是要解决具体器 件的形状、方向、连接以及匹配器件在相对位置、 方向等方面的问题。因为在工艺过程将引入器件的 失配和误差，所以在个体器件和匹配体器件的版图 设计中必须充分地考虑失配和误差问题，通过版图 设计避免或减小失配或（和）误差。
第9章 晶体管版图设计
模拟集成电路与数字集成电路区别 双极型晶体管版图设计 MOS晶体管的版图设计 MOS晶体管的版图设计 模拟集成电路版图设计的其它方面
模拟集成电路与数字集成电路区别
主要用于处理连续信号，也即模拟信号。 要求电路的每一个组成单元必须是精确的，其性能与版图 设计的相关性比数字集成电路强得多。 其版图设计从平面布局到各器件的几何图形的设计都要十 分的“讲究” 分的“讲究”，需要考虑的问题往往比数字集成电路多得 多。 如果在电路级上而不是在逻辑级上来考虑和优化一个数字 集成电路的性能，这将与模拟集成电路有许多共同点，对 高速数字集成电路的设计尤其如此。
(1)
(2)Βιβλιοθήκη 3、模拟集成电路版图设计的其它方面
比例电阻的版图结构 • 比例电容的版图结构
多层金属版图的互连问题
1、 双极型晶体管版图设计
一、双极型集成电路版图设计的注意点： 双极型集成电路版图设计的注意点： （1） 吃透电路的设计思想，弄清电路的工作原理； （2）了解现有的工艺水平和工艺方法 ； （3）认真考虑成品率问题。
当然，有的工程技术人员，既是电路设计者，又 是版图设计者，这样将会更好地把电路设计和版图设 是版图设计者，这样将会更好地把电路设计和版图设 计融为一体，更有利于实现电路设计的意图。
双极型晶体管的图形设计
（2）设计原则 （3）常用的几种晶体管图形如下： ① 单基极条图形（适合于高频小功率管） ② 双基极条图形（适合于输出管） ③ 基极和集电极引线孔都是马蹄形结构 ④ 发射极和集电极引线孔是马蹄形结构 ⑤ 梳形结构
双极型晶体管的图形设计
多发射极晶体管的设计 （1）多发射极晶体管的优缺 点 （2）对多发射极晶体管的要求 （3）多发射极晶体管剖面图及等效原理图
双极型晶体管的图形设计
集成电路中的pnp管 集成电路中的pnp管 在模拟集成电路中常见的pnp晶体管是横向pnp晶体 在模拟集成电路中常见的pnp晶体管是横向pnp晶体 管，这种结构晶体管的发射区和集电区是在n 管，这种结构晶体管的发射区和集电区是在n型硅基片 上用扩散或离子注入的办法在形成npn管基区同时形成 上用扩散或离子注入的办法在形成npn管基区同时形成 的，而n型基片作为横向pnp管的基区。 的，而n型基片作为横向pnp管的基区。 （1）横向pnp结构 横向pnp结构 （2）横向pnp管的制作 横向pnp管的制作 （3）衬底pnp管 衬底pnp管
2、 MOS晶体管的版图设计 MOS晶体管的版图设计
一、 MOS管的典型物理表示法 MOS管的典型物理表示法 MOS管的典型物理表示法包括了两个矩形，它们 MOS管的典型物理表示法包括了两个矩形，它们 代表了为制造这个MOS管所需的光刻图形。 代表了为制造这个MOS管所需的光刻图形。 当多晶硅穿过有源区时，就形成了一个管子。在图 中当多晶硅穿过N扩散区时，形成NMOS，当多晶硅穿 中当多晶硅穿过N扩散区时，形成NMOS，当多晶硅穿 过P扩散区时，形成PMOS。 扩散区时，形成PMOS。