DDR布局布线规则与实例【中为电子科技工作室】

DDR3硬件设计和Layout设计译自飞思卡尔官方文档Hardware and Layout Design Considerations for DDR3 SDRAMMemory Interfaces目录1 设计检查表 (3)2 终端匹配电阻功耗计算 (8)3 VREF (8)4 VTT电压轨 (8)5 DDR布线 (9)5.1 数据线— MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7] (9)5.2 Layout建议 (10)6 仿真 (12)7 扩展阅读 (13)8 历史版本 (13)9 声明 (13)这是一篇关于DDR3 SDRAM IP core的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。

飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。

1 设计检查表如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。

MDQSx/x。

DDR3数据线在做蛇形走线等长匹配时，应该保证蛇形走线间至少有25mil 的间距。

2 终端匹配电阻功耗计算DDR的地址线和控制线会有灌电流和拉电流经终端电阻R T流过，那么该电阻的功耗计算如下：Power = x R T = x (47Ω) = 7.5mW根据上述，我们需要选择高达1/16W的电阻。

另外，V TT电流的计算请参看第4节。

3 V REFV REF电流需求相对较小，低于3mA。

V REF是为控制器和DDR芯片的差分接收器提供0.75V 的直流偏置（V DD/2），V REF的误差或噪声可能会在总线上引起时序错误、不期望的抖动和误动作等。

为避免上述问题，V REF噪声必须控制在JEDEC要求范围内，因此，V REF和V TT不能在同一平面，因为DRAM的V REF对V TT的噪声很敏感。

但是，VREF和VTT的产生必须经由同一个电源产生，以保证高度统一，所以每一个VREF要放置合适的去耦电容（包括控制器、每一个DIMM/DDR芯片、V REF电源），并且做到布局布线简单，预防潜在问题。

DDR的PCB设计要求实例介绍随着嵌入式系统处理能的逐步提高，拥有更高时钟频率和更大存储空间的DDR SDRAM(Double Data Rate SDRAM，以下简称DDR)在新设计中越来越多被使用。

DDR虽然能够给设计带来更好的性能，但是设计者必须比以往的SDRAM设计更小心地处理DDR部分的PCB布线部分，否则不仅不能实现好的性能，整个系统的稳定性也会受到影响。

DDR比传统的SDR有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I/O口信号，并且需要合适的终端电阻匹配。

本文以DDR设计实例为基础，根据EDA方面实际的DDR约束方式，从以下几个方面介绍DDR设计相关事项。

一、信号分组及布局布线要求DDR信号可分为时钟、数据、地址/命令、控制等四个信号组。

各信号组介绍如下：1．时钟组：由于采用更高的时钟频率及双沿采样数据的方式，DDR采用差分时钟。

差分时钟的走线要求如下：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。

所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。

线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。

时钟信号到其他信号应保持在20 mil*以上，防止对其他信号的干扰。

蛇形走线的间距不应小于20 mil。

2．数据组：数据组包括DQ、DQS、DM。

以低8位数据为例，该数据组包括：DQ[7..0]、DQS[0]、DM[0]数据组布线要求如下：以地平面为参考，给信号回路提供完整的地平面。

特征阻抗控制在50～60 Ω。

与其他非DDR信号间距至少隔离20 mil。

3．地址、命令组：地址组包括ADD、BANK、RAS、CAS、WE。

该组布线要求如下：保持完整的地和电源平面。

特征阻抗控制在50～60 Ω。

信号线宽参考具体设计实施细则。

信号组与其他非DDR 信号间距至少保持在20 mil以上。

寄存器设置：1、在读数据时，打开主控端的ODT，关闭DDR2端的ODT；而在写数据时，则相反；数据线空闲时，则关闭两端的ODT。

2、对于DDR2 800，设置寄存器，使主控端和DDR2端的ODT阻值为50Ω。

3、一般通过调整输出驱动强度以达到最好的信号质量；时钟线、命令线、数据线的延时一般可以独立调节，以满足时序要求。

叠层设置：1、对于同一组数据线及其对应的DQ STROBE线，如DQ[7：0]、DM0与DQS0、DQS0#，应布在同一层，以减小信号skew。

2、DDR2信号线的参考平面最好是选择地平面（尤其是时钟线），如果基于成本考虑，不得不选用电源层作为参考面，则DDR2供电电源平面需包围整个DDR2走线范围，且边缘要留有余量，电源与地平面间的阻抗在整个带宽范围内要足够低。

线长匹配：1、走线增加一个过孔，大概相当于增加了90mil的传输线长度。

2、对于走线长度应把封装内部引线长度计算在内。

3、各信号线的长度匹配如下表：（控制线：CS、CKE、ODT；命令线：Address、Bank Address、4、时钟信号差分对的长度差应控制在5mil以内。

5、在能够满足布线空间的情况下，走线长度越短越好，一般控制在5000mil以内，可以以时钟线作为参考线。

串扰：1、对于蛇行走线，各线段之间的间距应至少为走线宽度的两倍（边沿到边沿）。

2、DDR2信号线与非DDR2信号线之间的间距应大于25mil。

3、时钟、DQS等差分线与其它DDR2信号线的间距应大于20mil。

4、同一组命令线，同一组控制线或同一组数据线间的走线间距应大于走线宽度（最好2倍以上），而不同组间的信号线间距应大于走线宽度的2倍（最好3倍以上）。

5、在扇出线区域，由于空间限制，不能满足走线宽度和间距要求时，可适当减小走线宽度及减小走线间距，但该扇出线长度应小于500mil。

6、扇出线过孔应尽量靠近焊盘，如有可能，最好打焊盘孔。

7、每条信号线的过孔数最好不要超过两个。

1．时钟信号（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。

（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距（3）CLK等长，误差±10mil。

2．数据信号：（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。

（2）DQ和DQM为点对点布线，（3）DQS为差分布线。

差分线误差±5mil，差分阻抗100欧姆。

（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。

（5）DQS与DDR2_CLKP等长，误差±5mil。

（6）不同组信号间距：大于20mil（edge to edge的间距）（7）DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8）尽可能减少过孔（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10）信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。

(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。

无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx（包括DDR2，DDR4等）相对与传统的同步SDRAM的读写，我认为主要困难有三点：1，时序。

由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路，在时序计算上有很大不同。

DDR之所以双沿触发，其实是在芯片内部做了时钟的倍频（因为按照耐奎斯特准则，时钟频率应该至少是信号频率的2倍），对外看起来，数据地址速率和时钟一样。

为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间。

DDR布线规范1、DDR3管脚定义》CK/CK# 全局差分时钟，所有控制和地址输⼊信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK 和CK#的交叉点。

》CKE为时钟使能信号，使能（⾼）和禁⽌（低）内电路和DRAM上的时钟。

由DDR3 SDRAM配置和操作模式决定特定电路被使能和禁⽌。

CKE为低时，提供预充电和⾃刷新操作（所有Bank都处于空闲），或有效掉电（在任何Bank⾥的⾏有效）。

CKE与掉电状态的进⼊、退出以及⾃刷新的进⼊同步。

CKE与⾃刷新的退出异步，输⼊Buffer（除了CKE、CK#、RESET#和ODT）在掉电期间被禁⽌。

输⼊Buffer（除了CKE和RESET#）在⾃刷新期间被禁⽌。

CKE的参考值是VREFCA。

》CS#为⽚选信号，使能（低）和禁⽌（⾼）命令译码，⼤部分CS#为⾼时，所有命令被屏蔽、CS#提供了多Bank系统的Bank选择功能，CS#是命令代码的⼀部分，CS#的参考值是VREFCA。

》ODT⽚上终端使能。

ODT使能（⾼）和禁⽌（低）⽚内终端电阻，在正常操作使能时，ODT仅对下⾯的引脚有效：DQ[7:0]、DQS、DQS#和DM。

如果通过LOAD MODE命令禁⽌,OTD输⼊被忽略。

OTD的参考值是VREFCA。

》BA0、BA1、BA2为BANK地址输⼊，⽤来确定当前的命令操作对哪个BANK有效。

BA[2:0]定义在LOAD MODE命令器件哪个模式（MR0、MR1、MR2）被装载，BA[2:0]的参考值是VREFCA.》A0~A9、A10/AP、A11、A12/BC#、A13为地址总线，为有效命令提供⾏地址，同时为读、写命令提供列地址和⾃动预充电位（A10），以便从某个Bank的内存阵列⾥选出⼀个位置。

LOAD MODE命令器件，地址输⼊提供⼀个操作码。

地址输⼊的参考值是VRECA。

A12/BC#是在模式寄存器(MR)使能时，A12在读和写命令期间被采样，已决定burst chop(on-the-fly)是否被执⾏（HIGH=BL8执⾏burst chop）或者LOW-BC4不执⾏burst chop。

DDR3 布线技巧DDR3 是电子系统中极其重要的一种芯片。

它可以在时钟线的上升沿和下降沿分别对数据进行读取操作。

故有着很高的读写速率。

但正是这高速的读写速率是的DDR3 的系统在布局布线上有着很高的要求。

正确的布局布线不仅可以使的DDR3 存储系统可以正常的工作。

并且可以很大程度上减少电磁干扰。

下面是一些关于DDR3 的布线规则和建议：1：最少三层信号线，最好四层2：使用FBGA 封装的DDR 器件，要求DQ,DQS,DM 和时钟信号线以Vss 为参考。

地址，命令，控制线以VDD 为参考。

为了保证良好的电源供电，通常的方法是在PCB 外层信号层铺上VDD。

3：减小信号返回路径的长度，减小传输电流和电磁辐射。

Micron 要求把Vdd 和Vss 相邻近放置。

4：Vref 的建议：低电感去耦电容离Vref 引脚越近越好。

Vref 的线越粗短越好。

为了减少耦合，Vref 离信号线最少2cm。

5：对于轻载，（小于四个DDR3 器件）可以通过简单的电阻分压产生Vref。

这样Vref 可以跟踪到VddQ 的任何电压变化。

6：对于器件非常多，负载特别重的情况下。

用一个电源IC 就可以了。

常用的DDR3 比如Micron 成功的使用了很多内置MOSFET 的开关电源。

7：这些电源可以为VTT 电路提供3A 的电流，并且有一个独立的线性的可提供3ma 的Vref。

8：设计准则：ref 最小20-25mil 宽，以减小线上的电感。

和其他邻近的信号线最少有15-25mil 的间距。

Vref 和VddQ 之间放置0.1uf 的去耦电容。

Vref 和VssQ 之间放置0.1uf 的去耦电容。

放置去耦电容以去耦。

1、认识DDR：严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。

DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。

DDR布线规则与过程DDR（Double Data Rate）是一种高速数据传输技术，广泛应用于计算机内存和图形显示等高性能系统中。

DDR布线规则是为了确保高速信号传输的稳定性和可靠性而制定的一系列设计准则和规定。

本文将详细介绍DDR布线规则及其过程。

一、DDR布线规则的重要性DDR技术的高速性质意味着信号传输时间短，信号噪声和衰减问题更加严重。

因此，DDR布线规则的设计是十分关键的，可以有效地降低信号间干扰、串扰、反射等问题的发生，提高系统的稳定性和可靠性。

二、DDR布线规则的要求1.电源稳定性：要求供电电源电压稳定，电源噪声小。

这可以通过良好的电源布线和滤波电容选择来实现。

2.信号路径长度匹配：DDR数据总线的信号路径要尽可能保持长度一致，以确保数据到达目标时的同步性。

为了实现这一点，可以通过合理的排布布线，尽量减少信号的走向差距。

3.数据总线的分层：DDR需要同时传输数据和控制信号，为了减少信号间的干扰和串扰，可以将数据总线、地址总线和控制总线进行分层布线。

4.阻抗匹配：DDR布线需要保证布线阻抗与驱动器输出阻抗和信号链路阻抗匹配，这可以通过合理选择布线宽度和参数来实现。

一般DDR总线要求的阻抗为50欧姆。

5.信号噪声和干扰控制：DDR信号传输速率较高，因此对信号噪声和干扰的要求也比较高。

可以通过地线的合理设计和布线的分隔来降低信号之间的干扰和串扰。

6.信号层间过渡：DDR布线需要在信号层之间进行适当的过渡，以保证信号在不同层之间的传输质量。

三、DDR布线规则的过程1.系统规划：根据设计要求和系统需求进行布线规划。

包括信号的传输速率、总线宽度、电源供应，以及寄存器、驱动器和接收器等元器件的选择。

2.PCB布局：设计合理的PCB布局，合理安排器件和信号线的位置，减少信号线走向差距。

可以使用CAD软件进行布局，避免布线时出现冲突。

3.信号层划定：根据信号层的需要，对PCB进行分层划定。

数据总线、地址总线和控制总线等可以分层进行布线，以减少干扰和串扰。

DDR内存布线指导，DDR Layout Guide2009/06/28 | 13:14分类：数字电路 | 标签：DDR、Layout、VTT、布线、端接电阻 | 2,013 views在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。

DDR的工作频率很高，因此，DDR的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。

下面本文针对DDR的布线问题（Layout）进行讨论。

信号引脚说明VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。

VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。

对于DRAM来说，定义信号组如下：∙数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。

∙地址信号组：ADDRESS∙命令信号组：CAS#，RAS#，WE#∙控制信号组：CS#，CKE∙时钟信号组：CK，CK#印制电路板叠层，PCB Stackups推荐使用6层电路板，分布如下：∙电路板的阻抗控制在50~60ohm∙印制电路板的厚度选择为1.57mm(62mil)∙填充材料Prepreg厚度可变化范围是4~6mil∙电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。

FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。

推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。

一般来说，DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。

电路板的可扩展性根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb与256Mb的兼容应用。

[转]DDR布线规则与过程硬件设计, 高频高速PCB设计by xfireDDR高速电路设计DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。

如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。

PCB设计软件以Cadence Allgro 16.3为例。

文章目录[显示]第一步，确定拓补结构（仅在多片DDR芯片时有用）首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。

拓补结构只影响地址线的走线方式，不影响数据线。

以下是示意图。

星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。

第二步，元器件摆放确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构原则二，地址线上的匹配电阻靠近CPU原则三，数据线上的匹配电阻靠近DDR原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。

一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。

原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。

以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。