EDA秒表设计实验报告

课程设计任务书学生姓名：专业班级：电子科学与技术电子00901班指导教师：工作单位：武汉理工大学信息工程学院题目: 数字秒表一、设计目的①根据设计要求，完成对数字秒表的设计。

②进一步加强对QuartusⅡ的应用和对VHDL语言的使用。

二、设计内容和要求①计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用1KHz。

②计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。

③设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。

起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。

三、初始条件CPLD，按键，时钟信号等。

四、时间安排：EDA课程设计布置工作 6.11设计 6.12~6.15硬件调试 6.17~6.19撰写设计报告 6.20~6.21检查硬件、答辩、提交设计报告 6.22指导教师签名：年月日系主任（或责任教师）签名年月日目录摘要 (I)Abstract (II)绪论............................................................................................................................ I II 一系统设计方案. (1)二底层模块设计 (2)2.1 计时电路 (2)2.1.1 时基分频器 (2)2.1.2 100进制计数器 (2)2.1.3 60进制计数器 (3)2.2 计时控制电路 (3)2.3 显示电路 (4)2.3.1 七段译码器 (4)2.3.2 扫描模块 (4)三顶层原理图 (5)四系统仿真 (6)4.1计时电路的仿真 (6)4.2计时控制电路的仿真 (7)4.3 显示电路的仿真 (8)五器件编程与硬件下载 (9)六心得体会 (10)七参考文献 (11)附录 (12)摘要随着人们生活水平的日益提高，社会体系的日益完善，人们对于各种应用器件的要求也越来越高。

EDA实训报告专业：电子信息班级：电信1013班姓名：赵健时间：2012.6.25——2012.6.29一、EDA实验箱中相关的硬件资源及用法1.点动按键：实验箱提供12个点动按键，按下时输出“低电平”，弹起时输出“高电平”。

本项目中的清零（复位）信号、ON_OFF信号均有点动按键提供。

2.LED数码显示器：实验箱提供8位共阴LED数码管，内部设置了段限流电路和位译码驱动电路。

对外提供一组8位“段码”（a、b 、c 、d 、e、f、g，dp）输入接口和一组3位“位选”（se12 se11 se10）输入接口。

这种电路结构决定了显示多位数码只能采用动态扫描显示方式（各位数码管轮流显示），而不能采用静态显示方式（各位数码管同时显示）。

本项目需要四位LED数码管分别显示10位秒、个位秒、1/10位秒、1/100位秒，如下图所示。

因此，只需要用到se11和se10。

也就是说，所设计的电路要有se11和se10位选择输出信号，要分别与实验箱的se11、se10相连接。

本设计要有8位段码（7位段码+1位dp）输出信号，分别与实验箱的“段码”输入端a、b、c、d、e、f、g、dp 相连。

3、时钟信号：实验箱的DIGITALCLOCK模块提供时钟信号和多级2分频电路，时钟信号最高频率20MHz,通过堆积2分频电路可得到不同频率的时钟信号，f=20MHz/2n，试中n表示2分频的次数。

本项目需要100Hz的时钟脉冲，但是本实验想不能直接提供精准的100Hz 时钟信号，仅能提供接近（100HZ）的152Hz和76Hz的信号。

为了简化设计，突出重点，本项目选用152Hz信号作为时钟脉冲，而不考虑由此产生的误差。

152Hz信号由20MHz信号进行2分频17次得到。

即f=20MHz/2^17。

如果要得到精确的设计结果，就必须产生精确的100Hz信号进行5次2分频，CLK4端输出625000Hz的信号，将该信号作为本设计的时钟输入信号。

《EDA课程设计——秒表》题目数字秒表学院信息学院专业电子信息工程班级 11电子A姓名朱彦杰学号指导教师凌朝东课题名称秒表完成时间11.28指导教师凌朝东学生姓名朱彦杰班级11电子A总体设计要求和技术要点设计要求：5. 秒表，难度系数0.9要求：计时范围为0∼59 分59 秒，精度为百分之一秒；能同时显示分秒信息（LED 数码管）。

技术要点：1．利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。

该秒表计时范围为0秒~59分59.99秒，显示的最长时间为59分59秒，计时精度为10毫秒以内，具有复位功能。

2.秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出。

一、系统组成模块连接图和系统框图- 3 -二、模块器件及其程序1、分频模块及其程序本模块实现脉冲分频，本实验使用的EP2C5T144C8的频率计进行50MHz 分频产生100HZ 的脉冲。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin ISPORT ( CLK: IN STD_LOGIC; OUTCLK: out std_logic ); END fenpin;ARCHITECTURE behav OF fenpin IS BEGINPROCESS( CLK )variable cnt:integer range 0 to ; BEGINIF CLK'EVENT AND CLK = '1' THEN if cnt= then cnt:=0; outclk<='1'; elsecnt:=cnt+1;分频器十进制计数器 时钟频率十进制计数器 十进制计数器六进制计数器十进制计数器 六进制计数器输出到LED开始清零outclk<='0';end if;END IF;END PROCESS;END behav;2、十进制程序产生99毫秒、秒的低位、分的低位的功能。

机械电子工程系EDA实验报告专业班级 07级电信一班学号实验名称秒表设计学生姓名2010年12月秒表设计一、实验说明：秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、报警器和6进制计数器组成。

在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。

秒有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。

当计时达60分钟后，蜂鸣器鸣响10声二、结构组成：四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频率器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。

三、硬件要求：1．主芯片Cyclone。

2．6位八段扫描共阴级数码显示管。

3.二个按键开关（归零，启动）。

四、实验内容及步骤：1.根据电路持点，可在教师指导下用层次设计概念。

将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。

让几个学生分做和调试其中之一，然后再将各模块合起来联试。

以培养学生之间的合作精神，同时加深层次化设计概念。

2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。

3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。

熟悉了CPLD设计的调试过程中手段的多样化。

4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。

5．所有模块全用VHDL语言描述。

6.内部结构图如图50-1所示。

五、实验连线：输入接口：1．代表归零，启动信号RESET, START的管脚分别连接按键开关。

2．蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。

3．代表计数时钟信号CLK的管脚同2. 5MHz时钟源相连。

数字秒表实验报告—EDA项目背景本次实验旨在使用EDA工具设计一个数字秒表电路，通过FPGA开发板进行验证，具体要求如下：1.实现毫秒计时，并可以在数码管上显示当前计时数值。

2.支持开始/暂停、清零等操作。

设计思路本次实验的数字秒表电路由以下模块构成：1.时钟发生器模块：用于产生时钟信号，以驱动计数器进行计数。

2.计数器模块：通过时钟信号进行计数，并将计数结果传递给显示模块。

3.显示模块：将计数结果转换为数码管显示的数码信号，并控制数码管进行显示。

其中，时钟发生器模块和计数器模块都是基础电路模块，在这里不再赘述，下面将着重介绍显示模块的设计。

显示模块设计显示模块主要由控制模块和数码管模块构成。

控制模块根据计数结果和当前时间，控制数码管模块显示相应的数码。

在这里，我们采用的是共阳极的数码管。

具体来说，我们将控制模块分为两个子模块：时分秒计数器和数码显存控制器。

时分秒计数器时分秒计数器通过接收计数器模块的计数结果，将其转换为时分秒，并存储在计数器寄存器中。

计数器寄存器是一个64位的寄存器，由三个16位的子寄存器组成，用于存储时分秒。

当计数器模块的计数结果为0时，时分秒计数器会重置计数器寄存器。

数码显存控制器数码显存控制器由一个6位的数据存储器和一个6位的显示寄存器组成。

当计数器模块进行计数时，显示寄存器中存储的数码信号会根据时分秒计数器的值进行更新。

同时，数码显存控制器也会控制共阳极数码管进行相应的显示操作。

原理图设计根据以上的设计思路，我们可以得到数字秒表电路的原理图如下：原理图原理图EDA设计流程设计环境本次实验使用的是Xilinx ISE Design Suite 14.7，这是一个使用VHDL进行设计的EDA工具。

设计流程1.新建工程并设置工程名、目录、设备等基本信息。

2.添加源文件，包括时钟发生器模块、计数器模块、显示模块，以及顶层模块。

将所有模块综合为一个顶层设计。

3.检查时序约束，以保证电路能够正确运行。

EDA数字秒表的设计第一篇：EDA数字秒表的设计设计报告——数字秒表的设计EDA 一设计目的1.根据设计要求，完成对数字秒表的设计。

2.进一步加强对QuartusⅡ的应用和对Verilog HDL语言的使用。

二设计内容和要求1.计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用KHz。

2.计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。

3.设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。

起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。

三系统设计方案自顶向下的设计自顶向下的设计方法是数字系统设计中最常用的设计方法.也是基于芯片的系统设计的主要方法。

自顶向下的设计方法利用功能分割手段将设计由上到下进行层次话和模块化，及分层次、分模块进行设计和仿真。

功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。

如此分割，逐步的将系统细化，将功能逐步的具体化，模块化。

高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。

四模块设计1.分频模块将输入1KHZ的系统时钟经过十分频分为100HZ的单位时钟。

编程原理跟计数器原理相似。

2.定时模块采用2个60进制、1个100进制的BCD码全加器作为定时器，分为分，秒，百分秒，输入时钟信号为分频器输出信号100HZ时钟，外界两个拨码开关作为清零按钮和暂停按钮。

3.位选发生器：根据显示的数据位和人眼暂留效应，设计显示分为分、秒、百分秒位，每位需要2个数码管进行显示，因此变化频率至少为300HZ，为了方便则采用1KHZ，循环码则从000循环到101。

4.多路选择器根据位选信号，输出对应位显示的数据。

EDA实验报告数字秒表的设计指导老师：谭会生班级：电技1503学号：：博交通工程学院2017.10.28实验二数字秒表电路的设计一、实验目的1.学习Quartus Ⅱ软件的使用方法。

2.学习GW48系列或其他EDA实验开发系统的基本使用方法。

3.学习VHDL程序的基本结构和基本语句的使用。

二、实验容设计并调试一个计时围为0.01s~1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。

三、实验要求1.画出系统的原理框图，说明系统中各主要组成部分的功能。

2.编写各个VHDL源程序。

3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。

5.记录系统仿真，逻辑综合及硬件验证结果。

6.记录实验过程中出现的问题及解决方法。

四、实验条件1.开发软件：Quartus Ⅱ13.0.2.实验设备：GW48系列EDA实验开发系统。

3.拟用芯片：EP3C55F484C7五、实验设计1.设计思路要设计一个计时为0.01S~1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。

其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。

因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。

系统原理框图2.VHDL程序（1）3MHz→100Hz分频器的源程序CLKGEN.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK: IN STD_LOGIC; --3MHZ信号输入NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数BEGINPROCESS(CLK) ISBEGINIF CLK' EVENT AND CLK='1'THENIF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ，计数常熟为30000ELSE CNTER<=CNTER+1;END IF;END IF;END PROCESS;PROCESS(CNTER) IS --计数溢出信号控制BEGINIF CNTER=10#239999#THEN NEWCLK<='1';ELSE NEWCLK<='0';END IF;END PROCESS;END ARCHITECTURE ART;六进制计数器的源程序CNT6.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1'THENIF CQI="0101" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CQI="0000" THEN CO<='1';ELSE CO<='0';END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;十进制计数器的源程序CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA: IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC );END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1' THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI="1001" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CQI<"1001" THEN CO<='0';ELSE CO<='1';END IF;END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;数字秒表的源程序TIMES.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TIMES ISPORT(CLR: IN STD_LOGIC;CLK: IN STD_LOGIC;CLK2: IN STD_LOGIC;ENA: IN STD_LOGIC;COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TIMES;ARCHITECTURE ART OF TIMES ISCOMPONENT CLKGEN ISPORT(CLK: IN STD_LOGIC;NEWCLK: OUT STD_LOGIC);END COMPONENT CLKGEN;COMPONENT CNT10 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT10;COMPONENT CNT6 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT6;COMPONENT CTRLS IS --元件定义语句PORT(CLK: IN STD_LOGIC; --端口说明语句（端口名：端口模式数据类型）SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT CTRLS;COMPONENT DISPLAY IS --元件定义语句PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0);COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT DISPLAY;SIGNAL S0: STD_LOGIC;SIGNAL S1, S2, S3, S4, S5: STD_LOGIC;SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0); --定义1个标准位矢量的位矢量信号SEL,含有3个元素SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0); --定义1个标准位矢量的位矢量信号DOUT，有24个数组元素BEGINU0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); --名字关联U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1);U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); --位置关联U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3);U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4);U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5);U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20));U7: CTRLS PORT MAP(CLK2,SEL);U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0)); --位置关联方式END ARCHITECTURE ART;六、实验结果及总结（1）仿真波形本设计包括两个层次，先进行底层的分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6的仿真，再进行顶层TIMES的仿真。

实验三秒表的设计一、实验目的：1、熟练利用VHDL语言进行数字系统设计；2、掌握数字系统的设计方法——自顶向下的设计思想；3、掌握计数器的设计与使用；4、根据秒表的功能要求设计一个秒表；二、实验设备：PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求：1、有秒、分计数，数码扫描显示输出；2、有清零端和计数使能端；3、在功能允许的情况下，可自由发挥；四、实验原理：1、功能描述：秒表是一种计时的工具，有着很广泛的用途。

本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。

在数码管上采用扫描显示输出。

2、基本原理：本实验中用到的主要元件有计数器、控制逻辑、数据选择器和译码器等。

秒、分都是60 进制计数，所以必须采用两个60 进制的计数器（或6 进制计数器与10 进制计数器的组合）；控制逻辑主要是用来实现计数和清零。

基本方框图如下：注意：计数器必须有进位输出、计数使能端和清零端。

3、自顶向下的设计方法：自顶向下的设计方法是数字系统设计中最常用的设计方法，也是基于芯片的系统设计的主要方法。

它的基本原理框图如下：自顶向下的设计方法利用功能分割手段将设计由上到下进行层次化和模块化，即分层次、分模块进行设计和仿真。

功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。

如此分割，逐步的将系统细化，将功能逐步具体化，模块化。

高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。

（注意：这里所说的模块可能是芯片或电路板。

）五、实验步骤：1、采用自顶向下的设计方法，首先将系统分块；2、设计元件，即逻辑块；3、一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。

2)秒表输出用0－59的整数表示，不需要对十位和个位分别计数，不需要7段译码。
3)按键key的功能如下：
按第一下key，开始计数，并输源自计数值；第一个运动员到终点时按第二下key，秒表记住第一个运动员到终点的时间，但还在继续计数并输出计数值；第二个运动员到终点时按第三下key，停止计数，这时输出的计数值就是第二个运动员用的时间；然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值；按第五下key，秒表清0，新的周期开始。
begin
state<=Idle;
cnt<=0;
time1<=0;
end
else
case(state)
Idle: if (key)
begin
state<=Start;
cnt<=cnt+1;
tout<=cnt;
end
else
begin
state<=Idle;
cnt<=0;
tout<=0;
end
Start: if (key)
三、实验过程
1)画出秒表的状态转移图，标明各个状态的转移条件和输出。
2)用Verilog完成秒表的设计并仿真、综合出电路。
四、实验结果
module miaobiao (clk, key,reset, tout);
output [6:0]tout;
input clk,key,reset;
reg [6:0]tout;
end
else
begin
state<=Record;
cnt<=cnt+1;
tout<=cnt;

EDA课程设计报告——基于VHDL语言的秒表设计课程名称：EDA技术院系：地球物理及信息工程学院专业班级：电子信息工程08级2班学生姓名：学号：指导老师：完成时间：2011年5月18日秒表设计一. 设计要求利用EDA实验箱，通过VHDL语言进行编程，设计一个简单的秒表，并用EDA实验箱进行实现，具体设计要求如下：（1）有使能、暂停、继续、秒表计数功能；（2）带有异步复位功能；（3）显示分、秒信息，若需要，显示秒表信息。

二. 设计的作用、目的在本次设计中，可以简单的了解EDA技术的应用以及VHDL语言编写的方法。

通过设计一个秒表，可以掌握用VHDL设计多位加法计数器的方法，尤其是调整时钟使得每过一秒就改变一个数，达到设计的要求。

三. 设计的具体实现1.系统概述本次系统设计主要分三个部分，一是通过VHDL语言设计一个八位的加法计数器，来实现秒表的计时功能；二是通过调整时钟使秒表计数为每秒改变一个数；三是加入一些控制按键，实现使能、暂停、继续等功能。

2.程序具体设计秒表显示共有6位，两位显示分，两位显示秒，十分秒和百分秒各一位。

设计时使用一个计数器，随着时钟上升沿的到来循环计数，每计数一次，百分秒位加一，通过百分秒位满十进位来控制十分位的计数，十分位满十进位，依次类推，实现秒表计数。

为实现秒位的计时精确，百秒位必须以0.01秒的时间间隔计数，即时钟的频率是100Hz。

为此，本设计采用3MHz的时钟频率通过分频得到100Hz的时钟频率，再送给控制时钟以得到比较精确的CLK信号。

具体程序设计见附录。

引脚定义如下：其中，时钟信号CLK为3MHz的时钟频率，分频后得到的时钟为CLK2，输出引脚CLK2和输入引脚CLK2在外部相连，实现将分频后的时钟送入。

3．调试应用MAX+plus II软件编译调试实验控制程序, 仿真运行结果如下：（1）给时钟后，实现开始功能：开始键按下（STA=‘1’）后，秒表计数开始。

（2）给时钟后，实现暂停功能：从上图可以看出暂停键按下后（POS=‘1’），输出（CQ）保持不变,直到暂停键再次按下（POS=‘0’），输出才继续计数，从而实现了暂停的功能。

目录1.【摘要】 (6)2.【实验目的】 (6)3.【实验原理】 (6)3.1秒表功能 (6)3.2秒表设计结构 (7)3.3秒表设计思路 (7)3.4系统组成框图 (7)4.【实验步骤与容】 (8)4.1六进制计数器 (8)4.2 十进制计数器 (8)4.3蜂鸣器控制电路 (9)4.4 Pins/引脚绑定 (10)4.5顶层文件设计 (10)5.【实验箱操作效果】 (11)6.【实验心得和体会】 (13)7.【参考文献】 (14)附录 (14)课程设计实验题目：电子秒表的设计1.【摘要】电子秒表是生活家都很熟悉的事物，在EDA设计中也是一个不错的选题。

设计首先需要考虑秒表的整体构成，主要由分频器与计数器组成。

通过计数器进位端相联系。

设计好顶层原理图后，需要用VHDL语言对各个模块进行行为描述，完成对各模块的设计。

这应该属于自定向下，模块化的设计方法。

2.【实验目的】完成具有多计数功能的秒表，并可将结果逐一显示在7段数码管上，具体要求如下：（1）输入时钟10khz，采用Altera EP1T3C144C8 FPGA；（2）异步、同步复位，计时精度1ms，最大计时240秒；（3）至少对6个目标计时，并可显示于7段数码管，秒表的显示围是00:00:00-59:59:99；（4）可清零与复位；3.【实验原理】3.1秒表功能秒表的显示围是00:00:00-59:59:99，显示精度为1ms，可控的启动功能（通过计数器的cin端口来控制计数器的启动，也即控制数字秒表的启动）及数字秒表清零功能（通过控制计数器清零端来实现，当清零端为高电平时，计数器清零，也即数字秒表清零，否则秒表正常计数），清零时蜂鸣器报警。

3.2秒表设计结构秒表的物理结构比较简单，它主要由十进制计数器、六进制计数器、数据选择器、显示译码器蜂鸣器等组成。

此外，秒表还需有一个启动信号、清零信号及报时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒表体现出来，也即，当使用者给出启动信号时数字秒表能够正常启动，上面已经给出，启动和清零的功能是通过将此信号送给计数器来实现的）。

EDA 课程设计报告书课题名称 基于EDA 的数字秒表的设计姓 名 学 号 院、系、部 专 业 指导教师2016年6月20日※※※※※※※※※ ※※ ※※ ※※※※※※※※※※※2014级学生EDA 课程设计基于EDA的数字秒表的设计1 设计目的（1）熟悉集成电路的引脚安排。

（2）掌握各芯片的逻辑功能及使用方法。

（3）了解面包板结构及其接线方法。

（4）了解函数发生器的组成及工作原理。

（5）熟悉数字秒表的设计与制作。

2 设计思路（1）设计计时控制电路。

（2）设计计时电路。

（3）设计显示电路。

3 设计过程3.1方案论证图3.1 系统组成框图3.2模块说明秒表的设计共化分为6个模块：分频器（cfp），六计数器（count6），十计数器（count10），六选一选择器，译码器。

下面具体分析各个模块的原理、内容和功能。

3.2.1分频器(cfp)能够实现对10MHZ 的clk时钟信号进行分频，从而得到0.01秒的计数脉冲信号即100hz的脉冲信号。

图1为分频器的仿真波形图。

library ieee;use ieee.std_logic_1164.all;entity cfp isport(clk: in std_logic;q0: buffer std_logic);end cfp;architecture a of cfp issignal counter:integer range 0 to 49999;beginprocess(clk)beginif (clk='1' and clk'event) thenif counter=49999 then counter<=0; q0<= not q0;else counter<=counter+1;end if;end if;end process;end a;图3.2 分频器的仿真波形3.2.2六计数器（COUNT601）能够实现6进制循环计数，功能是秒到分和分到时的进制计数。

eda课程设计报告秒表一、教学目标本课程的教学目标是让学生掌握EDA（电子设计自动化）的基本概念、原理和应用方法。

通过本课程的学习，学生将能够：1.理解EDA的定义、发展历程和作用；2.掌握EDA工具的基本操作和功能；3.熟悉EDA设计流程和工程实践；4.了解EDA在电子工程领域的应用案例；5.培养动手实践能力和团队协作精神。

二、教学内容本课程的教学内容主要包括以下几个部分：1.EDA概述：介绍EDA的定义、发展历程、分类和作用；2.EDA工具及其应用：讲解常见EDA工具的基本操作和功能，如Cadence、Altium Designer等；3.EDA设计流程：阐述从需求分析、电路设计、仿真测试到生产制造的整个设计流程；4.EDA工程实践：通过实际案例，让学生动手实践，掌握EDA工具的应用；5.EDA应用领域：介绍EDA在电子工程、通信、嵌入式系统等领域的应用案例。

三、教学方法为了提高教学效果，本课程将采用多种教学方法相结合的方式：1.讲授法：讲解EDA的基本概念、原理和设计流程；2.案例分析法：分析实际案例，让学生了解EDA在工程实践中的应用；3.实验法：让学生动手实践，熟练掌握EDA工具的操作；4.小组讨论法：分组进行讨论，培养学生的团队协作能力和创新思维。

四、教学资源为了支持教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：选用权威、实用的EDA教材，为学生提供系统性的知识体系；2.参考书：推荐一些经典的EDA参考书籍，方便学生课后自学；3.多媒体资料：制作精美的PPT、教学视频等，提高课堂效果；4.实验设备：准备充足的实验设备，确保每个学生都能动手实践。

五、教学评估本课程的评估方式将包括以下几个方面：1.平时表现：评估学生在课堂上的参与程度、提问回答等情况，占比20%；2.作业：评估学生完成作业的质量、创新性和解决问题的能力，占比30%；3.实验报告：评估学生在实验过程中的操作技能、数据分析和总结能力，占比20%；4.期末考试：评估学生对课程知识的掌握程度，占比30%。

数字秒表设计EDA课设报告概述本课设要求设计一款加减计时秒表，需要实现的功能如下： - 显示秒表计时的数字； - 点击“开始”按钮开始计时； - 点击“停止”按钮停止计时； - 点击“复位”按钮清零计时； - 点击“加号”和“减号”按钮可以每次增加或减少1秒计时。

为了完成上述功能，我们选择EDA软件进行仿真和布图设计。

设计思路我们首先需要构思秒表的实现流程，考虑到需要实时更新读取的数据，所以我们选择使用FPGA芯片作为逻辑控制基础。

FPGA芯片是可编程逻辑芯片，可以对逻辑电路进行可编程配置，实现各种功能，如：加法器、减法器、触发器等。

整体设计思路我们将秒表的设计思路划分为以下步骤： 1. 使用时钟信号，设置计时寄存器和数码管显示寄存器； 2. 配合开始、停止两个开关控制开始和停止计时； 3. 设置加减计时器，在每次计时加减操作时使用； 4. 清零操作使用复位开关实现。

时钟信号和计时寄存器时钟信号可以使用EDA软件自带的时钟模块实现，设置计时寄存器用于记录加减后的计时结果。

这部分主要有以下几个步骤： - 外部时钟进入FPGA芯片中；- 引出一个指定频率的时钟信号； - 将时钟信号连接到计时寄存器的时钟端； - 计时寄存器向外部输出计时结果。

开始、停止控制实现开始、停止控制实现需要引入开关电路，可以使用EDA软件预设的开关模块。

我们可以将开关模块与数码管显示寄存器和计时寄存器进行连接，参考以下步骤进行实现： - 设计电路，将“开始”和“停止”两个开关用于控制计时器寄存器的启动和停止； - 将时钟信号连接到开关电路中，作为同步信号； - 将开关电路输出的信号连接到计时器寄存器和数码管显示寄存器。

这样，在开始计时时，计时寄存器会开始计时，并输出计时结果到数码管；而停止计时时，计时寄存器和数码管都会停止更新。

加减计时器和清零操作加减计时器和清零操作也可以使用EDA软件中的加减器模块和复位模块来实现。

实现步骤如下： - 设计加减计时器模块，包含加减按钮、加减器、计时寄存器，将加减按钮连接至加减器，加减器连接至计时寄存器； - 设计一个带复位功能的复位模块，将复位按钮连接至计时器寄存器和数码管。

数字秒表设计专业：自动化班级学号：509姓名：2011年 6 月14日目录数字秒表设计实验任务书 (2)一、设计实验目的： (2)二、设计实验说明及要求： (2)三、数字秒表组成及功能： (2)四、系统硬件要求： (2)五、设计内容及步骤： (3)六、硬件实现 (3)实验报告 (3)一、数字秒表顶层设计 (3)二、数字秒表内部设计 (4)1、分频器 (4)2、十进制计数器 (5)3、六进制计数器 (6)4、二十四进制计数器 (8)5、数据选择和数码管选择模块 (9)6、数码管驱动模块： (10)三、数字秒表仿真波形 (12)四、硬件验证 (12)五、实验总结 (12)数字秒表设计实验任务书一、设计实验目的：在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。

二、设计实验说明及要求：1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。

在整个秒表中最关键的是如何获得一个精确的100H Z 计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。

2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。

3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。

4、时、分、秒、百分之一秒显示准确。

三、数字秒表组成及功能：1、分频率器：用来产生100H Z计时脉冲；2、二十四进制计数器：对时进行计数；3、六进制计数器：分别对秒十位和分十位进行计数；4、十进制计数器：分别对秒个位和分个位进行计数；5、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为10MHz；2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持）；五、设计内容及步骤：1、根据电路持点，用层次设计概念。

EDA 课程设计报告书课题名称 基于EDA 的数字秒表的设计姓 名学 号 院 系 专 业 指导教师年 月 日※※※※※※※※※ ※※ ※※ ※※※※※※※※※※※2008级学生EDA 课程设计一、设计任务及要求：利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。

该数字秒表能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒。

计时精度达到10ms。

设计了复位开关和启停开关。

复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。

指导教师签名：年月日二、指导教师评语：指导教师签名：年月日三、成绩验收盖章年月日在科技高度发展的今天，集成电路和计算机应用得到了高速发展。

尤其是计算机应用的发展。

它在人们日常生活已逐渐崭露头角。

大多数电子产品多是由计算机电路组成，如：手机、mp3等。

而且将来的不久他们的身影将会更频繁的出现在我们身边。

各种家用电器多会实现微电脑技术。

电脑各部分在工作时多是一时间为基准的。

本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。

秒表在很多领域充当一个重要的角色。

在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。

他们对时间精确度达到了几纳秒级别。

1设计目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA 技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。

在掌握所学的计算机组成与结构课程理论知识时。

通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。

通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。

2 课程设计的内容利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。

该数字秒表能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒。

计时精度达到10ms。

课程设计报告题目：秒表电路设计课程：《EDA技术》课程设计专业班级：08级电本学生姓名：罗海山学号：26指导老师：刘炜课程设计目的1、通过课程设计使学生能熟练掌握一种EDA 软件（QUARTUSII ）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计基础。

2、通过课程设计使学生能利用EDA 软件（QUARTUSII ）进行至少一个电子技术综合问题的设计，设计输入可采用图形输入法或VHDL 硬件描述语言输入法。

课程设计内容本次课程设计的题目是：秒表电路设计。

设计要求：1、秒计数显示功能；2、具有清零，调节小时、分钟功能；进行课程设计时，首先对所设计的题目进行分析，然后进行电路设计，最后在微机上进行原理图输入、编译和软件仿真，满足设计要求后，再进行下载和硬件实验。

如硬件实验结果不满足要求，需要修改设计，直到满足要求为止。

课程设计原理根据数字秒表的设计要求，可以使用多个不同的计数器单元模块，通过有机的组合来得到数字秒表系统。

要满足数字秒表的精度，首先应获得精确地计时基准信号，这里的系统精度要求为0.01s ，因此必须设置周期为0.01s 的时钟脉冲，由于数字秒表输入的脉冲为3MHz ，因此将来每3000个外界输入脉冲就输出一个频率，该频率的时间周期正好为0.01s ，即先将外界脉冲进行3MHz----100Hz 分频；试验箱模式7的电路如图一所示：CLOCK9CLOCK5CLOCK2CLOCK0D16D15D14D13D12D11D9D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41PIO40D1NO.7实验电路结构图S P E A K E R扬声器FPGA/CPLD 目标芯片12345678PIO0PIO2PIO3PIO4PIO5PIO6PIO7单脉冲单脉冲单脉冲键1键2键3键4键5键6键7键8PIO47-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器设计过程图一 模式七实验电路图1、部分VHDL源程序及说明数字秒表的顶层程序miaobiao.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY miaobiao ISPORT(CLR:IN STD_LOGIC;CLK:IN STD_LOGIC;ENA:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0)); END miaobiao;ARCHITECTURE ART OF miaobiao ISCOMPONENT CLKGENPORT(CLK:IN STD_LOGIC;NEWCLK:OUT STD_LOGIC);END COMPONENT;COMPONENT CNT10PORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT:OUT STD_LOGIC);END COMPONENT;COMPONENT CNT6PORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT:OUT STD_LOGIC);END COMPONENT;SIGNAL NEWCLK:STD_LOGIC;SIGNAL CARRY1:STD_LOGIC;SIGNAL CARRY2:STD_LOGIC;SIGNAL CARRY3:STD_LOGIC;SIGNAL CARRY4:STD_LOGIC;SIGNAL CARRY5:STD_LOGIC;BEGINU0:CLKGEN PORT MAP(CLK=>CLK,NEWCLK=>NEWCLK);U1:CNT10 PORT MAP(CLK=>NEWCLK,CLR=>CLR,ENA=>ENA,CQ=>DOUT(3 DOWNTO 0),CARRY_OUT=>CARRY1);U2:CNT10 PORT MAP(CLK=>CARRY1,CLR=>CLR,ENA=>ENA,CQ=>DOUT(7 DOWNTO 4),CARRY_OUT=>CARRY2);U3:CNT10 PORT MAP(CLK=>CARRY2,CLR=>CLR,ENA=>ENA,CQ=>DOUT(11 DOWNTO 8),CARRY_OUT=>CARRY3);U4:CNT10 PORT MAP(CLK=>CARRY3,CLR=>CLR,ENA=>ENA,CQ=>DOUT(15 DOWNTO 12),CARRY_OUT=>CARRY4);U5:CNT10 PORT MAP(CLK=>CARRY4,CLR=>CLR,ENA=>ENA,CQ=>DOUT(19 DOWNTO 16),CARRY_OUT=>CARRY5);U6:CNT10 PORT MAP(CLK=>CARRY5,CLR=>CLR,ENA=>ENA,CQ=>DOUT(23 DOWNTO 20));END ART;分频器模块程序CLKGEN.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK:IN STD_LOGIC;NEWCLK:OUT STD_LOGIC;END CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER:INTEGER RANGE 0 TO 10#29999#;BEGINU1:PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENIF CNTER=10#29999# THEN CNTER=<0;ELSECNTER<=CNTER+1;END IF;END IF;END PROCESS U1;U2:PROCESS(CNTER)BEGINIF CNTER=10#29999# THEN NEWCLK<='1';ELSE NEWCLK<='0';END IF;END PROCESS U2;END ART;十进制模块程序CNT10.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT:OUT STD_LOGIC );END CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINU1:PROCESS(CLK,CLR,ENA)BEGINIF CLR='1' THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI="1001" THEN CQI<="0000";ELSE CQI<=CQI+1;END IF;END IF;END IF;END PROCESS U1;U2:PROCESS(CQI)BEGINIF CQI="0000" THEN CARRY_OUT<='1';ELSE CARRY_OUT<='0';END IF;END PROCESS U2;CQ<=CQI;END ART;六进制模块程序CNT6.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU1:PROCESS(CLK,CLR,ENA)BEGINIF CLR='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1' THENIF CQI="0101" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF ;END IF ;END IF ;END PROCESS U1;U2:PROCESS(CQI)BEGINIF CQI="0000" THEN CARRY_OUT<='1';ELSE CARRY_OUT<='0';END IF;END PROCESS U2;CQ<=CQI;END ART;系统仿真十进制计数器仿真图电路功能验证问题分析经过源程序的编辑、逻辑综合、逻辑适配、编程下载成功后，在EDA 实验开发系统进行硬件验证时却发现实验结果不正确。