Quartus-ii-使用教程(完全版)
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Quartus-II软件的使用方法
Q u a r t u s I I软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
QuartusII教程（完整版）
QuartusII教程（完整版）Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
quartusII使用
编辑并保存 VHDL 文件，文件名为实体名。
三、编译 VHDL 文件。 单击processing下的start compliation。如编译不通过，在信息窗口可看到错误提示。
四、仿真： 仿真：
可进行功能仿真和时序仿真。 1 建立仿真波形文件，单击file － new－Vector Waveform File－ok，打开波形编辑器
一、启动quartusII 启动quartusII
二、利用向导建立一个新项目
1 指定设计项目 • 在D盘新建文件夹，如：d:\test 盘新建文件夹， 盘新建文件夹 • 双击 双击quartusII • 新建一个project，单击file － new－New quartus project－ok 新建一个 ，单击 － －
ห้องสมุดไป่ตู้
在对话框中填入路径， 名称， 结束。 在对话框中填入路径，和project名称，finish结束。 名称 结束 注意：顶层设计实体名必须和顶层文件名、工程名称相同。 注意：顶层设计实体名必须和顶层文件名、工程名称相同。
2 建立编辑VHDL文件 在project下新建一个vhdl文件，单击file － new－VHDL File－ok
后面步骤是对器件进行配置，将设计文件下载到PLD中，由于无下载设备，无法完成。 点击processing菜单下的compilation report 弹出如下窗口，点击fitter－pin-out file，可以 看到输入输出端口的管脚分配。
6 设置仿真类型，建立功能仿真网表。 回到vhdl编辑器下，单击processing下的Simulator Tool，选择仿真类型（功能仿真）， 并点击创建仿真网表。网表创建后点击Start开始仿真，运行完成关闭窗口。
QuartusII教学教程(完全版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (5)3 文本编辑（verilog） (15)4 波形仿真 (18)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus-II使用教程-完整实例2(精编文档).doc
【最新整理，下载后即可编辑】Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步：打开软件● 快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
● 信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
快捷工具栏菜单栏工作区资源管理窗口任务管理窗口第二步：新建工程（file>new Project Wizard ）1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）所建工程的保存路径 工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。
3 选择芯片型号（我们选择cylone II系列下的EP2C70F896C6芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)所选的芯片的系列型号快速搜索所需的芯片选择芯片4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）5 工程建立完成（点finish）选择第三方综合工具，如果使用Quartus内部综合工具则选择none选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
QuartusII教程(完整版)
Quartus II 的使用......................................... 错误!未定义书签。
1 工程建立 ................................................... 错误!未定义书签。
2 原理图的输入 ........................................... 错误!未定义书签。
3 文本编辑（verilog） ............................. 错误!未定义书签。
4 波形仿真 ................................................... 错误!未定义书签。
Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程之杨若古兰创作（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ是Altera 公司推出的专业EDA 工具，撑持道理图输入、硬件描述说话的输入等多种输入方式.硬件描述说话的输入方式是利用类似高级程序的设计方法来设计出数字零碎.接上去我们对这类智能的EDA 工具进行初步的进修.使大家当前的数字零碎设计更加容易上手.第一步：打开软件●快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也能够在菜单栏的下拉菜单找到响应的选项.●菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到.快捷工具栏菜单栏工作区资本管理窗口任务管理窗口信息栏：编译或者综合全部过程的具体信息显示窗口，包含编译通过信息和报错信息.第二步：新建工程（file>new Project Wizard ）1工程名称：2添加已有文件（没有已有文件的直接跳过next ）3选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC20810芯片）(注：如果不下载到开发板上进行测试，这一步可以不必设置)所建工程的保管路径工程名称顶层模块名（芯片级设计为实体名），请求与工程名称不异如果有曾经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中.4选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）所选的芯片的系列型号快速搜索所需的芯片选择芯片5工程建立完成（点finish）选择第三方综合工具，如果使用Quartus内部综合工具则选择none选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，和模块名等等信息.第三步：添加文件（file>new>VHDL file），新建完成以后要先保管.我们选择Verilog HDL File设计文件格式既选择Verilog文本输入方式第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assignout1=a&b;assign out2=a | b;endmodule然后保管源文件；第五步：检查语法（点击工具栏的这个按钮（startAnalysis & synthesis ））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不必分配)该窗口显示了语法检查后的具体信息，包含所使用的io 口资本的多少等内容，响应的英文名大家可以本人查阅语法检查成功，没有error 级别以上的错误各个端口的输入输出顶层某块的输入输出口与物理的芯片端口想对应双击location 为您的输入输出配置引脚.第七步：全体编译（工具栏的按钮（start Complilation））选择为使用端口选项卡第八步：功能仿真（直接利用quratus 进行功能仿真） 1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function ）该窗口给出综合后代码的资本使用情况既芯片型号等等信息.2建立一个波形文件：（new>Vector Waveform File）Functional暗示功能仿真，既不包含时序信息，timinng暗示时序仿真.加入线及寄存器的延时信息添加波形文件作为旌旗灯号输出文件，以便观察旌旗灯号的输出情况然后导入引脚（双击Name 上面空白区域>Node Finder>list>点击）：接上去设置激励旌旗灯号（单击>选择>Timing>Multiplied by 1）设置b 旌旗灯号源的时候类同设置a 旌旗灯号源，最初一步改为Multiplied by 2然后要师长教师成仿真须要的网表（工具栏processing>Generate Functional Simulation Netlist ）接上去开始仿真（仿真前要将波形文件保管，点击工具栏双击弹出右侧的对话框点击如下图添加旌旗灯号点击发生端口列表设置仿真的开始及结束时间设置输入旌旗灯号我们自定义的输入旌旗灯号开始仿真）：由a，b 两个旌旗灯号经过我们设计的模块发生的结观察波形，刚好符合我们的逻辑.功能仿真通过.第九步：下载（点击（Programmer），再点击Hardware Setup配置下载电缆,单击弹出窗口的“Add Hardware”按钮，选择并口下载ByteBlasterMV or ByteBlasterMVⅡ，单击“Close”按钮完成设置.CPLD器件生成的下载文件后缀名为.pof，点击下图所示方框，选中下载文件，然后直接点击start按钮开始下载）下载进度条下载是该选项必须打勾点击该按钮开始下载完！。
QuartusII中文完整教程
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (5)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件：选择仿真器和综合器类型（默认“None”为选择QuartusII自带的），选择目标芯片（开发板上的芯片类型），如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具（若都不选择，则使用QuartusII自带的所有设计工具）如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要工程建立后，若需要新增设计文件，可以通过 Project/Add_Remove……在工程中添加新建立的设计文件，也可以删除不需要的设计文件。
编译时将按此选项卡中显示文件处理。
注意：通过工程向导做作的设置都是可以在Assignments/settings下再进行修改的。
Quartus_II使用教程完整实例
Quartus Ⅱ入门教程(一个Verilog 程序的编译与功能仿真)Quartus Ⅱ 就是Altera 公司推出的专业EDA 工具,支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式就是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步:打开软件● 快捷工具栏:提供设置(setting),编译(compile)等快捷方式,方便用户使用,用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏:软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏:编译或者综合整个过程的详细信息显示窗口,包括编译通过信息与报错信息。
快捷工具栏菜单栏工作区资源管理窗口任务管理窗口第二步:新建工程( Project Wizard)1 工程名称:2添加已有文件(没有已有文件的直接跳过next) 所建工程的保存路径工程名称顶层模块名(芯片级设计为实体名),要求与工程名称相同如果有已经存在的文件就在该过程中添加,软件将直接将用户所添加的文件添加到工程中。
3 选择芯片型号(我们选择MAX3000A 系列下的EPM3256AQC208-10芯片) (注:如果不下载到开发板上进行测试,这一步可以不用设置)4 选择仿真,综合工具(第一次实验全部利用quartus 做,三项都选None,然后next)所选的芯片的系列型号快速搜索所需的芯片选择芯片5 工程建立完成(点finish )选择第三方综合工具,如果使用Quartus内部综合工具则选择none选择第三方仿真工具,如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成,该窗口显示所建立工程所有的芯片,其她第三方EDA工具选择情况,以及模块名等等信息。
第三步:添加文件(> VHDL file),新建完成之后要先保存。
我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式第四步:编写程序以实现一个与门与或门为例,Verilog描述源文件如下:module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件;第五步:检查语法(点击工具栏的这个按钮(start Analysis & synthesis))点击确定完成语法检查第六步:(锁定引脚,点击工具栏的(pin planner)) (注:如果不下载到开发板上进行测试,引脚可以不用分配)双击location 为您的输入输出配置引脚。
QuartusII中文完整教程
QuartusII中⽂完整教程Quartus II 的使⽤ (1)1 ⼯程建⽴ (1)2 原理图的输⼊ (5)3 ⽂本编辑（verilog） (13)4 波形仿真 (15)Quartus II 的使⽤在这⾥，⾸先⽤最简单的实例向读者展⽰使⽤Quartus II软件的全过程。
进⼊WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所⽰。
图 1.1 Quartus II 管理器1.1 ⼯程建⽴使⽤New Project Wizard，可以为⼯程指定⼯作⽬录、分配⼯程名称以及指定最⾼层设计实体的名称。
还可以指定要在⼯程中使⽤的设计⽂件、其它源⽂件、⽤户库和EDA ⼯具，以及⽬标器件系列和器件（也可以让Quartus II 软件⾃动选择器件）。
建⽴⼯程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所⽰。
图 1.2 建⽴项⽬的屏幕（2）输⼊⼯作⽬录和项⽬名称，如图1.3所⽰。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项⽬⽬录和名称（3）加⼊已有的设计⽂件到项⽬，可以直接选择Next，设计⽂件可以在设计过程中加⼊，如图1.4所⽰。
图 1.4 加⼊设计⽂件（4）选择设计器件：选择仿真器和综合器类型（默认“None”为选择QuartusII⾃带的），选择⽬标芯⽚（开发板上的芯⽚类型），如图1.5所⽰。
图 1.5 选择器件（5）选择第三⽅EDA综合、仿真和时序分析⼯具（若都不选择，则使⽤QuartusII⾃带的所有设计⼯具）如图1.6所⽰。
图 1.6 选择EDA ⼯具（6）建⽴项⽬完成，显⽰项⽬概要，如图1.7所⽰。
图 1.7 项⽬概要⼯程建⽴后，若需要新增设计⽂件，可以通过 Project/Add_Remove……在⼯程中添加新建⽴的设计⽂件，也可以删除不需要的设计⽂件。
编译时将按此选项卡中显⽰⽂件处理。
注意：通过⼯程向导做作的设置都是可以在Assignments/settings下再进⾏修改的。
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Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。
PORT (CLK ,D : IN STD_LOGIC ;
Q : OUT STD_LOGIC );
END ;
ARCHITECTURE bhv of DFF3 IS
SIGNAL Q1 : STD_LOGIC ;
BEGIN
PROCESS (CLK,D)
BEGIN
IF clk= '1'
then Q1 <= d ;
end if ;
end process ;
Q <= Q1 ;
END ;
智库中国
2012年12月4日
注: 以上内容为个人所做，仅为eda爱好者学习探讨之用，任何未经允许不得刊印出版。
一 新建工程
选择文件 新建工程
利用工程导航 创建工程
选择工程的存储文件夹、工程名以及工程的顶层文件
询问是否建立这个不存在的文件夹
选择试验箱的开发FPGA型号
出现最终选择的综述
单击确定
二操作主界面
选择工程的构建方式（原理图或者VHDL）
这里选择VHDL（硬件描述语言）进行构建
出现VHDL的编辑界面
输入一段VHDL语言这里以锁存器为例
最后编译一下，使所有设置编译进*.sof文件中
（编译中如下图）
（编译完成如下）
选择tools 中programe 进行编程 如下图
选择硬件下载方式 并口下载 观察编程进度process至完成。
三 实验开发系统相关验证（这里不再详述）
附注：锁存器 VHDL源程序
LIBRARY IEEE ;
USE ;
ENTITY DFF3 IS
按下<<进行完全添加
单击确定
出现如图所示
点击编辑 设置结束时间
点击clk 选中时钟信号
选择时钟按钮设置时钟频率
单击确定后出现下图所示
以此设置输Байду номын сангаас信号
方法为：点击鼠标左键移动选择矩形块 设置高低电平
单击保存
选择确定
选择时序仿真 可能如出现下图所示警告
锁定管脚
选择如图所示 设置按钮
选择pin 以此写入实验板模式对应的引脚号
编辑完 后选择（三角形符号按钮）进行编译检查
出现是否含有错误或者警告，如果有错误须检查 源程序的语法，例如是否含有完整的实体、结构体、库、包、配置等（特别注意分号的使用）
进行波形分析新建波形仿真文件（Vector Waveform File）
出现下图所示
右击空白处 选择引脚查找
单击list 进行列出未定义引脚号
Quartus-ii-使用教程(完全版)
Quartus ii使用教程(完全版)
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Altera Quartus II （和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。
PORT (CLK ,D : IN STD_LOGIC ;
Q : OUT STD_LOGIC );
END ;
ARCHITECTURE bhv of DFF3 IS
SIGNAL Q1 : STD_LOGIC ;
BEGIN
PROCESS (CLK,D)
BEGIN
IF clk= '1'
then Q1 <= d ;
end if ;
end process ;
Q <= Q1 ;
END ;
智库中国
2012年12月4日
注: 以上内容为个人所做，仅为eda爱好者学习探讨之用，任何未经允许不得刊印出版。
一 新建工程
选择文件 新建工程
利用工程导航 创建工程
选择工程的存储文件夹、工程名以及工程的顶层文件
询问是否建立这个不存在的文件夹
选择试验箱的开发FPGA型号
出现最终选择的综述
单击确定
二操作主界面
选择工程的构建方式（原理图或者VHDL）
这里选择VHDL（硬件描述语言）进行构建
出现VHDL的编辑界面
输入一段VHDL语言这里以锁存器为例
最后编译一下，使所有设置编译进*.sof文件中
（编译中如下图）
（编译完成如下）
选择tools 中programe 进行编程 如下图
选择硬件下载方式 并口下载 观察编程进度process至完成。
三 实验开发系统相关验证（这里不再详述）
附注：锁存器 VHDL源程序
LIBRARY IEEE ;
USE ;
ENTITY DFF3 IS
按下<<进行完全添加
单击确定
出现如图所示
点击编辑 设置结束时间
点击clk 选中时钟信号
选择时钟按钮设置时钟频率
单击确定后出现下图所示
以此设置输Байду номын сангаас信号
方法为：点击鼠标左键移动选择矩形块 设置高低电平
单击保存
选择确定
选择时序仿真 可能如出现下图所示警告
锁定管脚
选择如图所示 设置按钮
选择pin 以此写入实验板模式对应的引脚号
编辑完 后选择（三角形符号按钮）进行编译检查
出现是否含有错误或者警告，如果有错误须检查 源程序的语法，例如是否含有完整的实体、结构体、库、包、配置等（特别注意分号的使用）
进行波形分析新建波形仿真文件（Vector Waveform File）
出现下图所示
右击空白处 选择引脚查找
单击list 进行列出未定义引脚号
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Quartus ii使用教程(完全版)
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Altera Quartus II （和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。