“101”序列检测器

数字逻辑设计及应用课程设计报告姓名：雷蕾学号：2010012030036选课号：设计题号： 5一．设计题目：设计101序列检测器二．设计要求要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。

不进行重复判断，即当出现10101…时，输出为00100…判断的具体流程如下：1.电路复位，进入状态S0，等待输入2.S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S13.S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S14.S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0检测器电路实现：时钟信号，1 bit输入待判断信号，1bit输出判断结果。

三．设计过程1.设计方案：通过使用ISE编写verilog语言，实现以下过程：1s3只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.2.设计程序：模块文件：`timescale 10ns/1ns//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 21:02:40 06/06/2012// Design Name:// Module Name: abcd// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module abcd(input reset,input clk,input ipt,output reg result);parameter [1:0] s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg[1:0] state;always @ (posedge clk)beginif(reset)beginstate<=s0;result<=0;endelsebegincase(state)s0:beginif(ipt==0)beginstate<=s0;result<=0;endelse.beginstate<=s1;result<=0;endends1:beginif(ipt==0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt==0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endenddefault:beginstate<=s0;result<=0;endendcaseendendendmodule测试文件：`timescale 10ns / 1ps////////////////////////////////////////////////////////////////////////////// //// Company:// Engineer://// Create Date: 23:05:50 06/06/2012// Design Name: test_detector// Module Name: D:/TDDOWNLOAD/fortwo2/haha.v// Project Name: fortwo2// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: test_detector//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////// //module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;reg[20:0] indata=20'b101001110011011110110;integer i;initial clk=1;always #1 clk=~clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21;i=i+1)beginipt=indata[i];#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result));endmodule3.仿真结果四．设计结论(包括：设计结果分析、设计中遇到的问题、设计心得和体会等) 1.设计结果分析：以时钟信号的一个周期为基准，有仿真结果可看出，当输入（ipt）为连续的一个周期高一个周期的低一个周期的高（即101）时，输出（result）为高。

第二章2.1.3 用逻辑代数定律证明下列等式：(3)ECD A E D C CD A C B A A ++=++++)(解： ECD A E CD CD A ECD CD A A ECD CD A C B A A ED C CD A C B A A ++=++=++=+++=++++)()()(2.1.4 用代数法化简下列各式：(6)A BA B BA B BA B A B A BA B A B A B A BA B A B A B A =∙=+=++=∙++=∙++++2.1.5 将下列各式转换成与-或表达式：（3）CA D C D AB CA B D C C B D A B A B A C B D B C A ABBC BD AC ABBC BD AC +++=+++++=+++++=⋅+⋅=⋅⋅⋅))(())((2.1.7 利用与非门和非门实现下列函数：(3)DC B AD C B A L ⋅=++=))((2.2.3 用卡诺图法化简下列各式：(3)CB A D BCD AB D C B CD B A C B A D B C A D C B D CD B A ++++=+⋅++++)()(AB CD000111100001111011111111DC AD B D B A ⋅++= 3(7)∑∑+=)11,10,9,3,2,1()15,14,13,0(),,,(d m D C B A L ADAC B A ++=第四章4.1.1（a ）试写出图所示逻辑电路的真值表。

解：逻辑电路的输出表达式为： 列出真值表如表所示。

A B C L0 0 0 10 0 1 10 1 0 10 1 1 11 0 0 01 0 1 11 1 0 11 1 1 14.2.7某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。

当满足以下条件时表示同意：有三人或三人以上同意，或者有两人同意，但其中一人是教练。

序列检测器设计实验内容：设计一个1110010序列检测器，即检测器检测到序列1110010时，输出为1，否则输出为0。

输入信号：一个时钟输入信号clk；一个输入端x以输入序列来检测；一个输入y用来选择是检测序列1110010或是检测自己输入的序列；一个输入k(7..0)用来输入想要检测器检测的序列；输出信号：一个7位输出信号q，用来输出正在检测的7位序列；一个1位输出信号unlk,当被检测序列符合时，输出unlk为1否则为0；中间信号：再定义两个7位的中间信号a和combination;执行操作：在上升的时钟沿时候，将从x输入的序列赋给7位a，在y等于1的情况下，令中间信号combination为1110010，否则，在y等于0的情况下，令中间信号combination为从k输入的七位长序列。

最后把a的值赋给q，如果a与combination输出unlk等于1否则等于0。

（1）序列检测器语言设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity xulie2 isport (clk,x:in std_logic;y:in std_logic;k:in std_logic_vector(7 downto 1);unlk:out std_logic;q:out std_logic_vector(7 downto 1)); end xulie2;architecture art of xulie2 issignal a:std_logic_vector(7 downto 1);signal combination: std_logic_vector(7 downto 1);beginprocess(clk)beginif clk'event and clk='1' thena<=a(6 downto 1)&x;if y='1' thencombination<="1110010";else combination<=k;end if;end if;q<=a;end process;unlk<='1' when(a=combination) else '0';end art;序列检测器波形图：其中ENDTIME=10.0us GRIDSIZE=100.0ns波形图分析：如图，选择输入端y输入为1时，q对应着输出从x输入的7位序列，如果从x输入的待检测的7位序列为1110010时，unlk为1，否则为0，当选择输入端y输入为0时，q依旧对应着输出从x输入的待检测的当前7为序列，但是只有当从x输入的7为序列与从k输入的7位序列一致时，输出端unlk才为1，否则为0。

XX 大 学 试 题课程名称 数字逻辑电路设计 开课学院使用班级 考试日期苏 大 学 试题 第3 页苏大 学 试题第4 页四、根据下图波形写出其逻辑关系表达式Z=F(A,B,C) （10分）A B C Z五、分析题：某同步时序逻辑电路如图所示。

（12分）(1) 写出该电路激励函数和输出函数； (2) 画出输出矩阵和激励矩阵； (3) 画出状态表和状态图；(4）设各触发器的初态均为0，试画出下图中Q1、Q2和Z 的输出波形。

数字逻辑模拟试卷2答案一、填空题（每空1分，计20分） 1、(45)6=(35)8=(11101)2=(00101001)84212、若X= 138/512，则[X]反=（0.01000101），[－X]补=（1.10111011）。

3、若[X]补=101100，则X=（-100100），[X/2]补=（110110）。

4、若X=10100110，[X]Gray 码=(11110101)。

5、用n 位补码（含一位符号位）表示定点整数，其表示的数值范围是(-2n-1～2n-1-1)6、VHDL 程序一般由（实体）和结构体两部分组成,其中结构体的基本描述方法有(数据流描述法)、行为描述法和结构描述法。

7、信息码1010对应的奇校验汉明码的长度是（7位）。

8、函数F= A+BC 的反函数是（)(C B A ）。

9、集成芯片的集成度是以（等效门电路的数量）来衡量的。

10、三态门的三种输出状态是高电平、低电平和（高阻状态）。

11、正负逻辑的约定中，正逻辑是指（高电平表示1；低电平表示0）。

12、触发器的触发方式有直接电平触发、电平触发和（脉冲触发）、（边沿触发）几种。

13、对组合逻辑电路而言，PLD 的理论依据是（任何组合逻辑函数都可以用与-或式表示）。

14、ISP 指的是（在系统可编程技术）二、选择题（每题有一个或多个正确答案，每题1分计10分）1、A2、D3、B ，C4、A ，D5、A ，B ，D6、A ，B ，C7、A ，B ，C8、B9、B ，D 10、C 三、按要求化简下列函数（14分）1．用代数法求函数 F = A B + A B C + B C 的最简“与-或”表达式。

连接管，将连接管的另一端插入废液瓶内，不要加背压。
【警惕】 当与其它检测器并联时应把该检测器放在最后
【警惕】 如果检测器内的流动相冻结就可能会损坏仪器，如果在放置或储藏的
过程中有可能会导致流动相的冻结，则应把检测器流路中的流动相放
干。
【警惕】 当流动相中含有高浓度的盐时用完后一定要用水彻底的冲洗，否则将
9
4. 检测原理
4-1 光学系统
如图4.1所示，对于偏转式示差折光检测器，光路在通过两个装有不同液体的检测池 时发生偏转，偏转的大小与两种液体之间折光率的差异成比例。光路的偏转由光敏 元件上的位移测得，显示了折光率的不同。
图 4.1 偏转式示差折光检测器的检测原理
1. 光束 2. 样品腔 3. 参比腔 4. ns nr 时的光束 5. ns=nr 时的光束 6. 位移 7. 光敏接收元件 ns:样品腔中液体的折射率 nr:参比腔中液体的折射率
【注意】 除了仪器所附的信号线不要在信号输出终端连接任何ห้องสมุดไป่ตู้他的线。
4
【注意】 【注意】
【注意】
使用完全彻底冲洗的流动相推荐使用Shodex DEGAS在线冲洗机它具 有操作简便可连续冲洗的优点。 如果替换的流动相与原流动相不互溶，在排出旧的流动相后用与此两 个流动相均能互溶的溶剂清洗，然后再充入新的流动相。例如用氯仿 来替换水时，则先用丙酮清洗流路再充入氯仿。 当用含有机溶剂的流动相来替换含盐的流动相时，在充入含有机溶剂 的流动相之前，先用纯水再用丙酮冲洗流路。反之，当用含盐的流动 相来替换含有机溶剂的流动相时，在充入含盐流动相前应先用丙酮再 用纯水冲洗。
保证条件：
除了Showa Denko K.K.公司正式授权的代理所签署的和专门发布的书面保证书，对 于Shodex RI-101示差折光检测器的质量，性能，工艺，系统适用性，及其销路不提 供任何明示或暗示的、书面或口头的、成文或其他的担保。

使用D触发器设计一个11001序列检测器讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。

【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。

1.原件介绍D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚2.设计思路根据要求，设计的序列检测器有一个外部输入x 和一个外部输出Z 。

输入和输出的逻辑关系为：当外部输入x 第一个为"1"，外部输出Z 为"0"；当外部输入x 第二个为"1"，外部输出Z 为"0"；当外部输入第三个x 为"0"，外部输出Z 为"0"，当外部输入第四个x 为“0”，外部输出Z 为0，当外部输入第五个x 为“1”，输入X 0 1 1 1 0 0 1 0 1 输出Y 0 0 0 0 0 0 1 0 0要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x 的值。

假设电路的初始状态为A ，x 输入第一个"1"，检测器状态由A 装换到B ，用状态B 记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x 输入第二个"1"，检测器状态由B 装换到C ，用状态C 记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x 输入第三个"0"，检测器状态由C 装换到D ，外部输出Z=0；x 输入第四个为“0”，检测器状态由D 装换到E ，外部输出Z=0；x 输入第五个为“1”，检测器状态由E 装换到F ，外部输出Z=1。

实验总结：有限状态机实验：“101”序列检测器一、实验目的1.对有限状态机（FSM）做初步了解。

2.熟悉用有限状态机实现“101”序列检测器的功能。

二、实验内容1.Gray编码的“101”序列检测器仿真实验。

2.获取仿真波形图。

3.分析所实现的功能。

三、实验内容与实验步骤“101”序列检测器就是在收到“101”序列后输出一个标示1，否则输出标示0.单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。

“101”序列检测器的状态转移图四、实验代码module fsm4_seq101(clk,clr,x,z);input clk,clr,x; output reg z; reg[1:0] state;parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;/*状态编码，采用格雷（Gray）编码方式*/always @(posedge clk or posedge clr)Begin if(clr) state<=S0; //异步复位，s0为起始状态else case(state)S0:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S0; z=1'b0;endendS1:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S2; z=1'b0;endendS2:begin if(x) begin state<=S3; z=1'b0;endelse begin state<=S0; z=1'b0;endendS3:begin if(x) begin state<=S1; z=1'b1;endelse begin state<=S2; z=1'b1;endenddefault:begin state<=S0; z=1'b0;end /*default语句*/ endcaseendendmodule。

101序列检测器原理你想啊，就像我们在生活里找东西一样，这个序列检测器呢，就是在一堆数字或者信号里找特定的“宝贝”，这个宝贝就是101这个序列啦。

那它到底是怎么做到的呢？这就像是一场超级有趣的寻宝游戏呢。

我们先得有个小“机关”，这个机关就是状态机啦。

状态机就像是一个有着不同状态的小机器人，它可以在不同的情况下做出不同的反应。

比如说，最开始的时候，它有个初始状态，就像是小机器人在休息，啥都还没开始找呢。

当它接收到第一个信号的时候，如果这个信号是1，那它就会进入一个新的状态，这个状态就像是小机器人开始警觉起来啦，觉得可能找到了宝贝的开头。

要是这个信号是0呢，那它就还在初始状态，就像小机器人打了个盹儿，觉得还不是时候。

然后呢，当它处于那个警觉状态的时候，如果下一个信号是0，那它就进入到一个中间状态啦，这个状态就像是小机器人在心里默默记着，已经有了个1，现在又有个0，离目标更近一步喽。

要是下一个信号是1呢，那它就得回到初始状态重新开始找啦，就像小机器人发现自己找错了路，得重新出发。

当它在中间状态的时候，如果下一个信号是1，哇塞，那就找到了101这个宝贝啦，小机器人就可以欢呼起来啦，就像我们找到了藏起来的小糖果一样开心。

要是下一个信号是0呢，那它又得回到初始状态重新开始找喽。

这个101序列检测器啊，在实际生活里用处可大啦。

比如说在数字通信里，就像是一个超级小侦探。

它能在那些乱乱的数字信号流里，把101这个特定的序列给找出来。

这就好比在一堆信件里，找到一封特别标记的信一样。

再想象一下，在电路里呢，它也像是一个聪明的小管家。

电路里有各种各样的信号在跑来跑去，101序列检测器就能把那些符合101序列的信号给挑出来，然后进行特殊的处理，就像小管家把特别的东西单独放到一个小盒子里一样。

而且哦，这个原理其实也没有那么难理解啦。

就像我们玩游戏的时候，有一定的规则，按照规则走就能达到目的。

101序列检测器也是按照它自己的小规则，在那些数字或者信号里游刃有余地找到目标。

* 异步二进制计数器
也用 3 个 JK 触发器实现，CR 为清零端，电路图如下所示（3 个 JK 触发器的输入端均
悬空）
Q2
Q1
Q0
•
•
IK
IJ
IK
IJ
•
CR
•
• •
IK
IJ
Cp
•
悬空
驱动方程同上（略） 输出波形如下所示（对比同步计数器，看看异同）
Cp
Q0 Q1 Q2
111
110
101
100
011
输入 x / 输出 Z
0/0 00
1/0
1/0 01
状态 y2y1
0/1 0/0
1/0 0/0
1/0
11
10
2、分析下图所示的逻辑电路，说明该电路的功能。
y3
• y2
IK
IJ
Cp
••
&
IK
IJ
• ••
。
&
。y1
y1
IK
IJ
“1”
。•
1
x
3、分析下图所示的逻辑电路，设电路初始状态为“00”，输入序列为 x=10011110110，作出 输出响应序列，并说明电路功能。
D. 触发器一定更少
4、同步时序电路设计中，状态编码采用相邻编码法的目的是（ D ）。
A. 减少电路中的触发器
B. 提高电路速度
C. 提高电路可靠性
D. 减少电路中的逻辑门
**判断题
1、同步时序逻辑电路中的存储元件可以是任意类型的触发器。
（ ×）
2、若某同步时序逻辑电路可设计成 Mealy 型或者 Moore 型，则采用 Mealy 型电路比采用 Moore

3种二进制序列信号检测器的实现方案该检测检测电路可广泛用于日常生产、生活及军事。

在许多电子技术资料中也有一些序列信号信号检测电路的设计，但设计方法单一、扩展性不强。

下面通过实例来说明电路的3种设计方法。

设计任务：设计一个二进制二进制序列信号检测器，它有一个输入X，当接收到的序列为1001，则在上述序列输入最后一个1的同时，电路输出Z=1，否则输出为0，输入序列可以重叠。

例如：当输入X的序列为0100100101001(首位在左)，对应输出Z=0000100100001。

1 用分立触发器设计触发器的种类很多，其中双端输入的JK触发器和单端输入的D触发器最具代表性。

由于用D触发器设计的电路更为简单，故采用它来设计电路。

1.1 逻辑抽象由于待检测的序列为1001，故设电路在一直输入0时的状态为S0，输入一个1以后的状态为S1，连续输入10以后的状态为S2，连续输入100后的状态为S3，连续输入1001后的状态为S4。

于是得到状态转换。

图1 状态转换图选取第1、3行解释其原理：S0表示接收到的是0，当在此基础上再接收到一个0后变为00，而需要检测的序列是1001，所以电路状态仍然停留在S0上;当电路在S0的基础上接收到1后表示接收到1001序列中的第一个1，于是电路状态转为S1。

同理S2表示已经接收到10，当在此基础上接收到0后变为100，电路转到S3，但是接收到1后则变为101，于是前面接收的两位代码失去作用，只有第3位的1可作为1001的第一位，所以电路状态转回S1。

通过观察状态转换表，可以发现，S1和S4在同样的输入下有同样的输出，而且状态转移后得到同样的次态。

因此它们是等价的可以合并，于是，状态转换表可以化简。

图2 化简后的转换表从物理概念上也不难理解这种情况。

当电路连续接收到1001后，输出为1，但序列可以重叠，故最后一个1可作为下一个1001序列的第一位，所以电路在连续接收到1001后的状态S4实际上就是S1。

10/10
状态定义： S0:初始状态。 S1:收到五角硬币。 S2:收到一元硬币。 S3:收到一元五角硬币。 并入S0状态。
00/00 AB/YZ
S0
01/10 10/11
01/00 10/00
S2
S1 00/00 01/00
00/00 例1原始状态转移图
例2、分析图所示计数器电路，说明是模长为多少的 计数器，并列出状态转移表。
6
C
&
1 1
A & ?
Z
X
&
N
A X
&
1 & J
1
C
R 1 & K
解：1）分析电路结构：该电路是由七个与非门 及一个JKFF组成，且CP下降沿触发，属于米 勒电路，输入信号X1，X2，输出信号Z。
2）求触发器激励函数：J=X1X2，K=X1X2 触发器次态方程：
Qn+1=X1X2Qn+X1X2Qn=X1X2Qn+(X1+X2)Q
第六章复习
计数器的分析
❖ 同步、异步分析步骤：由电路触发器激励 函数(公式和图解）状态转移表分析模 长和自启动性。 用图解法，注意高低位顺序，一般数码越高 位权越高：Q3Q0
❖ 移存型计数器属于同步计数器，只要求出第 一级触发器的次态方程和初始状态，就可以 写出状态转移表。
计数器的设计
❖ 同步计数器的设计：状态转移表激励函数 和输出函数(自启动性检查)电路图。
❖ 7490只能异步级联，M=100。
❖ 74194级联可实现8位双向移存器
MSI实现任意进制计数器(M<N)
❖ 反馈法：异步清0法和同步置数法。注意： 用LD端置全1（置最大数法）时，反馈状 态对应编码中出现0的端口需通过非门送入 反馈门。

注：可加附页
6
module Stata_101_vlg_tst(); reg clock; reg restn; wire w,z; reg[4:1] data; assign w=data[4]; always #20 clock=~clock;
4
always @(negedge restn or posedge clock) data<={data[3:1],data[4]};
else if (~(w)) reg_fstate <= idle;
else reg_fstate <= Got_10;
z <= 1'b0;
3
end Got_101: begin
if (~(w)) reg_fstate <= Got_10;
else if (w) reg_fstate <= Got_1;
三、实验步骤 1. 打开 QuartusⅡ11.0 软件，点击 Flie→New→New QuartusⅡProject 新建工程，添加工
程路径，工程名叫 state_101，点击 Finish。工程建立完毕。 2. 点击 Flie→New→State Machine File，生成.Smf 文件。点击 State Machine Wizard 如下
四、实验结果及分析
点击 Tools→Run EDA Simulation Tool→EDA RTL Simulation 查看结果为波形图 4-1&4-2 所示。
波形图下图 图 4-1 图 4-2：
图 4-1
5
图 4-2 根据上图可知，当且仅当序列检测器检测到 101 并且期间复位一直保持无效（0），输出 Z=1。

武汉纺织大学计算机科学学院逻辑设计课程设计报告“101”序列检测器班级：网络081学号：***********名：***同组者：黄川刘凌峰日期：2010-7-61 题目与要求1.1 问题提出本人设计一个状态机，主要用来检测所输入的序列中是否有“101”序列，设置不同的状态，输入不同的信号，从而得出次态和输出。

1.2 设计原理设有s0,s1,s2三个状态，则由要求得出的状态图为： 1. 假设信号不可重叠2. 假设信号可重叠2 设计过程2.1 逻辑描述1) 不可重叠library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;S 0S 1S 21/0 0/01/00/00/01/1S 0S 1S 21/0 0/01/00/00/01/1entity mechain isport(clk:in std_logic;input:in std_logic;output:out std_logic);end mechain;architecture a of mechain istype state_type is(s0,s1,s2);signal state:state_type;beginprocess(clk)beginif(clk'event and clk='1') thencase state iswhen s0=>if input='1' thenstate<=s1;output<='0';elsestate<=s0;output<='0';end if;when s1=>if input='0' thenstate<=s2;output<='0';elsestate<=s1;output<='0';end if;when s2=>if input='1' thenstate<=s0;output<='1';elsestate<=s0;output<='0';end if;end case;end if;end process;end a;2) 可重叠library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity mechain isport(clk:in std_logic;input:in std_logic;output:out std_logic);end mechain;architecture a of mechain istype state_type is(s0,s1,s2);signal state:state_type;beginprocess(clk)beginif(clk'event and clk='1') thencase state iswhen s0=>if input='1' thenstate<=s1;output<='0';elsestate<=s0;output<='0';end if;when s1=>if input='0' thenstate<=s2;output<='0';elsestate<=s1;output<='0';end if;when s2=>if input='1' thenstate<=s1;output<='1';elsestate<=s0;output<='0';end if;end case;end if;end process;end a;2.2 编译（Compilation）选用的芯片为：ACEX1K系列EP1K30TC144-3引脚分配如图：编译中遇到的主要问题、编译结果:没有错误。

4．描述电路的逻辑功能。 由状态图可知，该电路是一个2 位二进制数可逆计数器。 当输入x=0 时，可逆计数器进行加1计数，其计数序列为 00 01 10 11
当输入x=1时，可逆计数器进行减1计数，其计数序列为 00 01 10 11 在时序逻辑电路分析中，除了状态图和状态表之外，通常 还用到时间图。时间图能较形象、生动地体现时序电路的工作 过程，并可和实验观察的波形相比较，是描述时序电路工作特 性的一种常用方式。
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第五章 同步时序逻辑电路
（2）现态与次态 同步时序电路中的现态与次态是针对某个时钟脉冲而言的。 现态----指时钟脉冲作用之前电路所处的状态。 次态----指时钟脉冲作用之后电路到达的状态。 注意：前一个脉冲的次态即后一个脉冲的现态！如 1 2 cp 次态=现态 次态=现态 （3）对时钟的要求 脉冲的宽度：必须保证触发器可靠翻转； 脉冲的频率：必须保证前一个脉冲引起的电路响应完全结 束后，后一个脉冲才能到来。 2. 异步时序逻辑电路 异步时序逻辑电路的存储电路可由触发器或延时元件组成， 电路中没有统一的时钟信号同步，电路输入信号的变化将直接导 致电路状态的变化。 8 3
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第五章 同步时序逻辑电路
5.2.2分析举例 例1 用表格法分析下图所示同步时序逻辑电路。 解：该电路由两个J-K触 发器和一个异或门组成，电 路的输入为x，电路的状态 (即触发器状态)用y2 、y1 表示。 电路的输出即状态变量，因 此 ， 该 电 路 属 于 Moore 型 电 路的特例。
1.写出输出函数和激励函数表达式 该电路的输出即为状态，各触发器的激励函数表达式为 J1=K1=1 ；J2=K2=x⊕y1
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第五章 同步时序逻辑电路
根据状态响应序列，可 作出时间图如下图所示。由 于前一个时钟脉冲的次态即 为后一个时钟脉冲的现态， 所以，时间图中可以将现态 和次态共用一个波形表示。

第一部分数字电子课程设计成绩评定表课程设计任务书目录1 课程设计的目的与作用 (1)1.1设计目的及设计思想 (1)1.2设计的作用 (1)1.3 设计的任务 (1)2 所用multisim软件环境介绍 (1)3 三位二进制同步加法计数器设计 (3)3.1 基本原理 (3)3.2 设计过程 (3)4序列信号发生器的设计 (6)4.1 基本原理 (6)4.2 设计过程 (6)5串行序列检测器电路设计 (7)5.1 基本原理 (7)5.2 设计过程 (8)6 仿真结果分析 (11)6.1 三位二进制同步加法计数器仿真 (11)6.2 序列信号发生器（发生序列100101）的仿真 (14)6.3 0110串行序列检测器电路设计 (17)7 设计总结和体会 (23)8 参考文献 (23)1 课程设计的目的与作用1.1设计目的及设计思想根据设计要求设计三位二进制加法计数器和序列信号发生器，加强对数字电子技术的理解,进一步巩固课堂上学到的理论知识。

了解计数器和序列信号发生器的工作原理。

1.2设计作用通过multisim软件仿真电路可以使我们对计数器和序列信号发生器有更深的理解。

学会分析仿真结果的正确性，与理论计算值进行比较。

通过课程设计，加强动手，动脑的能力。

1.3设计任务1.设计一个三位二进制同步加法计数器，要求无效状态为001,110。

2.设计一个序列信号发生器，要求发生序列100101。

2 所用multisim软件环境介绍multisim软件环境介绍Multisim是加拿大IIT公司（Interrative Image Technologies Ltd）推出的基于Windows的电路仿真软件，由于采用交互式的界面，比较直观、操作方便，具有丰富的元器件库和品种繁多的虚拟仪器，以及强大的分析功能等特点，因而得到了广泛的引用。

针对不同的用户，提供了多种版本，例如学生版、教育版、个人版、专业版和超级专业版。

其中教育版适合高校的教学使用。

习题一1.1 把下列不同进制数写成按权展开式:⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-31.2 完成下列二进制表达式的运算:1.3 将下列二进制数转换成十进制数、八进制数和十六进制数：⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)101.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位：⑴(29)10=(1D)16=(11101)2=(35)8⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)81.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除?解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除.1.6 写出下列各数的原码、反码和补码：⑴0.1011[0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011⑵0.0000[0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000⑶-10110[-10110]原=110110; [-10110]反=101001; [-10110]补=1010101.7 已知[N]补=1.0110,求[N]原,[N]反和N.解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.10101.8 用原码、反码和补码完成如下运算：⑴原=；∴。

数字逻辑设计及应用课程设计报告姓名：雷蕾学号：2010012030036选课号：设计题号： 5一．设计题目：设计101序列检测器二．设计要求要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。

不进行重复判断，即当出现10101…时，输出为00100…判断的具体流程如下：1.电路复位，进入状态S0，等待输入2.S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S13.S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S14.S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0检测器电路实现：时钟信号，1 bit输入待判断信号，1bit输出判断结果。

三．设计过程1.设计方案：通过使用ISE编写verilog语言，实现以下过程：1s3只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.2.设计程序：模块文件：`timescale 10ns/1ns//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 21:02:40 06/06/2012// Design Name:// Module Name: abcd// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module abcd(input reset,input clk,input ipt,output reg result);parameter [1:0] s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg[1:0] state;always @ (posedge clk)beginif(reset)beginstate<=s0;result<=0;endelsebegincase(state)s0:beginif(ipt==0)beginstate<=s0;result<=0;endelse.beginstate<=s1;result<=0;endends1:beginif(ipt==0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt==0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endenddefault:beginstate<=s0;result<=0;endendcaseendendendmodule测试文件：`timescale 10ns / 1ps////////////////////////////////////////////////////////////////////////////// //// Company:// Engineer://// Create Date: 23:05:50 06/06/2012// Design Name: test_detector// Module Name: D:/TDDOWNLOAD/fortwo2/haha.v// Project Name: fortwo2// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: test_detector//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////// //module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;reg[20:0] indata=20'b101001110011011110110;integer i;initial clk=1;always #1 clk=~clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21;i=i+1)beginipt=indata[i];#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result));endmodule3.仿真结果四．设计结论(包括：设计结果分析、设计中遇到的问题、设计心得和体会等) 1.设计结果分析：以时钟信号的一个周期为基准，有仿真结果可看出，当输入（ipt）为连续的一个周期高一个周期的低一个周期的高（即101）时，输出（result）为高。