状态机及其VHDL设计

(reg_floor＝curr_floor) (req_floor＜curr_floor) (req_floor＞curr_floor /direction:＝idle /direction:＝down /direction:＝up (req_floor＜curr_floor) (req_floor＞curr_floor) /direction:＝down /direction:＝up 下降 空停 上升 (req_floor＝curr_floor) (req_floor＝curr_floor) /direction:＝idle /direction:＝idle (req_floor＜curr_floor)/direction:＝up (req_floor＜curr_floor)/direction:＝down 状态机描述 (b)
TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; ， ， ， ， ， ， TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; ， ， ， ， ， : m_state ;
SIGNAL present_state，next_state ，
TYPE BOOLEAN IS (FALSE，TRUE) ； ，
5.1 状态机设计相关语句 5.1.1 类型定义语句 TYPE my_logic IS ( '1' ，'Z' ，'U' ，'0' ) ;
SIGNAL s1 : my_logic ; s1 <= 'Z' ; SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围 约束范围; SUBTYPE digits IS INTEGER RANGE 0 to 9 ;

PROCESS (clk,reset) BEGIN IF reset = '1' THEN state <= s0; ELSIF (clk'EVENT AND clk = '1') THEN CASE state IS WHEN s0=> state <= s1; output <= '0'; WHEN s1=> IF input = '1' THEN state <= s0; ELSE state <= s1; END IF; output <= '1' ; END CASE; END IF; END PROCESS; END a;
图6.2 自动售货机状态转换图
6.4 状态机的VHDL设计
1、状态机的VHDL设计步骤
用VHDL设计状态机的步骤是：①分析控制器 设计指标，建立系统算法模型图，即状态转移图； ②分析被控对象的时序状态，确定控制器状态机的 各个状态及输入、输出条件；③应用VHDL语言完 成状态机的描述。
2、状态机的基本结构 状态机一般由三个模块构成：状态寄存器、 次态逻辑和输出逻辑。
4、状态机的VHDL设计相关语句
4.1 状态机的状态定义语句
一般在使用状态机之前应该定义状态的枚举类型， 定义可以在状态机描述的源文件中，也可以在专门的程 序包中。 TYPE m_state IS (st0,st1,st2,st3,st4,st5); 以上定义是将表征状态机的每一状态用文字符号来 表示的，即符号化的状态机，也可以直接在程序或开发 软件中指明状态机的编码方式：
（2）描述次态逻辑的进程：
process(current_state,其他输入信号) begin next_state<=current_state; case current_state is when state1=> … next_state<=某个状态; … when state2=> … end case; end process;

END IF ; WHEN st3=> CS<='0'; A0<='0'; RC<='1'; LOCK<='0'; next_state <= st4; WHEN st4=> CS<='0'; A0<=’1'; RC<='1'; LOCK<='1'; next_state <= st0; WHEN OTHERS => next_state <= st0; END CASE ; END PROCESS COM ;
第 三 章
§3.10 状态机的VHDL设计
3.1 状态机的VHDL设计
为什么要使用状态机FSM
①VHDL综合器易于优化
②容易构成性能良好的同步时序逻辑模块
③状态机的模式简单、程序层次分明、易排错 ④利用同步时序和全局时钟线上可实现高速FSM ⑤运行模式类似于CPU，易于进行顺序控制 ⑥高可靠性，非法状态易控制(优势) ⑦应用广泛。如PS/2，RS232等
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT(D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC; CS,A0,RC,K12X8 : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); END AD574; ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states ; SIGNAL REGL :STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; 接下页 BEGIN

VHDL的结构非常适合编写状态机，而且编写方式不唯一，电路的集成也会随着编写的方式而改变。

状态机的设计主要用到case when 和if else 两种语句。

Case when 用来指定并行的行为，而if then else 用来设计优先度的编码逻辑。

分析状态机有如下特点：1.对于状态的描述一般先声明一个枚举数据类型，语句如下：Type state_type is(idle,tap1,tap2,tap3,tap4)；2.对于存储当前状态的对象一般用是一个信号，即：Signal state: state_type;3.对于状态机的下一个状态的判断一般是通过对时钟上升沿判断的if then else 语句内嵌case when 语句4.对于状态机的输出则可以用一个条件或者选择信号声明语句，或者再用一个case语句来实现信号输出。

状态机分为三大类型：1．Moore状态机：次态=f(现状)，输出=f(现状)，即输出信号是直接由状态寄存器译码得到2．Mealy状态机：次态=f(现状，输入)，输出=f(现状，输入)，即以现时的输入信号结合即将变成次态的现状编码成信号输出。

3．混合型状态机我们用一个序列信号发生器的实例来做练习。

（状态机将在以后的很多实例中加以运用，请掌握其编写方法）序列信号就是一些串行的周期性信号，这些信号在每个循环周期内1和0数码按一定的规则顺序排列。

下面所讲解的序列发生器能够按规定输出8位’0’，’1’序列。

代码如下：逐行解释：10：清零复位信号，高电平复位清零。

12：序列信号输出。

因为是8位的端口，但序列信号是串行的，所以相当于有8路的序列信号，任取一位端口就是一个序列信号输出。

17：用type声明一种枚举类型。

共8中状态，每个状态都对应唯一的一种输出，至于在什么状态输出什么信号则由程序决定。

18：定义一个state类型信号量，其初始的状态为s0。

19-26：用constant定义一些常量，这些常量将作为在不同状态时的输出信号。

41
ST0 ST1
ST2
ST3 ST4
42
st0 对0809初始化
LOCK:
0-→1 由LOCK 信号锁 存转换 好的数
据
st4 OE=’1'
st1
数据输出 有效
采样周 期等待
st3
st2
启动AD 转换 EOC＝
‘0’正 在转换
EOC=‘1'转换结束
图8-6 控制ADC0809采样状态图
43
PROCESS
30
31
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36
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38
以下以ADC0809为例 ，说明状态机的设计 方法。用状态机对 0809进行采样控制首 先必须了解工作时序 ，然后据此作出状态 图，最后写出相应的 VHDL代码。
ADC0809 ALE
sin START OE
clk ADDA EOC D[7..0]
VHDL状态机设计
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Moore型有限状态机的结构图
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Mealy型有限状态机的结构图
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用户自定义数据类型定义语句
这里介绍与有限状态机设计有重要联 系的其它语法现象，即用户自定义数据类 型定义语句及相关的语法现象。如枚举型 、整数类型、数组类型、记录类型、时间 类型、实数类型等。
39
ADC0809工作时序 地址锁存信号
转换启动控制 进入转换状态 转换状态结束
输出有效控制
输出数据 稳定 40
时序图中，START为转换启动控制 信号，高电平有效；ALE为模拟信号输 入选通端口地址锁存信号，上升沿有效； 一旦START信号有效后，状态信号EOC 即变为低电平，表示进入转换状态。转换 结束后，EOC将变为高电平。此后外部 控制可以使OE由低电平变为高电平（输 出有效），此时，0809的输出数据总线 D[7..0]从原来的高阻态变为输出数据有效 。

时序状态机的设计入门与提高计算机及具有存储器或按照所存储信息执行一系列操作的其他数字系统统称为“时序状态机”，其电路可以通过时序逻辑进行建模。

时序状态机的性能与组合逻辑不同，因为时序状态机的输出不仅仅取决于当前的输入值，而且取决于历史的输入值。

时序状态机被广泛应用于需要指定顺序操作的应用中。

所有的时序状态机都具有如图的通用反馈结构，在这种结构中时序状态机的下一状态是由当前状态和当前输入一起形成的：时序状态机可以按是否受一个公共的时钟控制（钟控）分为同步状态机和异步状态机；根据状态数目是否有限分为有限状态机和无限状态机。

此处只讨论有限状态机。

有限状态机的（FSM）分类有限状态机有米利（Mealy）机和摩尔（Moore）机：米利（Mealy）机：米利（Mealy）机的下一状态和输出都取决于当前状态和当前输入。

摩尔（Moore）机：摩尔（Moore）机的下一状态取决于当前状态和当前输入，而输出仅仅取决于当前状态。

有限状态机常用的描述、开发方法有限状态机可以借助时序图、状态表、状态图以及ASM图进行系统的描述与设计。

•时序图可以用于说明系统中及系统与周围环境的接口中信号的有效输入与状态转移之间的关系。

•状态表与状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出•状态转移图（STG）是一种有向图，图中带有标记的节点或顶点与时序状态机的状态一一对应。

当系统处于弧线起点的状态时，用有向边或弧线表示在输入信号的作用下可能发生的状态转移。

米利机STG的顶点用状态进行标记，状态转移图的有向边有下面两种标记方法：（1）用能够导致状态向指定的下一状态转移的输入信号来标记（2）在当前状态下，用输入信号的输出来进行标记摩尔机的状态转移图与米利机相类似，但它的输出是由各状态的顶点来表示的，而不是在弧线上表示•算法状态机（ASM）图是时序状态机功能的一种抽象，是模拟其行为特性的关键工具。

它类似于软件流程图，但显示的是计算流程图（如寄存器操作）的时间顺序，以及在状态机输入影响下发生的时序步骤。

Ｖ Ｌ实现 。 ＨＤ
关 键 词 ： Ｅ 控 制 策 略 ； 态机 ； Ｈ Ｌ ＭＰ Ｇ； 状 Ｖ Ｄ 中 图分 类 号 ：Ｔ ２ ４ Ｐ７ 文 献 标 识 码 ： Ａ
拟视频 输 入 解 码 器 采 用 Ｐ ｉｐ公 司 的 Ｓ Ａ １１ 数 字 输 入 由 ｈｌ ｉ Ａ ７ １，
＿． ．Ｌ
ＶＨ ＤＬ是用 来描 述 从 抽 象 到 具体 级 别 硬件 的工
业 标 准语 言 。Ｖ Ｄ Ｈ Ｌ既 可 以被 计 算机 阅读 又 可 以被
人 阅读 ， 支持 硬 件 的设计 、 它 验证 、 合 和测试 ， 支 综 还 持 硬 件设 计数 据 的交 换 、 护 、 改 和硬 件的实 现 以 维 修 及 行 为级 和结 构 级 的 硬 件描 述 ， 且 可 以从 最 抽 象 并
Ｇ ｎｕ ｅｎｍ公 司的 Ｇ ９０ 、 Ｓ００ Ｇ ９０ Ｓ０ ５ Ｇ ９ １ 、 Ｓ０ ０芯 片 组 合 起 来 将 输 入 的串行 数字 信号 转换 成包 含视 频 和音 频信 号 的行 数据 送 入视
频 Ｖ Ｐ Ａ， Ｆ Ｇ 由视频 Ｖ Ｐ Ｆ ＧＡ分 离 ， 将 视 频 信 号 转换 为 ⅥⅣ 格 并
畴 ， 且 状 态 逻 辑 适 用 于 可 编 程 器 件 ， 态 机 的 并 状
ＧＳ９ １ ｏ ０
ＶＤ Ｈ Ｌ行 为级 代 码 与状 态 转 移 图有 对应 映 射 关 系 ，
采 用 ＶＨ ＤＬ和有 限状 态 机 实现 数据 流调 度 既灵 活 方 便 又有 很 好 的可 移植性 。
ＡＵＤＩ Ｏ
（ ＤＳ ． １ １ Ａ Ｐ－ ８ ） ２
ＡＵＤＩ Ｏ
部 控制 、 频 输 入输 出 和音 频 处 理 等 几 个 子 系统 组 视 成 。系统 各功 能模 块 通过 局部 控 制模 块来 监控 和调 度 内部数 据 流 。通过 局 部 系统总 线 依靠 Ｐ Ｉ 口模 Ｃ接

计算机技术与应用进展 ・ ０ ２ ４ ０
硬币，则给出 １ 盒饮料的同时找回５ 角钱。 这是一个属于Ｍ ａ 型状态机问 ｅｌ ｙ 题。 状态机的状态转换图 如图４ 所示， 投币 信号是输入逻辑变量， 用 Ａ和 Ｂ表示，Ａ １ ＝ 表示投入一枚 １ 元硬币，Ｂ １ ＝ 表示投入一枚 ５ 角硬币。输出信号用 Ｙ和 Ｚ表示， Ｙ１ ＝ 表示售出一盒饮料，Ｚ １ ＝ 表示找回 ５ 角钱。
Ｅ Ｉ Ｙ ＯＯＲ Ｉ ＮＴ Ｔ Ｍ ＥＩ Ｓ
ＰＲ（ Ｏ Ｔ
Ｃ ， Ｉ Ｓ Ｄ Ｌ Ｇ Ｃ 一Ｃ Ｏ Ｋ ＰＲ ： Ｔ ＿ Ｉ； ｄ Ｎ Ｏ ＬＣ
ＡＢ： Ｔ ｅ Ｉ； － Ｉ ｕ － ， Ｉ Ｓ Ｄ Ｌ ＧＣ Ｎ ｓ Ｏ ｐｔ ｎ Ｓ ｎｌ ｉａ ｇ Ｓ ｎｌ ｉａ ｇ
ＢＥ Ｎ ＧＩ
Ｒ Ｇ ： Ｒ Ｃ Ｓ （ｄＣ ） Ｏ Ｅ Ｓ ， Ｅ ＩＰ Ｒ Ｐ
ＢＥ Ｎ ＧＩ
Ｉ Ｒ ＝＇ Ｔ Ｎ Ｆ ｄ ０ ＨＥ ＇
Ｃ ｒ ｎＳａ ＜ Ｓ ； ｕｒ ｔｔ ｅ Ｏ ｅ ｔ ＝
Ｅ ＳＥ ＇ＶＥ Ｌ Ｉ ＣＰＥ ＮＴＡＮＤ ＣＰ＝＇ Ｔ Ｎ １ ＨＥ ＇
态译码电路较少。
３ ｏ 型状态机的描述 Ｍｏｒ ｅ
用Ｖ Ｄ 描述状态转换图如图３ ＨＬ 所示的状态机， 该状态 机属于 Ｍｏｒ型，状态机有四种状态，分别是 Ｓ ， ， ， ｏ ｅ Ｏ Ｓ Ｓ ｌ ２ Ｓ 。有一个状态输入信号 Ａ和一个状态输出信号 Ｙ ３ ｏ 用Ｖ Ｄ 描述 Ｍ Ｏ Ｅ型 ＨＬ Ｏ Ｒ 状态机时， 需要区分组合逻辑 电 路部分和时序逻辑电路部分。用一个 Ｐ Ｏ Ｅ Ｓ Ｒ Ｃ Ｓ 语句描述 Ｎ 组合逻辑电路和输出组合逻辑电路， Ｓ 用另一个 Ｐ Ｏ Ｅ Ｓ Ｒ ＣＳ 语句描述当前状态寄存器， 属于时序逻辑电路。 Ｐ Ｏ Ｅ Ｓ 用 Ｒ ＣＳ 语句描述时序逻辑电路要用到 Ｉ Ｃ ＇ Ｅ Ｔ Ｄ Ｆ Ｅ Ｎ Ａ Ｃ ＰＶ Ｎ Ｐ＝１ １ ． ＴＥ Ｈ Ｎ语句，并且要把时钟信号引入敏感信号列表中。因为 Ｍ Ｏ Ｅ型状态机的输出只与当前的状态有关，所以在描述 ＯＲ 图３ ｏ 型状态机状态转换图 Ｍｏｒ ｅ 组合逻辑电路的进程中用 Ｃ Ｓ－ Ｅ 语句判别有限状态 Ａ ＥＷＨ Ｎ Ｆ ＬＥＥ Ｄ语 － 机的四个状态， 把输出 信号变量的赋值语句放在 Ｉ－Ｌ ＥＥ Ｄ语句之后，而不能放在 Ｉ Ｅ Ｓ－Ｎ Ｆ Ｓ－Ｎ Ｅ

10进制加减计数器状态机的VHDL设计一、【设计目的】学习并掌握Quartus II 开发系统的基本操作。

掌握用Quartus II进行文本输入法进行电路设计、编译和仿真方法。

掌握CPLD/FPGA的开发流程。

掌握EDA实验开发系统的使用。

掌握状态机的原理。

掌握简单状态机的VHDL设计方法掌握计数器的设计方法。

掌握带有复位和和时钟使能的10进制计数器的原理。

掌握通用计数器的设计方法。

学习使用VHDL进行时序逻辑电路的设计。

学习利用真值表编写VHDL程序。

学习掌握7段数码显示译码器设计的原理。

掌握VHDL语言方式设计7段数码显示译码器。

学习掌握8位数码管动态扫描显示电路的原理。

掌握VHDL语言设计8位数码管动态扫描显示电路学习VHDL语言设计较复杂的电路方法。

二、【设计任务】设计要求用VHDL语言设计一个状态机，要求具有以下状态和功能中的四种或者四种以上：A.复位功能B.8、10或者16进制加法计数C.8、10或者16进制减法计数D.数码管以任何方式闪动E.8个LED灯以任何方式闪动F.蜂鸣器发声或者播放一段音乐G.并用两位数码管将结果显示出来本次设计选用的功能状态为：A.复位功能B.十进制加法计数C.十进制减法计数D.数码管闪动E.8个led灯闪动F.并用两位数码管将结果显示出来功能实现说明Clk为50MHz的时钟信号输入；rst为复位控制按键（低电平有效）；en(0-2)通过三个按键分别控制3种状态（低电平有效）。

1.当en(0)=`0`时，启动加法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁2.当en(1)=`0`时，启动减法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁，闪烁方向与加法的相反；3.当en(2)=`0`时，启动LED闪烁功能，LED灯按顺序逐个流水闪动；4.当rst=`0`时，复位清零；三、【设计代码】library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-----------------------------------------------------------------------------ENTITY cnt16 ISPORT (clk : IN std_logic; --50MHz时钟信号输入rst : IN std_logic; ---复位功能输入en : IN std_logic_vector(2 DOWNTO 0); ---状态选择输入led8 : OUT std_logic_vector(7 DOWNTO 0); --各段数据输出com8 : OUT std_logic_vector(7 DOWNTO 0)); ---各位数据输出END cnt16;-----------------------*****对各个信号进行定义****------------------------------------- ARCHITECTURE arch OF cnt16 ISsignal cnt : std_logic_vector(25 downto 0 );signal data : std_logic_vector(3 downto 0);signal led8_xhdl : std_logic_vector(7 downto 0);signal com8_xhdl : std_logic_vector(7 downto 0);signal coud1 : std_logic_vector(3 downto 0);signal coud2 : std_logic_vector(3 downto 0);signal s1 : std_logic;signal s2 : std_logic;signal s3 : std_logic;signal coud : std_logic_vector(3 downto 0);signal first : std_logic_vector(3 downto 0); --0000signal second : std_logic_vector(3 downto 0); --0000 0000 0000 1001 signal jinwei: std_logic;------------------------------------------------------------------------------------------------------------- beginled8<=led8_xhdl;com8<=com8_xhdl;----------------------- *****状态控制部分*************--------------------------------------------- process(en)beginif en="110"then ----状态控制，低电平有效s1<='1';s2<='0';s3<='0';else if en="101"thens2<='1';s1<='0';s3<='0';else if en="011"thens3<='1';s1<='0';s2<='0';end if;end if;end if;end process;-------------------------------------------------------------------------------------------------------------------------------**********时钟分频部分********----------------------------------process(clk,rst)beginif(rst='0')thencnt<="00000000000000000000000000";elsif(clk'event and clk='1')thencnt<=cnt+1; -----来一个时钟信号cnt加1end if;end process;----------------------------------------------------------------------------------------------------------------------*****-加减计数器的个位-*******------------------------------- process(cnt(24),rst,s1,s2)beginif(rst='0')thenfirst<="0000";jinwei<='0';elsif(cnt(24)'event and cnt(24)='1')then ---每隔(1/50)*48=0.96s计数一次if (s1='1')thenif(first="1001")then ---10进制计数first<="0000";jinwei<='1';elsejinwei<='0';first<=first+1; ---加法计数end if;else if(s2='1')thenif(first="0000")thenfirst<="1001";jinwei<='1';elsejinwei<='0';first<=first-1; ---减法计数end if;end if;end if;end if;end process;-------------------------------------------------------------------------------------------------------------------*********-加减计数器的十位*******-------------------------- process(jinwei,rst,s1,s2)beginif(rst='0')thensecond<="0000";elsif(jinwei'event and jinwei='1')then ---每来1个位产生的进位信号则十位加（减）1if (s1='1')thenif(second="1001")thensecond<="0000";elsesecond<=second+1;end if;else if(s2='1')thenif(second="0000")thensecond<="1001";elsesecond<=second-1;end if;end if;end if;end if;end process;------------------------------------------------------------------------------------------------------------------------------------------------*****闪动数码管的计数***--------------------------------------- process(cnt(23),rst,s1,s2)beginif(rst='0')thencoud<="0000";else if(cnt(23)'event and cnt(23)='1')then ----每隔(1/50)*46=0.92s计数一次if(s1='1')thenif(coud="0101")thencoud<="0000";elsecoud<=coud+1;end if;else if(s2='1')thenif(coud="0000")thencoud<="0101";elsecoud<=coud-1;end if;end if;end if;end if;end if;end process;--------------------------------------------------------------------------------------------------------------------------***码变换****---------------------------------------------process(coud,rst)begincase coud iswhen"0000" => coud1<="1010";coud2<="1010";when"0001" => coud1<="1011";coud2<="1111";when"0010" => coud1<="1100";coud2<="1110";when"0011" => coud1<="1101";coud2<="1101";when"0100" => coud1<="1110";coud2<="1100";when"0101" => coud1<="1111";coud2<="1011";when others => coud1<="0000";coud2<="0000";end case;end process;--------------------------------------------------------------------------------------------****************显示部分***************--process(rst,s1,s2,s3,cnt(17 downto 16),cnt(25 downto 23))beginif(rst='0')thencom8_xhdl<="11110000";led8_xhdl <= "00000000";else if s1='1'or s2='1'then ----计数以及数码管闪动部分的扫描case cnt(17 downto 16) iswhen"10" => com8_xhdl<="11111110";data<=first;when"01" => com8_xhdl<="11111101";data<=second;when"00" => com8_xhdl<="01111111";data<=coud1;when"11" => com8_xhdl<="10111111";data<=coud2;end case;case data isWHEN "0000" =>led8_xhdl <= "00111111"; --0WHEN "0001" =>led8_xhdl <= "00000110"; --1WHEN "0010" =>led8_xhdl <= "01011011"; --2WHEN "0011" =>led8_xhdl <= "01001111"; --3WHEN "0100" =>led8_xhdl <= "01100110"; --4WHEN "0101" =>led8_xhdl <= "01101101"; --5WHEN "0110" =>led8_xhdl <= "01111101"; --6WHEN "0111" =>led8_xhdl <= "00000111"; --7WHEN "1000" =>led8_xhdl <= "01111111"; --8WHEN "1001" =>led8_xhdl <= "01101111"; --9WHEN "1010" =>led8_xhdl <= "00000001";WHEN "1011" =>led8_xhdl <= "00000010";WHEN "1100" =>led8_xhdl <= "00000100";WHEN "1101" =>led8_xhdl <= "00001000";WHEN "1110" =>led8_xhdl <= "00010000";WHEN "1111" =>led8_xhdl <= "00100000";WHEN OTHERS =>led8_xhdl <= "00000011";END CASE;else if s3='1'then ----8个LED灯闪动的扫描，闪动周期为0.92s-1s case cnt(25 downto 23) iswhen"000" => com8_xhdl<="11111110";led8_xhdl<="10000000" ;when"001" => com8_xhdl<="11111101";led8_xhdl<="10000000" ;when"010" => com8_xhdl<="11111011";led8_xhdl<="10000000" ;when"011" => com8_xhdl<="11110111";led8_xhdl<="10000000" ;when"100" => com8_xhdl<="11101111";led8_xhdl<="10000000" ;when"101" => com8_xhdl<="11011111";led8_xhdl<="10000000" ;when"110" => com8_xhdl<="10111111";led8_xhdl<="10000000" ;when"111" => com8_xhdl<="01111111";led8_xhdl<="10000000" ;end case;end if;end if;end if;end process;end arch;。

时钟
保 护称 为后 方 保 护 。帧 同 步器 电路 设 计 的 原 则 是 ：同
步建立 时 ，假 同步概率要小 ，同步建立后漏 同步概 率
要小 。
支 路
图 １数字 复 接系统框 图
传 统的 复接方 案可 以分 为两 类 ：定 长 帧方案和 变 长
帧方案 ，。变长帧方案能对多种业务流进行灵活的复 接 ，随着媒体业务的数据单元的长度而改变帧长 ，具有 很高的复接效率。然而，变长帧方案的同步特性较差 ，
；
续 进 行搜 索
ｅｓ ｌ ｅ
… 一 未 搜索 到 同步 头 ，继
一
一 ｏ ，
ｇ ｔ 一 ｅ ＜＝ ０；
Ｓ ｔｈ ＝～ ； ｗｉ ＜ ０ ｃ
ｓ ａｔ ｔ ｅ＜＝ｓ Ｏ；
ｅ ｄｉ ｎ ； ｆ
ｗｈ ｎ ｌ ＞ … ｅ ＝ ｓ
Ｃ０ｕｎｆ １
—
同步 步校核 １
ｉｃ ｕ ｔ＿１ ８ Ｉ ７ｔ ｅ ｆ ｏ ｎ１ ２ ＝ ２ ｎ ｈ
１８ ＜＝０ … ２ ；
一 一 帧 信 息
（ ２ ｂｔ １８ ｉ ）后 ，检测 帧 同步头 ｉａ ｅ ｅ ｆ ｃ ＝０ ｈ ｎ ｔ … 一 检测 是 帧 同步 头
转 入同步 步 校核２
ｇ ｔ １ ｅ ＜＝‘ ’
ｓ ｔｈ ＝～ ｗｉ ＜ ０ ｃ
ｓ ａｔ ｔ ｅ＜＝ｓ ２；
＝ ． 帧 同步原 理
本 文 设 计 的 帧 格 式 如 图 ２ 示 ，对 于 速 率 为 所
提高传输效率。数字复接就是实现这种数字信号合并的 １ ２ Ｍｂ ｓ 数 据 信 号 ， 由 时 长 为］５ ｓ 基 本 帧 构 ． ４ ｐ的 ０ ２ ｕ的
专 门技 术 ，系 统 框 图如 图 １ 示 。 为使 得 分 接 器 的帧 状 成 ，每 个 基 本 帧 分 成 １个 时 隙 ，每 个 时 隙 传 送 ８ ｉ 所 ６ ｂｔ 数

p状态机（STATE MACHINE）可以说是一个广义的时序电路，触发器、计数器、移位寄存器都算是他的特殊功能的一种。

在电子设计自动化应用当中，状态机通常是担任CPU的功能，从某种意义上讲，状态机的应用让系统具有了智能化的功能，很多人认为状态机的功能比CPU更强大。

p本章重点介绍用VHDL设计不同类型有限状态机的方法，同时考虑到EDA工具和设计实现中许多必须重点关注的问题，如优化、毛刺信号的处理和编码方式等方面的问题。

5.1 状态机设计相关语句5.1.1 类型定义语句TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ;或 TYPE 数据类型名 IS 数据类型定义 ;TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ;TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ;SIGNAL present_state，next_state : m_state ;TYPE BOOLEAN IS (FALSE，TRUE) ；TYPE my_logic IS ( '1' ，'Z' ，'U' ，'0' ) ;SIGNAL s1 : my_logic ;s1 <= 'Z' ;SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围;SUBTYPE digits IS INTEGER RANGE 0 to 9 ;5.1.2 状态机的优势1．状态机的工作方式是根据控制信号按照预先设定的状态进行顺序运行的，是纯硬件数字系统中的顺序控制模型，克服了纯硬件数字系统顺序方式控制不灵活的缺点，因此在运行方式上类似与控制灵活和方便的CPU.2．由于状态机的结构相对简单，设计方案相对固定，而且性能良好的VHDL 综合器都具备许多可控或自动的优化状态机的功能；3、状态机容易构成性能良好的同步时序逻辑模块；4、与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程序层次分明，结构清晰，易读易懂；在排错、修改和模块移植方面也有其独到的好处；5、在高速运算和控制方面，状态机更有其巨大的优势。

列。尽管一个控制功能可以用 Ｃ Ｕ实现 ， Ｐ 但实践证明， 状态机在运行速度 、 执行时间的确定性和可靠性 方面都优于 Ｃ Ｕ Ｐ 。原因如下 ： （） １ 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。状态机的工作方式是根据控 制信号按照预先设定 的状态进行顺序运行的， 状态机是纯硬件数字系统中的顺序控制电路， 因此状态机 在其运行方式上类似于控制灵活和方便的 Ｃ Ｕ 而在运行速度和工作可靠性方面优于 Ｃ Ｕ Ｐ， Ｐ。
（） ２ 状态机容易构成性能良好 的同步时序逻辑模块 ， 这对于对付大规模逻辑 电路设计 中令人深感 棘手的竞争 冒险现象无疑是一个上佳的选择。为了消除电路 中的毛刺现象 ， 在状态机设计中有多种设
计 方案 可供选 择 。
（） ３ 在高速运算和控制方面 ， 状态机更加有其巨大的优势。就运行速度而言 ， 尽管 Ｃ Ｕ和状态机都 Ｐ 是按照时钟节拍以顺序时序方式工作的 ， Ｃ Ｕ是按照指令周期 ， 但 Ｐ 以逐条执行指令 的方式运行的， 一个
［ 收稿 日期 ］ ０６— ７一ｌ ２０ ０ １ ［ 作者简介 ］ 元泽怀 （９５ ）男 ， １７ 一 ， 广东惠来人 ， 肇庆学院实验师 ， 广东工业大学软 件工程硕士研究生 。研究方 向： 电 子 电路 、 Ｄ Ｅ Ａ技术 和软件开发应 用。Ｅ—ｍ ｉ ｚｕ ＠ｚｕ ｅ ｕ ｃ 。 ａ ：ｈａ ｑ ．ｄ ．ａ ｌ ｉ
计途径。通过对基 于 Ｖ Ｄ Ｈ Ｌ的有 限状 态机设计方 法进行研究分析 ， 以及利 用综合 器 Ｓｎ ｌｙＰｏ对 Ｖ Ｌ的源设计程序 ｙｐｉ ｒ ｆ ＨＤ
进 行硬件综合设计， 可以生成 Ｒ Ｌ图和 门级 结构 Ｔ ｃｎｌｇ Ｔ ｅｈ ｏ ｙ图。结合 内存控 制器的 Ｖ Ｄ ｏ Ｈ Ｌ设计 实例 ， 总结 了有限状态机

EDA技术与VHDL实验报告一实验题目：Mealy状态机二实验目的：测试Mealy状态机三实验内容:在QuartusII上对该例进行编辑、编译、综合、适配、仿真，给出两个程序实现Mealy状态机的工作时序，分析本实例VHDL程序。

四设计原理：与Moore状态机相比，mealy状态机的输出变化要领先一个周期，即一段输入信号或状态发生变化，输出信号即发生变化。

程序一是两进程Mealy型状态机。

程序二是在程序一的基础上在COM1的进程中增加了一个IF语句，由此产生一个锁存器，Q输出的时序是一致的，没有发生锁存后延时一个周期的现象。

测试两种实现方式的工作时序。

Mealy状态机的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT ( CLK ,DATAIN,RESET :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;BEGINCOMREG : PROCESS(CLK,RESET) BEGIN --决定转换状态的进程IF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX IS WHEN st0 => IF DATAIN = '1' THEN STX <= st1; END IF; WHEN st1 => IF DATAIN = '0' THEN STX <= st2; END IF; WHEN st2 => IF DATAIN = '1' THEN STX <= st3; END IF; WHEN st3=> IF DATAIN = '0' THEN STX <= st4; END IF; WHEN st4=> IF DATAIN = '1' THEN STX <= st0; END IF; WHEN OTHERS => STX <= st0;END CASE ;END IF;END PROCESS COMREG ;COM1: PROCESS(STX,DATAIN) BEGIN --输出控制信号的进程CASE STX ISWHEN st0 => IF DATAIN = '1' THEN Q <= "10000" ;ELSE Q<="01010" ; END IF ;WHEN st1 => IF DATAIN = '0' THEN Q <= "10111" ;ELSE Q<="10100" ; END IF ;WHEN st2 => IF DATAIN = '1' THEN Q <= "10101" ;ELSE Q<="10011" ; END IF ;WHEN st3=> IF DATAIN = '0' THEN Q <= "11011" ;ELSE Q<="01001" ; END IF ;WHEN st4=> IF DATAIN = '1' THEN Q <= "11101" ;ELSE Q<="01101" ; ENDIF ;WHEN OTHERS => Q<="00000" ;END CASE ;END PROCESS COM1 ;END behav;VHDL程序二：LIBRARY IEEE; --MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 ISPORT (CLK ,DATAIN,RESET :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY2;ARCHITECTURE behav OF MEALY2 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINCOMREG : PROCESS(CLK,RESET) --决定转换状态的进程BEGINIF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THENCASE STX ISWHEN st0=>IF DATAIN = '1' THEN STX <= st1; END IF; WHEN st1=>IF DATAIN = '0' THEN STX <= st2; END IF; WHEN st2=>IF DATAIN = '1' THEN STX <= st3; END IF; WHEN st3=>IF DATAIN = '0' THEN STX <= st4; END IF; WHEN st4=>IF DATAIN = '1' THEN STX <= st0; END IF; WHEN OTHERS => STX <= st0;END CASE ;END IF;END PROCESS COMREG ;COM1: PROCESS(STX,DATAIN,CLK) --输出控制信号的进程VARIABLE Q2 : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINCASE STX ISWHEN st0=> IF DATAIN='1' THEN Q2 :="10000";ELSE Q2:="01010"; END IF;WHEN st1=> IF DATAIN='0' THEN Q2 :="10111";ELSE Q2:="10100"; END IF;WHEN st2=> IF DATAIN='1' THEN Q2 :="10101";ELSE Q2:="10011"; END IF;WHEN st3=> IF DATAIN='0' THEN Q2 :="11011";ELSE Q2:="01001"; END IF;WHEN st4=> IF DATAIN='1' THEN Q2 :="11101";ELSE Q2:="01101"; END IF;WHEN OTHERS => Q2:="00000" ;END CASE ;IF CLK'EVENT AND CLK = '1' THEN Q1<=Q2; END IF; END PROCESS COM1 ;Q <= Q1 ;END behav;引脚分配：Q[1] Ouput PIN_49 Q[0] Ouput PIN_48 RESET Input PIN_54五实验过程：引脚设定六实验结果：输出波形图。

共 同决定输 出则 选用 Ｍｅｌ ａｙ状态机 。 层次原 理 图设 计方法
自顶 而 下 （ Ｏ Ｔ Ｏ Ｔ Ｐ ＯＤ ＷＮ）的 层 次 化 设 计 方
可 以实 现手 动输入变 化花 型 。
２ 设 计思路 ： ）
法在 现代 Ｅ ＤＡ设 计 中有 着明 显 的优势 ，越 来越 受
到 设计 者 的 欢 迎 。对 于 一 个复 杂 的 设 计 系统 ， 运
调 试 方 式 ， 即从 模 块调 试 向总 体 调 试 方 向开 展 调
试 工作 ，使 设计 中出现 的 问题在 模 块级 就能 发现 ， 及 时 处 理 ，这 样就 会使 一 个 复 杂 的设 计 变 得 容 易
调试 ，缩短 了设 计时间 。
Ｃ Ｌ 器 件 为 载 体 ， 将 应 用 电 子 技 术 、计 算机 技 ＰＤ 术、智能化技术 溶为一体 以实现 Ｉ Ｃ设 计 、 电 子
关键词 ：８ 路彩灯 ；Ｖ Ｄ ；状态机 Ｈ Ｌ 中图分类号 ：Ｔ ３ ２１ Ｕ ５ ．１ 文献标识码 ：Ｂ 文章编号 ：１ ０ － １ ４ ２ １ ） （ －Ｏ ７－０ ９ ０ ３ （ ０ １１ 下） ｌ ６ ３ ０
Ｄ ｉ １ ． ９ ９ Ｊ ｉｓ ．０ ９ １ ４ ２ １ ． （ ） ６ ｏ ： ３ ６ ／ ． ｎ １ ０ －０ ３ ． ０ １ １ 下 ． Ｏ ０ ｓ
态机 要 限 据设 计 的具 体 情 况决 定 ，输 出 只 由当前
生 活 常用 的 电器 ， 电子 彩灯 控 制 电路 的设 计要 求
也越 来越 高 。要 求我 们设 计 的彩灯 花 样 品种 更多 ， 控 制更 加 方 便 ，灵 活 性 高 ，可 靠 性 高 。采 用 传 统 数 字 电路 设 计 的 彩灯 控 制 器 电 路 复 杂、设 计 周 期

状态机进程 定义时钟信号
次态逻辑，temp_low和 temp_high不可能同时为1
输出逻辑
一个LE 共6个
例4.4.2(exp5)：简单的有限状态机的风格C描述（寄存器优化）
2个LE
例4.4.3(exp6)：简单的有限状态机的风格B描述（简洁的描述）
状态机进程 定义时钟 次态逻辑 输出逻辑
Tpd:
例4.4.4(exp7)：简单的有限状态机的风格C描述（简洁 的描述）带同步复位
状态机进程
复位端低电平使能
例4.4.5(exp8)：简单的有限状态机的风格C描述（简洁的描述） 增加了异步复位
进程等效（cool,heat）<=stvar;
例4.4.6(exp9)：同例1增加了异步复位和测试扫描线路（复用 的扫描输入、输出端口） 清零信号 工作方式控制： 正常或扫描：0/1 在扫描模式时为 扫描输入 在扫描模式时为 扫描输出
2) 主控时序进程 是指负责状态机运转和在时钟驱动正负现状态机转 换的进程。状态机随外部时钟信号以同步方式工作， 当时钟的有效跳变到来时，时序进程将代表次态的 信 号 next_state 中 的 内 容 送 入 现 态 信 号 current_state中，而next_state中的内容完全由 其他进程根据实际情况而定，此进程中往往也包括 一些清零或置位的控制信号。 3) 主控组合进程 根据外部输入的控制信号（包括来自外部的和状态机 内容的非主控进程的信号）或（和）当前状态值确定 下一状态next_state的取值内容，以及对外或对内部 其他进程输出控制信号的内容。
例4.2(exp2):典型的Moore型状态机 S1 0001 0 S4 1000 1 1 S2 0010 0 S3 0100

一．设计功能与要求：要求设计一个序列检测器,检测序列为1110010。

序列检测器用于检测一组或由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。

当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的监测中所收到的每一位码都与预置的对应码相同。

在监测过程中，任何一位不相等都将回到初始状态重新开始监测。

二、设计思路在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。

同时，状态机的设计方法也是数字系统中一种常用的设计方法，其输出仅仅是当前状态值的函数，并且在时钟上升沿到来时才发生变化。

本实验要从一串二进制码中检测出一个已预置的7位二进制码（1110010），每增加一位二进制相当于增加一个状态，用7个状态可以实现。

一、原理图说明如上图中所示，S1——S8这八个状态之间按照一定的规则进行转换，下一个状态是S1——S8之中的哪个状态，由当前状态和输入条件（0或1）决定。

三、程序代码--Sequence Detector--Check the sequence 1110010library ieee;use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity check_state1 isport(clk,clr:in std_logic;din:in std_logic;z:out std_logic);end entity;architecture behavior of check_state1 istype state_type is (s1,s2,s3,s4,s5,s6,s7,s8);signal state:state_type:=s1;beginprocess(clk,clr,state,din)beginif clr='1' thenz<='0';state<=s1;elsif clk'event and clk='1' thencase state iswhen s1 => z<='0';if din='1' thenstate<=s2;end if;when s2 => z<='0';if din='1' thenstate<=s3;elsestate<=s1;end if;when s3 => z<='0';if din='1' thenstate<=s4;elsestate<=s1;end if;when s4 => z<='0';if din='0' thenstate<=s5;elsestate<=s4;end if;when s5 => z<='0';if din='0' thenstate<=s6;elsestate<=s2;end if;when s6 => z<='0';if din='1' thenstate<=s7;elsestate<=s1;end if;when s7 => z<='0';if din='0' thenstate<=s8;elsestate<=s3;end if;when s8 => z<='1';if din='0' thenstate<=s1;elsestate<=s2;end if;end case;end if;end process;end;三、执行结果生成状态图仿真结果当输入的连续7位二进制数据的序列位1110010的时候输出Z=1，其他状态时输出是0。

利用EDA工具进
行仿真和验证
状态机一般由三个模块构成：状态寄存器、次态逻辑和输出逻辑。
在使用VHDL描述状态机时，通常从状态机的三个基本模块入手，可分为：
（1）单进程（一段式）
将整个状态机的三个模块合并起来，写到一个进程里面，在该进程中既描述状
态转移，又描述状态的输入和输出。
（2）两进程（二段式）
（2）条件（事件、输入信号）：当条件被满足，会执行状态的迁移。
（3）动作（操作、输出控制信号）：条件满足后执行的动作。
（4）次态（下一个状态）：条件满足后要迁移的新状态。
有限状态机分类
（1）根据状态迁移是否受时钟控制：同步有限状态机 & 异步有限状态机
（2）隐式有限状态机 & 显式有限状态机
（3）根据状态机的信号输出方式：摩尔（Moore）型 & 米勒（Mealy）型
IF rst =‘1’ THEN
Z <= ‘1’ ;
END IF;
current_state <= S1;
WHEN S3 =>
END CASE;
ELSE
Z <= ‘0’ ;
END PROCESS;
current_state <= next_state;
END CASE;
END IF;
END PROCESS;
（4）运行速度块，比CPU高出近两个数量级，在高速运算和控制方面有优势；
（5）可靠性高。如复位时间、与CPU相比，复位时间短很多。
由状态机构成的硬件系统广泛应用在一般CPU无法胜任的领域，如超高速
串行或并行AD、DA的控制，硬件串行通信接口RS232、PS/2、USB的实现