vivado pll 时钟资源 single pin和global bufg 和no buffer怎么选择

VIVADO下IBERT使用指南第一部分生成IBERTIP及运行工程生成配置文件1.选择IP，选择FPGA版本，protocol数量（所有通道用一个速率的话一般只选择1个protocol），速率，参考时钟频率，通道数量和QuadPLL（大于6G 的速率时必须选择）2.选择需要的Quad通道114和115，及参考时钟源，这里选择合用QUAD114的参考时钟3.时钟源选择QUAD_114_CLK0做为整个IP的系统时钟，当然这个需要根据硬件实际情况来选择。

4.生成IP之后在IP的顶层右键点击OpenIPE某ampleDeign，然后会打开一个新的VIVADO界面。

第二部分上板利用IBERT验证GT某管脚5.如果需要在ISE的ChipScope中查看IBERT时，直接点击ISE的ChipScope的Analyzer，然后点击链接->配置FPGA。

如下图所示6.如果是要在VIVADO中查看Ibert，则需要打开HardwareSeion，如下图所示7.点击Openanewhardwaretarget8.Openanewhardwaretarget界面点击Ne某t9.不用更改，点击ne某t10.选择目标FPGA芯片点击ne某t11.无需更改，点击ne某t12.选择配置文件13.选择配置的FPGA，点击右上角createlink14.点击+号将所有通路添加进去15.点击Ne某t16.IBERT界面19.可将光标放在BERT栏上右键，就可以弹出菜单，根据需要添加或减去功能20.将T某Pattern和R某Pattern选为31bit与IP中设置相符21.点击AUTOREFRSSH可以看到各个通道的速率变化。

vivado布线参数
Vivado是Xilinx公司推出的一款集成化的FPGA设计软件，其中包含了布线功能。

在Vivado中，布线参数通常包括了一系列设置和选项，用于控制FPGA的布线过程以达到设计的性能、功耗和面积等要求。

以下是一些常见的Vivado布线参数：
1. 约束文件，约束文件是描述设计约束的文件，其中包括时序约束、布局约束等。

在Vivado中，可以通过约束文件来指定布线的一些参数，如时钟频率、时序要求等。

2. 布线策略，Vivado提供了多种布线策略，如快速布线、综合布线、时序驱动布线等。

不同的布线策略会影响到布线的速度和质量，设计者可以根据实际需求选择合适的布线策略。

3. 布线优化选项，Vivado中还提供了一些布线优化选项，如时序优化、布局优化、功耗优化等。

这些选项可以帮助设计者在布线过程中优化设计的性能和功耗。

4. 布线约束，除了约束文件外，Vivado还提供了一些布线约束选项，如布线分区约束、时序分组约束等。

这些约束可以帮助设
计者更精细地控制布线的过程。

5. 布线报告，Vivado会生成布线报告，其中包括了布线结果、时序分析、资源利用情况等信息。

设计者可以通过布线报告来评估
设计的性能和资源利用情况，从而调整布线参数以达到更好的设计
效果。

总的来说，Vivado的布线参数涵盖了约束文件、布线策略、布
线优化选项、布线约束和布线报告等方面，设计者可以通过合理设
置这些参数来控制和优化FPGA的布线过程，从而达到设计的性能和
功耗要求。

VIVADO 布局PLL
XILINX V7-2000T由4颗V6 -550T的FPGA芯片拼接起来，故其结构比较特殊。

共有4个DIE，每个DIE有6个时钟区域总共24个时钟区域，每个时钟区域CMT，每个CMT包含一个PLL 和一个MMCM。

XILINX V7-2000T 共有32个全局时钟，上面2个DIE的资源公用16个BUFG，下面2个DIE的资源公用16个BUFG。

如果将FPGA分为两半的话，那么上半部分包含
X0Y11,X1Y11,XOY10…X0Y6,X1Y6这12个时钟区域，下半部分则包含剩余的12个时钟区域。

每个BUFG只能在自己所在的半个FPGA中使用。

如图1和图2所示。

图.1 V7-2000T的结构
如果将所有的PLL都使用起来该如何布局
首先是例化24个PLL 的IP，这24个PLL得用分布在2个分布在上下半个FPGA的全局时钟来提供时钟输入。

下面是VERILOG代码：
综合过后的图
图.3 综合过后整体图
图.4 综合过后单独一个PLL模块的局部图PLL使用情况
图.5 资源利用图表
XDC约束文件。

vivado中各个资源模块的意思Vivado是Xilinx公司推出的一款集成设计环境，广泛应用于数字信号处理、数字逻辑设计等领域。

在使用Vivado进行FPGA设计时，了解各个资源模块的含义对于高效利用FPGA内部资源具有重要意义。

本文将详细介绍Vivado中各个资源模块的意思，帮助您更好地进行FPGA设计。

一、逻辑资源模块1.LUT（查找表）：LUT是FPGA中基本的逻辑资源，可以用来实现组合逻辑或时序逻辑。

在Vivado中，LUT可以配置为不同大小的查找表，如6输入LUT、5输入LUT等。

2.FF（触发器）：触发器是实现时序逻辑的基本单元。

在Vivado中，触发器可以配置为D触发器、T触发器等。

3.Carry Chain（进位链）：进位链用于实现算术逻辑单元（ALU）中的加法器、减法器等。

在Vivado中，进位链可以提高运算速度和资源利用率。

二、存储资源模块1.Block RAM（块RAM）：块RAM是FPGA中的存储资源，可用于实现数据存储、缓存等功能。

Vivado支持不同大小的块RAM配置，如18K、36K 等。

2.Distributed RAM（分布式RAM）：分布式RAM是一种较小的存储资源，可用于实现小型缓存、寄存器等功能。

与块RAM相比，分布式RAM的访问速度更快，但容量较小。

三、数字信号处理资源模块1.DSP48（数字信号处理单元）：DSP48是FPGA中用于实现数字信号处理功能的资源。

在Vivado中，DSP48可以配置为乘法器、累加器、滤波器等。

2.FFT（快速傅里叶变换）：FFT是数字信号处理中常用的算法，Vivado提供了FFT IP核，方便用户在FPGA上实现高速的FFT运算。

四、时钟资源模块1.PLL（锁相环）：锁相环是FPGA中的时钟管理资源，用于生成、分频、倍频等时钟信号。

Vivado提供了丰富的PLL IP核，以满足不同设计需求。

2.MMCM（混合模式时钟管理）：MMCM是FPGA中的一种高级时钟管理资源，具有更低的相位噪声和更高的频率稳定性。

关于全局时钟和buffer的概念BUFG，输⼊为固定管脚。

输出为H型全铜全局⾼速⽹络。

这样抖动和到任意触发器的延时差最⼩，这个也就是FPGA做同步设计可以不需要做后仿真的原因。

全局时钟:今天我们从另外⼀个⾓度来看⼀下时钟的概念：时钟是D触发器的重要组成部分。

⼀个有效边沿使得D触发器进⾏⼀次⼯作。

⽽更多的时候，D触发器保持住上次的值。

对于D触发器⽽⾔，可以将输⼊信号和时钟做⽐较。

也许你会问，这么⽐较有何种意义。

⾸先看我们⽐较得出什么东西：翻转率：翻转率的概念⽐较⿇烦。

按照公式吧：R=Dr/Cr x100 %什么概念呢就是D触发器改变⼀次值（可以认为是取⾮）与时钟有效沿个数的⽐值。

举例：你写了⼀个来⼀个时钟有效沿就取⼀次反的电路。

那么他的翻转率就是100%。

翻转率和你的FPGA的功率有很⼤关系~~翻转率越⾼。

FPGA功率越⾼。

引出我们第⼆个话题“第⼆全局时钟资源”⽐如我有⼀个同步使能信号。

连接到了FPGA内部80%的资源（但不是时钟），这个时候，你的信号⾛线到达各个D触发器的延迟差很⼤。

或者翻转率⽐较⼤的时候（>40%）这个时候你就需要⽤到第⼆全局时钟资源，第⼆全局时钟资源的驱动能⼒和时钟抖动延迟等指标仅次于全局时钟信号（后⾯讲为什么）第⼆全局时钟资源其实是通过⽚内的⾼速⾏列总线来实现的。

⽽不像全局时钟总线是⼀条专⽤总线。

第⼆全局时钟总线是通过软件布线得出的，所以硬指标肯定是拼不过全局时钟总线滴~~~特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第⼆时钟资源失败的情况。

vivado差分时钟管脚约束在现代电子系统设计中，时钟约束是至关重要的一部分。

特别是在FPGA设计中，时钟约束对于保证系统的稳定性和性能至关重要。

在Vivado中，差分时钟管脚约束是一个重要的概念，它能够帮助设计人员确保他们的设计中的差分时钟信号能够正确地被FPGA接收和处理。

本文将深入探讨Vivado差分时钟管脚约束的重要性、原理以及如何在实际设计中加以应用。

1. 差分时钟信号的重要性差分时钟信号是现代高速通信和数据处理系统中广泛使用的一种时钟传输方式。

它通过同时传输正负两个相位相反的信号来减少传输中的干扰和噪音，从而提高系统的稳定性和抗干扰能力。

在FPGA设计中，差分时钟信号对于高速数据处理和通信至关重要，因此正确地约束差分时钟信号至关重要。

2. Vivado差分时钟管脚约束的原理Vivado是由Xilinx开发的一款集成化的设计工具，它提供了丰富的时钟约束工具和功能，以帮助设计人员正确地约束他们的设计。

在Vivado中，差分时钟信号的约束通过设置时钟缓冲器的参数来实现。

设计人员可以通过Vivado的约束编辑器或者约束文件来指定差分时钟信号的相关参数，比如时钟频率、时钟占空比等。

3. 差分时钟信号的约束设置在实际的FPGA设计中，设计人员首先需要确定系统中使用的差分时钟信号的相关参数，比如时钟频率、时钟占空比等。

设计人员可以通过Vivado的约束编辑器或者约束文件来设置这些参数。

在设置差分时钟信号的约束时，设计人员需要特别注意时钟的时序关系和时钟缓冲器的延迟等因素，以确保时钟信号能够正确地到达FPGA的时钟网络中并能够被正确地识别和处理。

4. 个人观点和理解我个人认为，在FPGA设计中正确地约束差分时钟信号非常重要，它直接影响着系统的稳定性和性能。

通过合理地设置差分时钟信号的约束，设计人员可以确保系统能够在高速数据处理和通信中保持稳定，并且能够正确地处理时序关系。

Vivado作为一款专业的设计工具，它提供了丰富的时钟约束功能，可以帮助设计人员更加方便地约束差分时钟信号，从而提高设计效率和设计质量。

【vivado】clockingwizard时钟配置
1、结构：MMCM和PLL
mixed-mode clock manager (MMCM)，phase-locked loop (PLL)
这两种primitive架构不同，MMCM实现更复杂⼀些，具有更多的features。

MMCM可以实现Spread Spectrum和差分输出，最多可以出7个clock，PLL最多6个。

倍频分频的⽅式也不同。

2、动态配置：Dynamic Reconfig
允许user通过控制接⼝改变clock
3、配置接⼝：AXI4Lite和DRP
控制接⼝可以是AXI总线的，也可以是⼚家的DRP接⼝。

根据逻辑设计需要选择。

dynamic reconfiguration port (DRP)
4、其他Options
a、Phase Duty Cycle Config
相位和占⽐也可以配置，代价是资源占⽤成倍增加。

b、Write DRP registers
相当于⽤AXI接⼝直接控制DRP的寄存器，主要优点是在接⼝这块可以不使⽤DSP资源。

但是也会缺少⼀些可选配置，同时偏移地址不同。

⽐如AXI-0x200位置对主频的重新配置，在DRP-0x300中就没有。

对clkout的三项配置都⼀样。

reg配置完成了，往使能寄存器中写0x03，让配置⽣效。

我的需求：通过ps动态配置，频率档位越细越好，占⽐可变，但同时也希望资源占⽤尽量少点。

所以选择：DynamicReconfig、AXI4Lite、Phase Duty Cycle Config。

vivado参数定义-回复“vivado参数定义”是指在Xilinx Vivado设计套件中，用来配置和控制FPGA设计流程的一系列参数。

这些参数可以帮助设计工程师在设计过程中灵活地调整设置，以满足特定的设计需求。

本文将逐步回答有关vivado 参数定义的问题，帮助读者更好地理解和应用这些参数。

第一步：什么是Vivado及其作用？Vivado是Xilinx公司的一款综合性的FPGA设计套件，旨在帮助设计工程师在FPGA设计过程中实现高效、高质量的设计。

Vivado提供了一系列的工具、选项和参数，以支持从设计到验证的所有步骤。

第二步：为什么需要配置Vivado参数？在进行FPGA设计时，需要根据项目的具体要求来配置Vivado参数。

这些参数包括延迟、功耗、资源利用率等方面的设置，可以对设计结果产生很大的影响。

合理配置这些参数可以帮助设计工程师优化设计，提高性能，并且确保设计满足规格要求。

第三步：Vivado中常见的参数有哪些？Vivado中有很多可配置的参数，以下是一些常见的参数：1. 目标设备类型：可以选择目标FPGA的具体型号，以便Vivado能够根据该型号的资源和特性进行优化。

2. 约束文件：约束文件用于指定设计的限制条件，如时钟频率、接口协议等。

在这个参数中，可以指定约束文件的路径和文件名。

3. 合成策略：合成的目标是将综合代码转换为逻辑网表。

Vivado提供了多种合成策略，例如面向速度优化、面向面积优化或平衡。

根据设计需求，可以选择不同的合成策略以满足性能或资源利用率的要求。

4. 实现策略：实现的目标是将逻辑网表映射到目标FPGA设备的查找表、寄存器和其他资源上。

Vivado提供了不同的实现策略，例如智能引导实现、区域推导等。

5. 时序约束设置：时序约束用于确保设计在时钟频率、数据传输时序等方面满足要求。

Vivado中可以设置时钟频率、同步类型、时序约束文件等相关参数。

6. 物理优化配置：Vivado还提供了一系列用于优化布局和布线的参数。

vivado管脚分配方式-回复Vivado是Xilinx公司提供的一款全集成化的高级开发环境，用于FPGA （Field Programmable Gate Array）和SoC（System on Chip）的设计、验证和实现。

在进行FPGA设计时，管脚分配是非常重要的一步。

本文将详细讨论Vivado的管脚分配方式，包括基本概念、常用方法和注意事项。

一、引言（150-200字）FPGA设计中的管脚分配是指将逻辑电路中的输入输出信号与FPGA芯片上的物理引脚进行对应的过程。

正确的管脚分配是保证设计能够正确工作的基础。

Vivado提供了多种方法来进行管脚分配，可以根据设计需求和设计人员的经验选择合适的方式。

二、基本概念（200-300字）1. 管脚：管脚是芯片在外部世界与之交互的接口，包括输入输出引脚以及供电、时钟等特殊功能引脚。

2. 约束：管脚约束是一种描述设计元素与硬件资源之间关系的文本规范。

它包括芯片引脚和逻辑设计信号之间的映射以及时序要求等信息。

三、常用方法（700-900字）根据设计的复杂度和需求，Vivado提供了多种管脚分配的方法。

1. 自动分配（200-300字）Vivado提供了自动分配功能，通过分析设计的逻辑连接关系和芯片引脚的约束信息，自动将逻辑信号分配到合适的引脚上。

这种方式适用于简单的设计，能够快速完成管脚分配。

2. 手动分配（200-300字）对于复杂的设计，设计人员可以选择手动分配管脚。

手动分配可以更好地控制信号的布局和引脚的使用，能够满足一些特殊的设计要求。

在Vivado 中，可以通过物理视图和引脚规则编辑器来进行手动分配。

3. 约束文件（200-300字）Vivado使用约束文件来指定管脚分配的规则。

约束文件是一种以文本形式描述的设计约束规范，包括芯片引脚和逻辑信号之间的映射以及时序约束等信息。

设计人员可以在约束文件中指定每个信号的引脚位置和特性要求，并在Vivado中进行综合和实现时引用这些约束文件。

vivado 电平标准-回复关于Vivado电平标准Vivado是赛灵思公司（Xilinx）推出的一款集成电路设计软件，它提供了丰富的工具和资源，帮助工程师们设计、模拟和验证FPGA（现场可编程门阵列）和SoC（系统级芯片）。

在使用Vivado进行FPGA设计的过程中，电平标准起着非常重要的作用，影响着信号传输的稳定性和可靠性。

电平标准衡量着信号的电压范围和跳变速率，以确保在数字系统中信号的正确传输。

Vivado支持多种电平标准，其中最常用的是LVCMOS （低压差分同步固态），LVDS（低压差分信号）和PMOS（调幅/脉冲幅度调制）。

在使用Vivado设计FPGA时，首先要确定所使用的电平标准。

这可以根据具体的设计需求和硬件平台来选择。

选择合适的电平标准可以最大限度地提高信号传输的速度和稳定性，并减少功耗和干扰。

在Vivado中，电平标准的设置主要涉及到两个方面：输入/输出标准和约束。

1. 输入/输出标准（IO Standard）：输入/输出标准定义了FPGA与外部设备之间的电气接口。

在Vivado 中，可以通过设置每个端口的电平标准来定义输入和输出的电平特性。

例如，对于一组输入信号，可以将其电平标准设置为LVCMOS，以确保信号在FPGA和外部电路之间的正常传输。

Vivado支持多种输入/输出标准，如LVCMOS、LVDS、SSTL（同步静态传输电平）等。

每种标准都有相应的电压范围和信号跳变速率。

根据实际需要选择适当的标准来保证信号的正确传输。

在设置IO标准时，还需要指定驱动器的强度，以确保信号的驱动和接收能力。

2. 约束（Constraint）：Vivado中的约束可以用来定义电平标准以及其他时序和布局要求。

引脚约束文件（UCF或XDC文件）用于为每个FPGA引脚分配电平标准。

通过编辑约束文件，可以为每个引脚定义电平标准（IOSTANDARD），并在FPGA编译过程中将其应用于设计。

约束还可以用来定义时钟约束和时序分析。

vivado时序优化方法Vivado时序优化方法Vivado是Xilinx公司推出的一款综合性的FPGA设计工具，在数字电路设计中起到了至关重要的作用。

时序优化是FPGA设计中一个非常重要的环节，它可以提高电路的工作速度和性能，使得电路在特定的时钟频率下正常工作。

本文将介绍几种常见的Vivado时序优化方法，帮助读者更好地理解和应用这些技巧。

一、时序分析时序分析是时序优化的第一步，它可以帮助我们了解电路中存在的时序问题。

Vivado提供了丰富的时序分析工具，如时序约束分析、时序路径分析等。

通过这些工具，我们可以得到电路中存在的时序路径，并找出其中的潜在问题，为后续的优化提供依据。

二、时钟优化时钟是FPGA设计中最重要的信号之一，时钟的频率决定了电路的工作速度。

在时序优化过程中，我们应该优先考虑如何优化时钟的分配和布局。

一种常见的时钟优化方法是使用时钟缓冲器，将时钟信号缓冲到目标信号处，从而减小时钟信号的延迟。

此外，还可以通过时钟缓冲器的分配和布局优化来减小时钟信号的抖动和功耗。

三、布局优化布局优化是时序优化的关键步骤之一，它可以帮助我们减小信号的传输延迟和抖动。

在Vivado中，可以通过合理的布局规划和约束设置来优化电路的布局。

一种常见的布局优化方法是将相关的逻辑元素放置在物理上相邻的位置，从而减小信号的传输延迟。

此外，还可以通过减小信号的驱动强度和增加信号的驱动电流来减小信号的抖动。

四、综合优化综合优化是时序优化的最后一步，它可以帮助我们减小电路的功耗和面积。

在Vivado中，可以通过合理的综合设置和约束设置来优化电路的综合结果。

一种常见的综合优化方法是使用低功耗的逻辑元素替代高功耗的逻辑元素，从而减小电路的功耗。

此外，还可以通过增加逻辑元素的并行度和增加逻辑元素的优先级来减小电路的面积。

五、时序约束时序约束是时序优化的重要手段，它可以帮助我们指导综合工具对电路进行优化。

在Vivado中，可以通过时序约束设置来指定电路的时序要求，如最大延迟、最小延迟等。

vivado参数定义-回复标题：Vivado参数定义：实现卓越FPGA开发的关键引言：在FPGA（现场可编程门阵列）开发中，使用合适的工具和参数对项目进行配置和管理至关重要。

Vivado是Xilinx公司开发的面向FPGA开发的综合工具，通过使用Vivado参数，可以更好地配置和优化FPGA设计。

本文将向读者介绍Vivado参数的定义和使用，帮助他们提高FPGA开发效率并实现卓越的项目。

一、什么是Vivado参数？Vivado参数是一组在Vivado设计流程过程中使用的选项和设置，用于配置和控制FPGA项目的各个方面。

这些参数可以在设计的各个阶段进行调整，以优化性能、资源利用率、功耗和设计复杂度等。

Vivado参数主要包括全局参数、项目参数和IP核参数。

二、全局参数的定义与使用1. 全局参数是适用于整个Vivado设计工程的参数，也称为全局设置。

如工程的编译目标设备、工程的编译方式（综合或实现）等。

设置全局参数可以通过"Tools"菜单中的"Settings"选项进行修改。

2. 全局参数的设置对整个工程具有全局性的影响。

比如，选择适合特定设备的全局参数，可以提高设计的性能和资源利用率。

而选择正确的编译方式，可以加速设计和提高开发效率。

三、项目参数的定义与使用1. 项目参数是适用于特定Vivado设计工程的参数，也称为局部参数。

这些参数可以在特定阶段或特定模块的设计中进行调整和优化，以满足项目的需求。

项目参数可以在相应的设置窗口中进行修改。

2. 项目参数的设置对特定模块的功能和性能具有直接影响。

例如，对于时序约束的设计，可以通过设置相关参数来实现时钟频率的优化和约束的管理。

对于电源管理，可以通过设置参数来控制功耗和能效等。

四、IP核参数的定义与使用1. IP（知识产权）核是Vivado设计中可重复使用的功能模块。

IP核参数是在设计和实例化IP核时设置的参数，用于控制IP核的功能和性能。

vivado时序约束语法
在Vivado中，时序约束的语法主要涉及到主时钟（primary clock）的约束，差分时钟信号输入的约束，以及生成时钟（generated clock）的约束。

1. 主时钟（primary clock）约束：主时钟应首先被定义，因为其他时序约
束往往以主时钟为参照标准。

主时钟的定义往往应定义在输入端口，而不是clock buffer的输出端口。

可以使用create_clock命令来创建主时钟，如create_clock -name<clock_name> -period <period> -waveform
{<rise_time> <fall_time>} [get_ports <input_ports>]。

2. 差分时钟信号输入的约束：对于差分输入的时钟，可以仅在差分对的P
侧用get_ports获取端口，并使用create_clock创建。

3. 生成时钟（generated clock）的约束：对于Vivado自动推导的衍生时钟，比如MMCM/PLL/BUFR的输出时钟，可以由Vivado自动推导，用户无需创建。

但是，对于使用寄存器和组合逻辑搭建的分频器等衍生的时钟，必须有用户使用create_generated_clock来创建。

请注意，具体的语法可能因版本或配置不同而有所差异。

在实际使用中，建议查阅相应版本的Vivado软件文档或用户指南，以获取更详细和准确的信息。

vivado 分频器时序约束在数字电路设计中，分频器是一种常见的电路模块，用于将输入信号的频率降低到较低的频率。

在FPGA设计中，我们可以使用vivado工具来实现分频器的功能。

在进行分频器设计时，我们需要注意时序约束的设置，以确保设计的稳定性和正确性。

时序约束是指对于设计中的时序性能进行限制和规定，以确保电路能够在给定的时钟频率下正常工作。

在vivado中，我们可以通过设置不同的时序约束来控制分频器的时钟频率和延迟。

我们需要定义输入信号的时钟周期，即输入信号的频率。

在vivado 中，我们可以使用"create_clock"命令来定义时钟周期。

例如，如果输入信号的时钟周期为10ns，我们可以使用以下命令进行定义：create_clock -period 10 [get_pins clk]其中，"clk"为输入信号的时钟端口名称。

通过设置时钟周期，vivado可以根据该值进行时序分析和优化。

接下来，我们需要设置分频器的分频比。

分频比可以通过设置时钟分频因子来实现。

在vivado中，我们可以使用时钟分频因子来控制输出时钟的频率。

例如，如果我们想将输入时钟频率分频为原来的一半，我们可以将时钟分频因子设置为2。

可以使用以下命令进行设置：set_property -dict {PACKAGE_PIN H6 IOSTANDARD LVCMOS33} [get_ports clk_div]create_generated_clock -name clk_div -source [get_pins clk] -divide_by 2 [get_pins clk_div]其中，"clk_div"为输出时钟的端口名称。

通过设置时钟分频因子，vivado可以根据该值生成相应的分频器电路。

除了设置分频比，我们还需要设置时序约束来确保分频器的正确工作。

时序约束包括输入时钟的最小周期、输出时钟的最大延迟等。