2018年4月电子电路EDA答案
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红外多路遥控系统单片机红外发射红外接收本文介绍了红外多路遥控系统。
红外多路遥控系统可实现16路的红外开关控制。
以码分制多通道红外遥控为设计的基本思路。
通过键盘及代码生成电路、编码、脉冲调制振荡和红外发射构成红外发射电路。
通过红外接收，解码以及由单片机控制的医码控制电路组成红外接收电路。
1.前言1.1序言随着电子技术的飞速发展，尤其是跨入2000年后，红外技术得到了迅猛发展。
红外遥控已渗透到国民经济的各行各业和人们日常生活的方方面面，在工业自动化、生产控制过程、采集和处理、通信、红外制导、激光武器、电子对抗、环境监测、红外育种安全防范、家用电器控制及日常生活各个方面都得到了广泛的应用。
1.2国内外研究概况目前国内外都在进行红外的研究开发，已取得了相当不错的成绩。
红外技术的研究开发是自动化控制的主要方向。
它的研究针对国民经济的各行各业和人们日常生活的方方面面，在工业自动化、生产控制过程、采集和处理、通信、红外制导、激光武器、电子对抗、环境监测、红外育种安全防范、家用电器控制及日常生活各个方面都在进行红外研究开发和控制。
1.3主要工作概述针对国内外的发展情况，可见红外遥控系统是我国未来智能化发展方向。
本课题要设计的红外多路遥控系统，主要红外发射和红外接收这两部分，本设计依托市面上常见的红外发射和红外接收元器件，使设计具有传输距离一般、硬件简单、安装方便、价格便宜的优点。
本文所介绍的红外多路遥控系统，是采用码分制多通道红外遥控系统装置。
早期的码分制的脉冲指令编码多采用分离元器件及小规模数字集成电路，编码、译码电路弄得很复杂，可靠性也差。
但随着大规模数字集成技术的发展和日趋成熟，各种大规模专用集成编、译码集成器件的层出不穷，使外围元器件很少，电路简单，功能完善。
2.系统总体方案设计2.1方案比较方案一：采用频分制多通道红外遥控发射和接收系统。
频分制的频率编码一般采用频道编码开关，通过改变振荡电路的参数来改变振荡电路的振荡参数和频率。
eda课程设计题目答案
eda课程设计题目答案一、教学目标本课程的教学目标是使学生掌握eda的基本概念、原理和应用方法，培养学生分析问题和解决问题的能力，提高学生的创新意识和实践能力。
具体来说，知识目标包括：了解eda的基本概念、原理和流程；掌握常见的eda工具和软件的使用方法；了解eda在电子设计中的应用领域。
技能目标包括：能够运用eda工具进行基本的电路设计和仿真；能够根据设计需求选择合适的eda工具和软件；能够对设计结果进行分析和评估。
情感态度价值观目标包括：培养学生对eda技术的兴趣和热情；培养学生勇于探索、创新和合作的精神；培养学生关注社会、关注科技发展的意识。
二、教学内容本课程的教学内容主要包括eda的基本概念、原理和应用方法。
具体安排如下：第1章：eda概述，介绍eda的定义、发展历程和应用领域；第2章：eda工具和软件，介绍常见的eda工具和软件的使用方法；第3章：电路设计，介绍电路设计的基本原理和方法；第4章：仿真与验证，介绍仿真与验证的基本原理和方法；第5章：eda应用案例，介绍eda在实际项目中的应用案例。
三、教学方法为了实现本课程的教学目标，我们将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法等。
具体安排如下：第1章：采用讲授法，介绍eda的基本概念和原理；第2章：采用讨论法，引导学生探讨eda工具和软件的使用方法；第3章：采用案例分析法，分析实际电路设计案例；第4章：采用实验法，让学生动手进行电路设计和仿真；第5章：采用讲授法和讨论法，总结本课程的主要内容和知识点。
四、教学资源为了支持本课程的教学内容和教学方法的实施，我们将准备以下教学资源：教材：《eda技术与应用》；参考书：《电子设计自动化原理与应用》；多媒体资料：教学PPT、视频教程等；实验设备：计算机、eda工具软件、电路实验板等。
以上教学资源将有助于丰富学生的学习体验，提高学生的学习效果。
五、教学评估本课程的教学评估将采用多元化的评估方式，以全面、客观、公正地评价学生的学习成果。
全国4月高等教育自学考试电子技术基础(一)试题及答案解析历年试卷及答案解析
全国2018年4月高等教育自学考试电子技术基础(一)试题课程代码：02234一、单项选择题(本大题共15小题，第1—10小题，每小题1分，第11—15小题，每小题2分，共20分)在每小题列出的四个选项中只有一个选项是符合题目要求的，请将正确选项前的字母填在题后的括号内。
1.当P—N结承受反向电压时，其内部电流关系为( )A.扩散电流大于漂移电流B.扩散电流等于漂移电流C.扩散电流小于漂移电流D.无法确定2.半导体三极管的特点是( )A.输入电流控制输出电流B.输入电压控制输出电压C.输入电流控制输出电压D.输入电压控制输出电流3.图示电路，R F引入了( )A.串联电流负反馈B.串联电压负反馈C.并联电压负反馈D.正反馈4.共模抑制比K CMRR是( )A.差模输入信号与共模输入信号之比B.输入量中差模成份与共模成份之比C.差模放大倍数与共模放大倍数(绝对值)之比D.交流放大倍数与直流放大倍数(绝对值)之比5.与八进制数(537)８相等的十六进制数是( )A.(17C)16B.(16B)16C.(17B)16D.(16C)166.四变量逻辑函数F(ABCD)的最小项m8为( )A.ABC DB.A BC DC.A B CDD.ABCD7.电路如图所示，设灯F亮为逻辑1，灭为逻辑0，开关A、B的逻辑状态如图中所示，则灯Ｆ与开关A、B的逻辑关系为( )A.F=A+BB.F=A B+A BC.F+ABD.D=AB+AB8.图示电路，当EN=1时，F的状态为( )A.F=0B.F=1C.F=AD.F=A9.基本RS触发器，当R D，S D都接高电平时，该触发器具有( )A.置“1”功能B.保持功能C.不定功能D.置“0”功能10.图示逻辑符号代表( )A.或非门电路B.与或非门电路C.集电极开路与非门电路(OC门)D.异或门电路11.NPN型三极管工作于饱和状态时，三个电极的电位关系为( )A.U B>ＵC,U B>U EB.U E>U C,U C>U BC.U C>U B>U ED.U E>U B>U C12.图示电路，若β=100,UＢE=0.7伏，则静态基极电流I BQ等于( )A.6μAB.8μAC.9.5μAD.10.5μA13.图示OCL功率放大电路，在输入u i为正弦电压时，互补管T2、T3的工作方式为( )A.甲类B.乙类C.始终截止D.甲乙类14.图示LC振荡电路，为了满足振荡的相位条件，应将( )A.1与4连接，2与5连接B.1与5连接，2与4连接C.2与3连接，4与5连接D.1与3连接，2与4连接15.图示电路，变压器副边电压u2=2U2sinωt V,该电路的输出特性(外特性)，应是图中( )A.①B.②C.③D.④二、多项选择题(本大题共5小题，每小题2分，共10分)在每小题列出的五个选项中有二至五个选项是符合题目要求的，请将正确选项前的字母填在题后的括号内。
EDA部分习题答案.ppt
5. 什么叫综合，一般综合应包含哪些过程？ 答：综合是指将HDL语言、原理图等设计输入翻
译成基本逻辑单元组成的互联的网表文件或程序。 综合的过程包括路径和资源优化。
第2章
2. 答：一个相对完整的VHDL程序通常包含实体
(Entity)、结构体(Architecture)、配置 (Configuration)、程序包(Package)和库(Library)5 个部分。
变量的赋值是一种理想化的数据传输，是立即发 生，不存在任何延时的行为。
（3）信号是描述硬件系统的基本数据对象，它类 似于连接线。信号可以作为设计实体中并行语句模 块间的信息交流通道。 信号的定义格式如下：
SIGNAL 信号名： 数据类型﹕=初始值；
信号的使用和定义范围是实体、结构体和程序包。
在进程和子程序中不允许定义信号。
3. 答：VHDL主要由常数、变量和信号三种数据对象。
（1）常量是一个恒定不变的值，一旦作了数据类 型的赋值定义后，在程序中不能再改变，具有全局 意义。
常量的定义形式如下： CONSTANT 常量名：数据类型﹕=表达式；
（2）变量是一个局部量，只能在进程和子程序中 使用。
变量不能将信息带出对它作出定义的当前设计单 元。
（1）程序包存放各个设计模块共享的数据类型、常数 和子程序等；库是专门存放预编译程序包的地方。
（2）实体用于描述所设计的系统的外部接口信号，是可 视部分； （3）结构体用于描述系统内部的结构和行为，建立输入 和输出之间的关系，是不可视部分。
（4）配置说明语句主要用于以层次化的方式对特定的设 计实体进行元件例化，或是为实体选定某个特定的结构体。
5. BUFFER：输出，输出的信号可以引回内部
再使用。 INOUT：双向，端口既可以读也可以写。
EDA完整版答案
1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A. 文件名和实体可以不同名B. 文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置8. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中9. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别10. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别11. 关于VHDL数据类型，正确的是 B 。
A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关12. 下面数据中属于实数的是 B 。
A. 4.2B. 3C. …1‟D. “11011”13. 下面数据中属于位矢量的是 D 。
A. 4.2B. 3C. …1‟D. “11011”14. 关于VHDL数据类型，正确的是 B 。
A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据D. 前面三个答案都是错误的15. 可以不必声明而直接引用的数据类型是 C 。
EDA试卷参考答案
一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。
P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。
P274A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。
P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。
P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现__A__。
EDA课后习题答案
1-2 与软件描述语言相比，Verilog有什么特点？ 答：Verilog语言的特点： （1）按照设计目的，Verilog程序可以划分为面向仿真和面向综合两类，而 可综合的Verilog程序能分别面向FPGA和ASIC开发两个领域。 （2）能在多个层次上对所设计的系统加以描述，从开关级、门级、寄存器 传输级（RTL）至行为级都可以加以描述。 （3）灵活多样的电路描述风格。
注意:关键字都是小写的。如reg是关键字，但REG不属于关键字，所以可用作普
通标识符。
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12
2-4 定义以下的变量和常数[7:0] Q1;) (2) 定义一个名字为asg的整数。 ( integen asg; ) (3) 定义参数s1=3’b010，s2=3’b110，s3=3’b011。
形成结构，即用SRAM来构成逻辑函数发生器。一个N输入LUT可以实现N个
输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。
LE是Cyclone III FPGA器件的最基本的可编程单元，LE主要由一个4输入的
查找表LUT、进位链逻辑、寄存器链逻辑和一个可编程的寄存器构成。
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7
1-9 为什么说用逻辑门作为衡量逻辑资源大小的最小单元不准确。 答：专业习惯是将OLMC及左侧的可编程与阵列合称一个逻辑宏单元，即标 志PLD器件逻辑资源的最小单元，由此可以认为GAL16V8器件的逻辑资源是 8个逻辑宏单元，而目前最大的FPGA的逻辑资源达数十万个逻辑宏单元。也 有将逻辑门的数量作为衡量逻辑器件资源的最小单元，如某CPLD的资源约 2000门等，但此类划分方法误差较大。
2-5 设“reg[3:0]A; reg[7:0]B; reg[15:0]C;”, (1) 执行赋值语句A<=8B’11011010后，A实际获得赋值是多少？(1010) (2) 执行赋值语句A<=8H’3456后，A实际获得赋值是多少？ (6、0110) (3) 执行赋值语句C<=9和C<=-9，C分别获得赋值是什么？什么类型？
注意:关键字都是小写的。如reg是关键字，但REG不属于关键字，所以可用作普
通标识符。
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12
2-4 定义以下的变量和常数[7:0] Q1;) (2) 定义一个名字为asg的整数。 ( integen asg; ) (3) 定义参数s1=3’b010，s2=3’b110，s3=3’b011。
形成结构，即用SRAM来构成逻辑函数发生器。一个N输入LUT可以实现N个
输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。
LE是Cyclone III FPGA器件的最基本的可编程单元，LE主要由一个4输入的
查找表LUT、进位链逻辑、寄存器链逻辑和一个可编程的寄存器构成。
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7
1-9 为什么说用逻辑门作为衡量逻辑资源大小的最小单元不准确。 答：专业习惯是将OLMC及左侧的可编程与阵列合称一个逻辑宏单元，即标 志PLD器件逻辑资源的最小单元，由此可以认为GAL16V8器件的逻辑资源是 8个逻辑宏单元，而目前最大的FPGA的逻辑资源达数十万个逻辑宏单元。也 有将逻辑门的数量作为衡量逻辑器件资源的最小单元，如某CPLD的资源约 2000门等，但此类划分方法误差较大。
2-5 设“reg[3:0]A; reg[7:0]B; reg[15:0]C;”, (1) 执行赋值语句A<=8B’11011010后，A实际获得赋值是多少？(1010) (2) 执行赋值语句A<=8H’3456后，A实际获得赋值是多少？ (6、0110) (3) 执行赋值语句C<=9和C<=-9，C分别获得赋值是什么？什么类型？
EDA考试题目+答案
简答：1.VHDL中变量与信号的主要区别一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。
从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。
（1）如：信号可以设置传输延迟量，而变量则不能；（2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。
（3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。
2.ASIC、FPGA、EDA、ISP的含义ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商3.常用的库的名称（IEEE STD WORK VITAL）5.进程语句的特点（1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。
（2）进程内部的顺序语句具有顺序与并行双重性。
顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。
进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。
这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。
VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。
（3）进程有启动与挂起两种状态。
（4）进程与进程，或其它并行语句之间通过信号交流。
（5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。
推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。
6.实体定义时端口方向OUT与BUFFER有何不同?OUT：输出端口。
定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。
EDA考试复习试题答案
《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA课后习题.
1-10 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其 在整个流程中的作用。 答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有： （1）设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图 输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）； （2）HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设 计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字 电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）； （3）仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验 证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和 布线）； （4）下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件 设计）。
而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。编程信息是保载
入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称
为配置。对于SRAM型FPGA来说，配置次数无限，且速度快；在加电 时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT( s : IN STD_LOGIC_VECTOR(1 DOWNTO 0); a , b , c , d : IN STD_LOGIC; y : OUT STD_LOGIC); END MUX41; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN CASE s IS WHEN “00” => y<=a; WHEN “01” => y<=b; WHEN “10” => y<=c; WHEN “11” => y<=d; WHEN OTHERS => NULL; END CASE; END PROCESS; END ART;
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、单项选择题
1.B
2.D
3.C
4.D
5.A
6.C
7.A
8.B
9.C10.D
11.A12.A13.B14.D15.B
、名词解释题
16. 电子设计自动化(Electronics Design Automation )
17. 硬件描述语言(Hardware Description Language )
18. 知识产权核(intellectual property core )
三、判断改错题
19. 对。
20. 对。
21. 错。
交换“硬IP Core”和“软IP Core”的位置
22. 错。
将“功能仿真”改为“时序仿真”
四、简答题
23. 传统的设计方法都是自底向上的，即首先确定可用的元器件，然后根据这些器件进行逻辑设计，完成各模块后进行连接，并形成系统，最后经调试、测量看整个系统是否达到规定
的性能指标。
这种设计方法常常受到设计者的经验及市场器件情况等因素的限制，且没有明显的规律
可循。
另外，系统测试在系统硬件完成后进行，如果发现系统设计需要修改，则需要重新制作电路板，重新购买器件，重新调试与修改设计。
整个修改过程需要花费大量的时间与经费。
再者，传统的电路设计方式是原理图设计方式，而原理图设计的电路对于复杂系统的设计、阅读、交流、修改、更新和保存都十分困难，不利于复杂系统的任务分解与综合。
基于EDA技术的所谓“自顶向下”的设计方法主要采用并行工程和“自顶向下”的设计方法，使开发者从一开始就要考虑到产品生成周期的诸多方面，包括质量、成本、开发时
间及用户的需求等。
该设计方法首先从系统设计入手，在顶层进行功能划分和结构设计，由于采用高级语言描述，因此能在系统级采用仿真手段验证设计的正确性，然后再逐级设计底层的结构，用VHDL、Verilog HDL 等硬件描述语言对高层次的系统行为进行电路描述，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。
“自顶向下”设计方法的特点表现在以下几个方面：
(1) 基于可编程逻辑器件PLD和EDA开发工具支撑。
(2) 采用系统级、电路级和门级的逐级仿真技术，以便及早发现问题，进而修改设计方
案。
(3) 现代的电子应用系统正向模块化发展，或者说向软、硬核组合的方向发展。
对于以往成功的设计成果稍作修改、组合就能投入再利用，从而产生全新的或派生的设计模块。
(4) 由于采用的是结构化开发手段，所以可实现多人多任务的并行工作方式，使复杂系统的设计规模和效率大幅度提高。
(5) 在选择器件的类型、规模、硬件结构等方面具有更大的自由度。
24. 随着集成度的不断提高，IC行业的产品更新换代的周期越来越短，使用IP Core能更快地完成大规模电路的设计；利用IP Core可使设计师不必了解设计芯片所需要的所有技术，
从而降低了芯片设计的技术难度；调用IP Core能避免重复劳动，大大减轻了工程师的负担；
复制IP Core是不需要花费任何代价的。
因此，使用IP Core称为目前现代数字系统设计的发展趋势。
25. 在整个设计流程中仿真的地位十分重要，行为模型的表达、电子系统的建模、逻辑电路
的验证及门级系统的测试等，都离不开仿真。
完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说明设计功能的正确性，因为在芯片内部存在着传输延时，工作时并不一定严格按照程序运行。
此外，在高频的情况下，对时钟的建立时间和保持时间等都有严格的要求，所以实际运行的结果与程序往往不相符或毛刺过多，只有通过仿真才能了解
程序在芯片内部的工作情况，然后根据情况和需要进行修改和优化，以便于在成品前发现问题，进而解决问题，完善设计。
所以，在现代数字系统设计中需要进行系统仿真。
26. CPLD中的逻辑单元采用PAL结构，由于这样的单元功能强大，一般的逻辑在单元内均可
实现，故互连关系简单，一般通过集总总线即可实现，与FPGA同样集成规模的芯片相比内
部触发器的数量较少。
逻辑单元功能强大的CPLD还具有很宽的输入结构，适用于实现高级
的有限状态机，如控制器等，这种系统逻辑复杂，输入变量多，但对触发器的需求量相对较少。
FPGA逻辑单元采用查找表结构，每单元只有一个或两个触发器，这样的工艺结构占用芯片面积小、速度高，每块芯片上能集成的单元数多，但逻辑单元的功能较弱。
要实现一个较复杂的逻辑功
能，需要几个这样的单元组合才能完成。
小单元的FPGA较适合数据型系统，这种系统所需的触发器数量多，但逻辑相对简单。
五、程序分析题
27.
(1)① data」n1 ② data_temp
(2)① 2' bOO ②2'b01
28.
① reg ② always
六、编程题
29.
module BCD_Dec7(data_ in, data_out);
output[6:0] data_out;
in put[3:0] data_i n;
reg[6:0] data_out;
always @(data_ in)
begin
case(data_ in)
4'b0000: q=7'b0111111;
4'b0001: q=7'b0000110;
41)0010: q=7'b1011011;
4b'0011: q=7'b1001111;
4b'0100: q=7'b1100110;
4b'0101: q=7'b1101101;
4b'0110: q=7'b1111101;
4b'0111: q=7'b0000111;
4b'1000: q=7'b1111111;
4b'1001: q=7'b1101111;
default: q=8'b0111111;
endcase
end
endmodule
30.
module FSM(clk,din,reset,out);
input clk,din,reset;
output out;
reg[1:0] state,next_state;
parameter idle=2b '00,s1=2b'01,s2=2b'10; always @(posedge clk) // 状态更新
begin
if(reset)
state=idle;
else
state=next_state;
begin
// 根据当前状态和输入，计算下一个状态和输出always @(state or din) begin
case(state)
idle:begin
if(din)
begin
next_state=s1;
out=0;
end
else
begin
next_state=idle;
out=0;
end
end
s1:begin
if(din)
begin
next_state=s1;
out=0;
end
else
begin
next_state=s2; out=0;
end end
s2:begin
if(din)
begin
next_state=s1;
out=0;
end
else
begin
next_state=idle;
out=1;
end
end
default:begin
next_state=idle;
out=0;
end
endcase
end
endmodule
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