序列信号检测器
- 格式：doc
- 大小：303.50 KB
- 文档页数：9
下载文档原格式
合集下载
通信原理精品课-第七章m序列(伪随机序列)
04
m序列在扩频通信中的应用
扩频通信的基本原理和特点
扩频通信的基本原理
扩频通信是一种利用信息信号对一个很宽频带的载波进行调制，以扩展信号频谱 的技术。通过扩频，信号的频谱被扩展，从而提高了信号的抗干扰能力和隐蔽性 。
扩频通信的特点
扩频通信具有抗干扰能力强、抗多径干扰能力强、抗截获能力强、可实现码分多 址等优点。同时，扩频通信也存在一些缺点，如信号的隐蔽性和保密性可能受到 影响，信号的带宽较宽，对信道的要求较高。
在无线通信中，由于信号传播路径的不同，接收端可能接收到多个不同路径的信号，形成多径干 扰。
抗多径干扰
m序列具有良好的自相关和互相关特性，可以用于抗多径干扰。通过在发射端加入m序列，可以 在接收端利用相关器检测出原始信号，抑制多径干扰的影响。
扩频通信
m序列可以用于扩频通信中，将信息信号扩展到更宽的频带中，提高信号的抗干扰能力和隐蔽性 。
离散性
m序列是一种周期性信号，其 功率谱具有离散性，即只在某 些特定的频率分量上有能量分 布。
带宽有限
m序列的功率谱具有有限的带 宽，其带宽与序列的长度和多 项式的系数有关。
旁瓣抑制
m序列的功率谱具有较好的旁 瓣抑制特性，即除了主瓣外的 其他频率分量的能量较小。
m序列在多径干扰抑制中的应用
多径干扰
抗截获能力
m序列扩频通信系统具有较强 的抗截获能力。由于信号的频 谱被扩展，敌方难以检测和识 别信号，从而提高了通信的保 密性。
码分多址能力
m序列扩频通信系统具有较强 的码分多址能力。不同的用户 可以使用不同的扩频码进行通 信，从而实现多用户共享同一 通信信道。
05
m序列的未来发展与研究方向
m序列与其他通信技术的融合应用
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
EDA技术基础实验报告
《EDA技术基础》实验报告学院：信息科学技术学院专业：电子信息工程指导教师：龙翔完成日期：2013年12月目录实验一MAX-plusll 及开发系统使用 (3)实验二高速四位乘法器设计 (6)实验三秒表的设计 (9)实验四序列检测器的设计 (13)实验五数字频率计的设计 (18)六实验总结 (20)实验一一：实验名称：MAX-plusll 及开发系统使用二：实验内容1.利用MAX-plusII中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件。
2.建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真，并将其设置成为一个元件。
3.再建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真。
4.选择器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”，并根据下载板上的标识对管脚进行配置。
然后下载，进行硬件测试，检验结果是否正确。
三．实验程序1）.半加器图2)全加器图3)四位全加器四：仿真图1）.半加器仿真图2）.全加器仿真图3）.四位全加器仿真图实验二一：实验名称高速四位乘法器设计二: 实验内容1.利用MAX-plusⅡ中的图形编辑器设计1-4的二进制乘法器，进行编译、仿真，并将其设置成为一元件，命名为and14。
2.建立一个更高得原理图设计层次，利用前面生成的1-4的二进制乘法器和调用库中的74283元件设计一高速4位乘法器。
三:实验程序1.2.四：仿真图实验三一：实验名称秒表的设计二：实验内容（一）、实验步骤1、采用自顶向下的设计方法，首先将系统分块；2、设计元件，即逻辑块；3、一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。
（二）、实验程序设计原理实验程序如三所示，其中输入信号分别为使能信号ENA、清零信号CLR、时钟信号CLK，输出信号有秒针信号CA和分针信号CB。
巴克码发生器设计
摘要本课程设计主要是利用QUARTERSⅡ设计一个8位巴克码代码发生器，当识别到一组代码时，输出一个高电平脉冲。
巴克码主要用于通信系统中的帧同步，其特点是具有尖锐的自相关函数，便于与随机的数字信息相区别，易于识别，出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组，它是一种非周期序列。
关键词：QUARTERSⅡ，巴克码，信号发生器，序列1绪论在通信系统中，同步技术起着相当重要的作用。
通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。
通信系统中的同步可分为载波同步、位同步、帧同步等几大类。
当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同频同相的相干载波，获得此相干载波的过程称为载波提取，或称为载波同步。
而在数字通信中，消息是一串连续的信号码元序列，解调时常须知道每个码元的起止时刻。
因此，就要求接收端必须能产生一个用作定时的脉冲序列，以便与接收的每一个码元的起止时刻一一对齐。
在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。
数字通信中的消息数字流总是用若干码元组成一个“字”，又用若干“字”组成一“句”。
因此，在接收这些数字流时，同样也必须知道这些“字”、“句”的起止时刻，在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列，统称为群同步或帧同步。
当通信是在两点之间进行时，完成了载波同步、位同步和帧同步之后，接收端不仅获得了相干载波，而且通信双方的时标关系也解决了，这时，接收端就能以较低的错误概率恢复出数字信息。
在数字通信系统中，实现帧同步的方法通常有两种：起止式同步法和集中式插入同步法。
起止式同步比较简单，一般是在数据码元的开始和结束位置加入特定的起始和停止脉冲来表示数据帧的开始和结束。
另外在计算机RS232串口通信中通常也使用类似方法。
而在集中式插入同步法中，要求插入的同步码在接收端进行同步识别时出现伪同步的概率尽可能小，并且要求该码组具有尖锐的自相关函数以便于识别。
数字逻辑试卷(XXXX大学)
………密………封………线………以………内………答………题………无………效……XXXX 大学XXXX 年至XXXX 学年第X 期期末考试数字逻辑 课程考试题 A 卷 （ 120 分钟） 考试形式： 闭卷 考试日期 2006年1月 日课程成绩构成：平时 分， 期中 分， 实验 分， 期末 分一、单项选择题，下列每题的四个选项中有一个正确的，请把正确选项的编号填入括号内（每小题3分，共15分）1、A+B+C+A= ( )(1) B+C (2) 1 (3) 0 (4) A 2、某符号二进制数原码为11010,其补码为( )。
(1) 01010 (2) 11010 (3) 10101 (4) 10110 3、F （A,B,C,D)=AB+CD,它包含的最小项个数是( ) (1) 2个 (2) 4个 (3) 7个 (4) 8个 4、下列编码是有效余三码的是( )。
(1) 1111 (2) 0000 (3) 1010 (4) 00105、F(A,B,C,D)=AB+CD ，变量A,B,C 哪个取值组合能使F=1。
( ) (1) 0000 (2) 0011 (3) 0101 (4) 1010二、填空题（每小题3分，共15分）1、M GH D C B A F+++=])[(的对偶式是( )。
2、逻辑代数的基本运算有 、 、 三种。
3、（1001 1000）8421BCD =( )164、有一个27种状态的编码，至少要用（ ）个触发器来表示。
5、JK 触发器的特性方程为Q n+1= , D 触发器的特性方程为Q n+1= ，T 触发器的特性方程为Q n+1= 。
………密………封………线………以………内………答………题………无………效……三、判断题，请在下面正确描述的前面打√，在错误描述前面打×（每小题3分，15分）（ ）1、逻辑代数中常量1大于常量0 。
（ ）2、F(A,B,C)=∑m （0,1,2,3,4,5,6,7）=1 。
三位二进制加法计数器(精)
成绩评定表学生姓名班级学号专业自动化课程设计题目数字电子课程设计评语组长签字：成绩日期20 年月日课程设计任务书学院信息科学与工程学院专业自动化学生姓名班级学号课程设计题目 1.三位二进制加法计数器（无效态：001，110）2.序列信号发生器的设计（发生序列100101）3.100进制加法计数器设计实践教学要求与任务:数字电子部分1)采用multisim 仿真软件建立电路模型；2)对电路进行理论分析、计算；3)在multisim环境下分析仿真结果，给出仿真波形图。
工作计划与进度安排:第1天：1. 布置课程设计题目及任务。
2. 查找文献、资料，确立设计方案。
第2-3天：1. 安装multisim软件，熟悉multisim软件仿真环境。
2. 在multisim环境下建立电路模型，学会建立元件库。
第4天：1. 对设计电路进行理论分析、计算。
2. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。
第5天：1. 课程设计结果验收。
2. 针对课程设计题目进行答辩。
3. 完成课程设计报告。
指导教师：201 年月日专业负责人：201 年月日学院教学副院长：201 年月日目录1 课程设计的目的与作用11.1设计目的及设计思想11.2设计的作用11.3 设计的任务12 所用multisim软件环境介绍13 三位二进制同步加法计数器设计33.1 基本原理33.2 设计过程34序列信号发生器的设计..64.1 基本原理64.2 设计过程66 100进制加法器计数器76.1 基本原理76.2 设计过程75 仿真结果分析85.1 三位二进制同步加法计数器仿真85.2 序列信号发生器（发生序列100101）的仿真116 设计总结和体会147 参考文献141 课程设计的目的与作用1.1设计目的及设计思想根据设计要求设计三位二进制加法计数器和序列信号发生器，加强对数字电子技术的理解,进一步巩固课堂上学到的理论知识。
时序逻辑电路特点
时序逻辑电路特点什么是时序逻辑电路？时序逻辑电路是数字电路中的一种重要类型，它是通过将逻辑门与时钟信号结合起来，实现对输入信号状态的记忆和控制。
时序逻辑电路能够对输入信号进行存储、延迟和触发，通过时钟信号的作用，在特定的时间进行功能运算和状态转换。
时序逻辑电路的基本单元时序逻辑电路的基本单元是触发器（Flip-Flop）。
触发器是一种具有两个稳定状态（0和1）的存储设备，可以将输入信号的状态在时钟信号的控制下保持不变，直到下一次时钟信号的到来。
常见的触发器有RS触发器、D触发器、JK触发器和T触发器等。
时序逻辑电路的特点1.存储能力：时序逻辑电路能够存储上一时钟周期内的输入信号状态，在下一时钟周期进行处理。
通过触发器的稳定状态保持，可以实现各种功能的状态记忆和控制。
2.时序性：时序逻辑电路在不同的时间阶段对输入信号进行处理和响应，它可以根据时钟信号的控制，在特定的时间点进行状态转换、数据传输和计算操作。
3.同步性：时序逻辑电路的操作是由外部时钟信号驱动的，同步性很强。
所有触发器的时钟输入端连接在一起，通过时钟信号的上升或下降沿，触发器的状态同时发生变化，实现电路中各部分的同步动作。
4.可插拔性：时序逻辑电路的设计灵活，可以根据具体要求进行组合和连接。
各种触发器可以根据需要的功能进行选择和应用，同时也可以通过级联和并联的方式构建复杂的时序逻辑电路。
5.实现复杂功能：时序逻辑电路可以通过组合和连接基本的触发器，实现各种复杂的功能和算法。
例如，时序逻辑电路可以用于实现计数器、移位寄存器、状态机、序列检测器等。
6.时延存在：由于时序逻辑电路中的触发器在时钟的作用下才会发生状态改变，所以在信号传输和处理过程中会引入一定的时延。
时序逻辑电路的时延是由信号传播延迟、触发器响应时间等因素决定的。
时序逻辑电路的应用时序逻辑电路广泛应用于各种数字系统和电子设备中，其特点使得它适合处理与时间相关的问题。
以下是一些常见的应用场景：1.计数器：时序逻辑电路可用于实现各种计数器，如二进制计数器、BCD计数器等。
EDA实验报告
海南师范大学物理与电子工程学院实验报告( ---- 学年第一学期)课程名称：专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：六、实验心得实验二七人表决器的设计3、引脚匹配实验三 显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码a b cdefg四、实验内容1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：2、波形仿真图：4、 引脚锁定：六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！实验四 四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
毕业设计报告（密码锁）
目 录1. 1. 现代电路系统设计方法和实现手段现代电路系统设计方法和实现手段现代电路系统设计方法和实现手段------------------------------------1 ------------------------------------11.1 1.1 现代电路系统的设计方法现代电路系统的设计方法现代电路系统的设计方法---------------------------------------1 ---------------------------------------11.2 1.2 现代电路系统的实现手段现代电路系统的实现手段现代电路系统的实现手段---------------------------------------2 ---------------------------------------21.3 1.3 电子密码锁装置发展现状及趋势电子密码锁装置发展现状及趋势电子密码锁装置发展现状及趋势---------------------------------3 ---------------------------------32. 2. 在系统可编程技术简介在系统可编程技术简介在系统可编程技术简介 ---------------------------------------------4 ---------------------------------------------42.1 2.1 概述概述概述---------------------------------------------------------4 ---------------------------------------------------------42.2 ISP 设计方法及设计流程设计方法及设计流程 ---------------------------------------4 ---------------------------------------42.3 2.3 器件介绍器件介绍器件介绍----------------------------------------------------6 ----------------------------------------------------62.4开发软件开发软件-----------------------------------------------------11 -----------------------------------------------------112.5 VHDL 语言介绍语言介绍------------------------------------------------14 ------------------------------------------------143. 3. 基于基于CPLD/FPGA 器件的电子密码锁设计器件的电子密码锁设计--------------------------------19 --------------------------------193.1 3.1 以门电路为核心的电子密码锁设计以门电路为核心的电子密码锁设计以门电路为核心的电子密码锁设计------------------------------19 ------------------------------193.2 3.2 以比较器为核心的电子密码锁设计以比较器为核心的电子密码锁设计以比较器为核心的电子密码锁设计-----------------------------20 -----------------------------203.3 3.3 序列信号检测器式电子密码锁设计序列信号检测器式电子密码锁设计序列信号检测器式电子密码锁设计-----------------------------21 -----------------------------214. 4. 以以CD4017为核心的电子密码锁设计为核心的电子密码锁设计-----------------------------------23 -----------------------------------234.1 4.1 电路方案设计一电路方案设计一电路方案设计一--------------------------------------------24 --------------------------------------------244.2 4.2 电路方案设计二电路方案设计二电路方案设计二--------------------------------------------26 --------------------------------------------264.3 4.3 电路方案设计三电路方案设计三电路方案设计三--------------------------------------------27 --------------------------------------------275. 5. 电路系统图设计电路系统图设计电路系统图设计---------------------------------------------------27---------------------------------------------------276. 6. 安装与焊接技术工艺安装与焊接技术工艺安装与焊接技术工艺-----------------------------------------------29 -----------------------------------------------296.1 6.1 安装技术安装技术安装技术-------------------------------------------------29 -------------------------------------------------296.2 6.2 焊接技术焊接技术焊接技术-------------------------------------------------31 -------------------------------------------------317. 7. 设计过程中存在的问题及解决方法设计过程中存在的问题及解决方法设计过程中存在的问题及解决方法-----------------------------------33 -----------------------------------337.1程序编译中遇到的问题程序编译中遇到的问题---------------------------------------33 ---------------------------------------337.2电路系统安装调试遇到的问题电路系统安装调试遇到的问题---------------------------------33 ---------------------------------338. 8. 设计过程及结果情况设计过程及结果情况设计过程及结果情况----------------------------------------------33 ----------------------------------------------339. 9. 设计心得体会设计心得体会设计心得体会----------------------------------------------------34 ----------------------------------------------------3410.致 谢-----------------------------------------------------------3511．参考文献---------------------------------------------------------3612．附 录-----------------------------------------------------------361、现代电路系统设计方法和实现手段1.1 1.1 现代电路系统设计方法现代电路系统设计方法目前，EDA 技术的发展使得设计师有可能实现真正的自顶向下技术的发展使得设计师有可能实现真正的自顶向下（（TOP TOP——DOWN ）的设计。
Multisim电路系统设计与仿真第七章
Qn1 J Qn K Qn
表7.3 JK触发器的特征表
J
K
Qn
Qn+1
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
功能 Qn+1=Qn
保持 Qn+1=0
置0 Qn+1=1
置1 Qn+1 翻转
7.1 110序列检测器电路分析
确定激励和输出方程组 用JK触发器设计时序电路时，电路的激励方程需要间接导出。与设计要求和状态转换结
7.2 RAM存储器电路分析
图7-9 RAM写入状态仿真
7.2 RAM存储器电路分析
在地址0001H存入数据22。
图7-10 写操作的电路状态（一）
7.2 RAM存储器电路分析
在地址0010H中存入数据50。
图7-11 写操作的电路状态（二）
7.2 RAM存储器电路分析
在地址0100H中存入数据72。
Multisim电路系统设计与仿真教程课件
第七章 数字电路设计实例
CONTENTS
1 110序列检测器电路分析
2 RAM存储器电路分析
3 竞赛抢答器电路分析——数 字单周期脉冲信号源与数字 分析
4 A-D、D-A转换 5 数控直流稳压电源电路
内容提要
本章结合数字电路中的典型实例进一步介绍Multisim，从 实例的设计目的、设计任务、设计思路、设计过程到最后的系 统仿真，详细的介绍了Multisim对于数字电路的仿真分析。
表7.3 JK触发器的特征表
J
K
Qn
Qn+1
0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
功能 Qn+1=Qn
保持 Qn+1=0
置0 Qn+1=1
置1 Qn+1 翻转
7.1 110序列检测器电路分析
确定激励和输出方程组 用JK触发器设计时序电路时，电路的激励方程需要间接导出。与设计要求和状态转换结
7.2 RAM存储器电路分析
图7-9 RAM写入状态仿真
7.2 RAM存储器电路分析
在地址0001H存入数据22。
图7-10 写操作的电路状态（一）
7.2 RAM存储器电路分析
在地址0010H中存入数据50。
图7-11 写操作的电路状态（二）
7.2 RAM存储器电路分析
在地址0100H中存入数据72。
Multisim电路系统设计与仿真教程课件
第七章 数字电路设计实例
CONTENTS
1 110序列检测器电路分析
2 RAM存储器电路分析
3 竞赛抢答器电路分析——数 字单周期脉冲信号源与数字 分析
4 A-D、D-A转换 5 数控直流稳压电源电路
内容提要
本章结合数字电路中的典型实例进一步介绍Multisim，从 实例的设计目的、设计任务、设计思路、设计过程到最后的系 统仿真，详细的介绍了Multisim对于数字电路的仿真分析。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
南昌大学实验报告学生姓名：学号：专业班级：实验类型：□验证□综合 设计□创新实验日期：实验成绩：实验三序列信号发生检测器一、实验目的1、学会运用VHDL语言设计方法构建具有一定逻辑功能的模块，并能运用图形设计方法完成顶层原理图的设计。
2、掌握脉冲序列检测器的主要功能二、实验要求1、设计一个序列信号发生器，用以产生输入序列“1101010011010101”由左开始。
2、设计一个序列检测器，用以检测输入序列，检测序列为100113、运用QuartusⅡ软件中的仿真功能对所设计的序列检测器的各个模块及顶层电路的功能进行仿真分析。
三、设计过程1，序列信号检测器设计原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的相同，则输出 1，否则输出 0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码与预置数的对应码相同。
设计中一般采用状态机来实现。
2，模块设计：根据层次化设计理论以及序列信号检测器的基本原理，本次设计的序列检测器采用自顶向下的思路可分为时钟输入模块、序列发生模块、序列检测模块、数码管动态扫描显示模块及LED状态转换显示模块，系统框图如下序列信号检测器系统框图3、使用文本设计底层文件，并生成相应元器件，再使用原理图设计顶层文件四、实验步骤1、顶层文件的设计顶层原理图设计可以依据系统框图进行，时钟输入模块（clkdiv）、序列发生模块（fsq）、序列检测模块（jcq）、数码管动态扫描显示模块及LED状态转换显示模块（scan_led）、序列信号译码模块（czb）2，各模块设计文件①时钟clkdiv:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DIV ISPORT(CLK : IN STD_LOGIC;CLK_DIV : OUT STD_LOGIC);END DIV;ARCHITECTURE RT1 OF DIV ISSIGNAL DA TA:INTEGER RANGE 0 TO 500;SIGNAL CLK_TEMP:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RISING_EDGE(CLK) THENIF(DA TA=500) THENDA TA<=0;CLK_TEMP<=NOT CLK_TEMP;ELSEDA TA<=DATA+1;END IF;END IF;CLK_DIV<=CLK_TEMP;END PROCESS;END RT1;②序列发生器FSQ：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FSQ ISPORT(CLK,CLEA:IN STD_LOGIC;Z :OUT STD_LOGIC);END FSQ ;ARCHITECTURE RTL OF FSQ ISTYPE STA TE_TYPE IS(S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15);SIGNAL CURRENT_STATE,NEXT_STA TE:STATE_TYPE;BEGINPROCESS(CLK,CLEA)BEGINIF(CLEA='1')THEN CURRENT_STATE<=S0;ELSEIF(CLK'EVENT AND CLK='1')THENCURRENT_STATE<=NEXT_STATE;END IF;END IF;END PROCESS;STATE_TRANS:PROCESS(CURRENT_STATE) BEGINCASE CURRENT_STATE ISWHEN S0=> NEXT_STATE<=S1; Z<='1';WHEN S1=> NEXT_STATE<=S2; Z<='1';WHEN S2=> NEXT_STATE<=S3; Z<='0';WHEN S3=> NEXT_STATE<=S4; Z<='1';WHEN S4=> NEXT_STATE<=S5; Z<='0';WHEN S5=> NEXT_STATE<=S6; Z<='1';WHEN S6=> NEXT_STATE<=S7; Z<='0';WHEN S7=> NEXT_STATE<=S8; Z<='0';WHEN S8=> NEXT_STATE<=S9; Z<='1';WHEN S9=> NEXT_STATE<=S10; Z<='1';WHEN S10=> NEXT_STA TE<=S11; Z<='0';WHEN S11=> NEXT_STA TE<=S12; Z<='1';WHEN S12=> NEXT_STA TE<=S13; Z<='0';WHEN S13=> NEXT_STA TE<=S14; Z<='1';WHEN S14=> NEXT_STA TE<=S15; Z<='0';WHEN S15=> NEXT_STA TE<=S0; Z<='1';END CASE;END PROCESS;END RTL;③序列检测器JCQLIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JCQ ISPORT(SIN, CLK, CLR : IN STD_LOGIC;PUT : OUT std_logic_vector(0 downto 0));END JCQ;ARCHITECTURE one OF JCQ ISTYPE STA is (S5,S4,S3,S2,S1,S0);SIGNAL Qe : STA ;SIGNAL D : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIND <= "11010" ;PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Qe <= S0 ;ELSIF CLK'EVENT AND CLK='1' THENCASE Qe ISWHEN S0=> IF SIN = D(4) THEN Qe <= S1 ; ELSE Qe <= S0 ; END IF ; WHEN S1=> IF SIN = D(3) THEN Qe <= S2 ; ELSE Qe <= S0 ; END IF ; WHEN S2=> IF SIN = D(2) THEN Qe <= S3 ; ELSE Qe <= S2 ; END IF ; WHEN S3=> IF SIN = D(1) THEN Qe <= S4 ; ELSE Qe <= S0 ; END IF ; WHEN S4=> IF SIN = D(0) THEN Qe <= S5 ; ELSE Qe <= S2 ; END IF ; WHEN OTHERS => Qe <= S0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Qe )BEGINIF Qe = S5 THEN PUT <= "1";ELSE PUT <= "0";END IF ;END PROCESS ;END one ;④序列译码CZBLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY czb ISPORT(clk,din:in std_logic;dout:out std_logic_vector(4 downto 0));end entity czb;architecture behave of czb isbeginprocess(clk)variable i:integer range 0 to 5;variable t:std_logic_vector(4 downto 0);beginif clk='1' thent(4 downto 0):=t(3 downto 0)&din;i:=i+1;dout<=t;if i=5 theni:=0;end if;end if;end process;end architecture behave;⑤数码管及LED显示SCAN_LED：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY scan_led ISPORT(clk : IN STD_LOGIC;data: IN STD_LOGIC_VECTOR(4 DOWNTO 0);data0: IN STD_LOGIC_VECTOR(0 DOWNTO 0);scan : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);choose: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ENTITY;ARCHITECTURE one OF scan_led ISSIGNAL cout8:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL A :STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINP1:PROCESS(cout8)BEGINCASE cout8 ISWHEN "000" => choose <= "000"; A <= "000"&data(4);WHEN "001" => choose <= "001"; A <= "000"&data(3);WHEN "010" => choose <= "010"; A <= "000"&data(2);WHEN "011" => choose <= "011"; A <= "000"&data(1);WHEN "100" => choose <= "100"; A <= "000"&data(0);WHEN "101" => choose <= "101"; A <= "1000";WHEN "110" => choose <= "110"; A <= "1000";WHEN "111" => choose <= "111"; A <= "000"&data0;WHEN OTHERS => NULL;END CASE;END PROCESS P1;P2:PROCESS(clk)BEGINIF clk'EVENT AND clk ='1' THEN cout8 <= cout8+1;END IF;END PROCESS P2;P3:PROCESS(A)BEGINCASE A ISWHEN "0000"=> scan <="0111111";WHEN "0001"=> scan <="0000110";WHEN "1000"=> scan <="1000000";WHEN OTHERS=> NULL;END CASE;END PROCESS P3;END;3、编译1）输入完程序之后逐个编译2）逐个编译无错之后进行全程编译4、将以上模块生成元器件，连接成实验电路图5、系统仿真1）建立新的波形激励文件2）在波形编辑器窗口添加节点3）通过Edit->End Time 来设定仿真结束时间4）在CLOCK窗口中设置clk的时钟周期为60s5）点击save保存6) 通过Tools下的Simulator Tools项进行仿真，然后观察输出波形。