基础篇
随着Intel 800MHz FSB芯片组i875P的推出，Intel同时也向世人显示一个全新的总线技术即将推出，那就是由Intel首先提出并开发的3GIO总线。后来这一技术提交PCI-SIG（PCI 特殊兴趣组织），由PCI-SIG改名为"PCI Express"，以标准的形式正式推出，目前的最新版本为v1.0。本连载就要带大家深入了解这一即将改变整个计算机系统结构、成为下一代总线标准的总线技术。首先本文要向大家介绍的是一些基础知识。
一、PCI标准的发展历史
要了解PCI Express总线技术的提出原因，我们先来简要回顾一下PCI总线的发展历史
目前应用的计算机内部总线技术为PCI，即"Peripheral Component Interconnect"，中文名为"外围组件互连"，它是由Intel于1991年提出的（与本文要介绍的PCI-Express总线技术属同一个公司开发的）。后来，PCI-SIG小组接替了Intel的PCI规范的发展，在1993年5月发布了PCI 2.0。那时，PCI的竞争对手是VESA本地总线（VL-bus或VLB），它是由视频电子标准协会提出的32bit总线，在标准的ISA插槽之后提供附加的第三和第四接口，额定频率33MHz，并且能够提供超过ISA。但是当时作为486处理器/内存总线的直接扩展，VESA 是运行在与处理器相同的频率上，因此名为"本地总线"，这种直接的扩展意味着如果连接的设备过多，则很可能会干扰处理器自身的工作，特别是当信号通过一个插槽时。于是VESA标准中建议在33MHz频率上只使用2个插槽，或者在总线使用电子缓冲时使用3个。在更高的频率上不能连接2个以上的设备，而在50MHz时它们则必须都内建于主板内。
由于VESA与处理器同步工作，因而随着处理器频率的提高，VESA总线类型的外围设备工作频率也得随着提高，但是外围设备要求的速度越高，其造价也就更高，对外围设备的生产成本控制造成了极大的不利。因此，VESA只能工作在40MHz以内的频率上。
当时与VESA竞争的PCI总线技术，相对VESA来说优势非常明显，因为它是一种中间性的总线，独立于CPU，但又与主内存相连。同时PCI总线能够与处理器异步运行，额定频率为25MHz、30MHz和33MHz。当处理器的频率增加时，PCI总线频率仍然能够保持不变。PCI允许的最大插槽数或外部设备数为5个或者更多，而且还不必考虑总线速度、缓冲或其它电器问题的限制。
其它的特点则使得设备的使用更加简便。即插即用功能让系统自动进行外围设备的设置，而不必再手动设置IRQ跳脚、DMA和IO地址。它还允许IRQ共享，有自己的中断系统。
最后，PCI总线上的数据传输是不经过CPU，而直接处理，这样降低了潜伏期和处理器的使用率。
PCI总线的真正应用是随着Intel的Pentium处理器的诞生而开始的，由于在当时与其竞争对手VESA相比优势非常明显，使其很快在1994年成为这场总线之争的胜利者并统一了标准，从此以后，几乎所有的外围设备，从硬盘控制器、声卡到网卡和显卡，都使用PCI插槽。
二、PCI Express总线的提出
因为PCI Express总线技术的提出是基于现行PCI总线技术的诸多不足而开始的，所以在
此先分析研究一下现行PCI总线存在哪些不足之处。
PCI总线技术自上世纪90年代初期开始至今已为我们服务了10年有余。在这10多年中它的发展步伐相对来说是缓慢的，总的来说PC总线是每3年性能提高一倍，从最初的8位PC/XT、16位的ISA总线、32位的EISA和MCA、VL总线到PCI、64位PCI-/66MHz、PCI-X，而处理器却通常是每个摩尔周期性能就要提高一倍（一个摩尔周期为18个月）。正是这种技术发展上的不同步，使得PCI总线慢慢成为了整个系统的瓶颈。
虽然PCI总线技术至今仍是主流，但实际上就其本质来说它早在几年前就显得力不从心了。高性能的图形芯片在5年前就第一个从PCI总线中分离出来，形成单独一种总线技术，那就是AGP（图形加速处理）。到了1997年，PCI总线已经成为了图像数据传输最大的瓶颈，于是，在Intel的440LX芯片组中，AGP(图形加速接口)出现了，目的有两个：提升显卡的性能和将图像数据从PCI总线中独立出来，PCI被解放出来供其它设备使用。
同时随着RAID阵列，千兆以太网和其他高带宽设备在消费级系统上的出现，PCI 133MB/s 的带宽明显不能满足这些应用的需要了。芯片组制造商们已经预见到这种限制所带来的问题，并且对主板芯片组作了一系列改进以减轻PCI总线的负担。在旧式的芯片组，如Intel的440系列中，只使用一条PCI总线来连接北桥芯片和南桥芯片，这条PCI总线不仅要应对南北桥之间的通信，还有普通的PCI设备、IDE、各种I/O（串口、并口、PS/2）和USB设备的通信。为了改善这种情况，Intel、VIA和SiS用新型的高速连接方式取代了南北桥之间的PCI总线，然后让IDE、各种I/O和USB分别使用专用连接方式连接到南桥芯片。如Intel自800系列芯片组开始采用HubLink连接技术，AMD的芯片组之间采用HyperTransfor技术代替原来一直采用的133MB/s PCI总线。VIA和SiS芯片组南北桥之间分别采用各自的Via-Link和MuTIOL 芯片连接技术。如图1所示的就是目前的一种典型的主板芯片架构，从这个架构图中我们可以十分清楚地看出各种I/O子系统之间几乎都采用不同的总线技术在
连接。
在90年代后期，在服务器和工作站中的高速磁盘和网络适配器开始向66MHz/64位的PCI总
线转移，于是又形成了PCI-X新总线标准，不久PCI-X 2.0标准也出现了。接下来在系统内部南、北桥芯片之间的总线技术也开始绕过PCI采用其它总线技术，在外设接口方面更是早已不再采用PCI总线，在芯片组南桥中都基本集成了EIDE、USB和10/100MB/s以太网接口。所以，今天我们的计算机系统无论是在计算机内部，还是在外部，各自为政的总线技术混在一起，统一总线标准和提高总线带宽已是当务之急。
并行PCI总线主要受到以下几方面的性能限制：它的数据传输速度只有133MB/s，根本不能满足现在复杂多媒体数据实时传输的需求。另外它不能随着主频的提高或者电压的降低而灵活调整传输速；它的同步时钟数据传输受单一上升沿限制，而信号路由规则又受到经济的FR4技术（注：FR4是一种板材技术）的制约，接口引脚过多，不利于将来发展。所有这些限制都促使建立一个更高带宽、通用的I/O总线。
今天，软件应用越来越依靠硬件平台，特别是I/O子系统。各种不同的音、视频数据流应用在桌面和笔记本电脑来台中应用已非常普遍，但是在目前来说带宽仍是制约其应用的主要因素，仍未有一个完全的解决方案，无论是PCI2.2，还是PCI-X。在服务器中，实时音、视频应用在服务器中也受到严重限制。许多通信应用和高级PC控制系统同样需要实时的数据。今天的桌面PC平台中，都必须面对在同一时刻处理来自不同连接的并发数据传输的挑战。尽管许多用户对他们现有计算机系统在邮件收发、文档处理、电子表格制作、更多的互联网和商业应用等诸方面都表示非常满意，但随着计算机应用领域的不断扩大，仍然有许多当前和潜在的任务需要更快的处理器、图形处理、网络和存储子系统，而这些要求最终的结果就是在这些子系统之间需要更快的连接。如我们的计算机正日益成为家庭数码中心，执行许多复杂的内容制作和数据操作任务，包括视频编辑和编码、图像合成处理。高清晰度电视编码、24位/96KHz采样频率的多声道单频的捕获和回放，和一些实时3D游戏。还有如真实声音识别和同步、强大而又精确的生物测定，和先进的加密技术。高端PC和工作站将被用来处理更多科学计算和工程计算，高质量的3D动画影片制作和编译，先进的金融体系，和许多其它复杂工程。
正是基于PCI以上这些种种不足和计算机的应用需求，Intel提出了替代PCI总线的新总线技术--PCI Express。在2001年春节的Intel开发者大会上，Intel展示在将用来替代PCI总线和各种不同内部芯片连接的第三代I/O总线技术，当时Intel称之为"3GIO"，意为"第三代I/O标准"。根据Intel的说明，这个3GIO技术落后标准将成为下一个10标准，它可工作于各种不同的物理媒介上，从通用的铜线连接到光纤连接。
三、PCI Express技术优势
PCI Express之所以能迅速得到业界的承认，并且被大家公认为下一代10年总线标准，它具有鲜明的技术优势，它可以全面解决PCI总线技术所面临的种种问题。有专家预计，PCI Express的设计不只要取代PCI及AGP的插槽，同时也会是一些电脑内部系统连接接口，如处理器、绘图、网络及磁盘的I/O子系统芯片间的连接。下面就来具体介绍这个新总线技术有哪些关键技术优势：
·在两个设备之间点对点串行互联（两个芯片之间使用接口连线；设备之间使用数据电缆；而PCI Express接口的扩展卡之间使用连接插槽进行连接）；
与PCI所有设备共享同一条总线资源不同，PCI Express总线采用点对点技术，能够为每一块设备分配独享通道带宽，不需要在设备之间共享资源，这样充分保障了各设备的宽带资源，提高数据传输速率；
·双通道，高带宽，传输速度快，
在数据传输模式上，PCI Express总线采用独特的双通道传输模式，类似于全双工模式，大大提高了数据舆速度。在传输速度上，1.0版本的PCI Express将从每个信道单方向2.5Gbps 的传输速率起步，而它在物理层上提供的1～32速可选信道带宽特性更使其可以轻松实现近乎"无限"的扩展传输能力。
·灵活扩展性、
与PCI不同，PCI Express总线能够延伸到系统之外，采用专用线缆可将各种外设直接与系统内的PCI Express总线连接在一起。这样可以允许开发商生产出能够与主系统脱离的高性能的存储控制器，不必再担心由于改用FireWire或USB等其它接口技术而使存储系统的性能受到影响。
·低电源消耗，并有电源管理功能
这主得益于PCI Express总线采用比PCI总线少得多的物理结构，如单x1带宽模式只需4线即可实现调整数据传输，实际上是每个通道只需4根线，发送和接收数据的信号线各一根，另外各一根独立的地线。当然实际上在单通道PCI Express总线接口插槽中并不是4针引脚，而是18针，这其余的14针都是通过4根芯线想互组合得到的。由于减少了数据传输芯线数量，所以它的电源消耗也就大降低了。
·支持设备热拨插和热交换
PCI Express总线接口插槽中含有"热拨插检测信号"，所以可以像USB、IEEE 1394总线那样进行热拨插和热交换。
·支持QoS链接配置和公证策略
·支持同步数据传输
PCI Express总线设备可以通过主机桥接器芯片进行基于主机的传输，也可以通过交换器进行点对点传输；
·具有数据包和层协议架构
它采用类似于网络通信中的OSI分层模式，各层使用专门的协议架构，所以可以很方便地在其它领域得到广泛应用。
·每个物理链接含有多点虚拟通道
类似于InfiniBand，PCI Express总线技术在每一个物理通道中也支持多点虚拟通道，理论上来讲每一个单物理通道中可以允许有8条虚拟通道通道进行独立通信控制，而且每个通信的数据包都定义不同的QoS。正因如此，它与外设之间的连接就可以得到非常的数据传输速率。
·可保持端对端和链接级数据完整性
这是得益于PCI Express总线的分层架构，具体将在下篇介绍。
·具有错误处理和先进的错误报告功能
这也是得益于PCI Express总线的分层架构，它具有软件层，软件层的主要功能就是进行错误处理和提供错误报告，具体将在下篇介绍。
·使用小型连接，节约空间，减少串拢
PCI Express技术不需要像PCI总线那样在主板上布大量的数据线（PCI使用32或64条平行线传输数据），与PCI相比，PCI Express总线的导线数量减少了将近75%（PCI Express 总线也会有好几种版本的），速度会加快而且数据不需要同步。同时因为主板上走线少了，从而可以使通过增加走线数量提升总线宽度的方法就更容易实现，同时各走线之间的间隔就可以更宽，减少了相互之间的串扰。
·在软件层保持与PCI兼容
跨平台兼容是PCI Express总线非常重要的一个特点。目前被广泛采用的PCI 2.2设备可以在这一新标准提供的低带宽模式下运行，不会出现类似PCI插卡无法在ISA或者VLB插槽上使用的问题，从而为广大用户提供了一个平滑的升级平台。同时由IBM创导的PCI-X接口标准在PCI Express标准中也得到了兼容，但要注意的是它不兼容目前的AGP接口。
鉴于如此众多的优势，大家都认为PCI Express将成为今后10年内的主要内部总线连接标准，它不但将被用在台式机、笔记本电脑以及服务器平台上，甚至会继续延伸到网络设备的内部连接设计中
四、PCI Express总线的前景
PCI-Express体系结构符合第三代I/O总线的所有需求。PCI-Express的不同就在于点对点的串行连接，可以使用更少的数据线提供更高的连接速度。它可以为任何带宽需求的应用以每针100MB/s的速度进行传输。它的先进特征的自由缩放性能将及成为统一的I/O方案而全面进入台式机、笔记本电脑、服务器、通信、工作站的内置设备等领域。PCI-Express连接是执行多通道、点对点连接的，而多通道可以用来建立I/O之间的互联，而使带宽得到成倍地增加。这种I/O之间的互联可以使系统之间的发割变得非常容易，其成本与当前工作PCI架构相当，甚至更少。并且PCI-Express与现在的PCI软件保持兼容，这样有利于在将来的系统中得到综合。
随着PCI-SIG颁发PCI Express 1.0以来，几乎没有谁会再怀疑PCI Express将是下一代总线标准。不仅原有的PCI、AGP总线拥戴者如此，就连许多各种不同的系统内部总线开发者，如AMD、VIA、SIS、ATi、nVIDIA等都无不提出对PCI Express的支持，纷纷想把自己的总线技术加入到CPI Express技术之中，尤其是Intel的竞争对手AMD。由此看来，PCI Express总线将一统天下的局面似乎没有什么障碍，但实际上至少在目前为止还远不是说这话的时候，特别是在服务器和工作站中，因为在其中早已有像Infiniband和PCI-X总线技术得到广泛的应用。还有如RapdIO和Intel自己的超线程技术等。
正如PCI Express工作小组Arapahoe所说的那样，以上所说的这些解决方案面向的目标与PCI Express总线不同。RapidIO和超线程技术是针对那些特殊的应用，而PCI Express 则是为一般应用所设计的。PCI Express取代超线程技术而作为处理器之间接口的可能性也几乎是不存在的，因为PCI Express缺乏高速缓存一致性协议，在同步时钟周期内高于并行接口的潜伏期也使它不适于此类应用。所以，AMD和nVidia没什么可害怕的，Intel也不会用它来取代P4总线，因为一个开放的PCI Express标准意味着Intel无法再为P4总线授权问题而起诉其他第三方芯片组厂商。
但是PCI Express仍有着巨大的发展潜力，它在一般用途的定位使其在灵活性方面具有明显的优势，而且这确保了它有着广阔的应用前景。
由于有着许多改变，所以从PCI到PCI Express的转变不会在一夜之间完成。ISA插槽挣扎了近10年才最后被PCI总线全面取代而消失，所以不要认为你的PCI设备已经落伍了。
PCI Express底板1.0a规范和板卡电气1.0a规范都已经发布了，但我们要等到2004年才能看到真正的PCI Express产品，在桌面机和服务器中全面采用PCI Express接口的设备更不是近两、三年可以出现的。或许最开始是nVidia和ATi的显卡产品以及基于Grantsdale芯片组的Intel主板。在服务器终端市场，Intel想要通过Lindenhurst和Twin Castle芯片组来引进PCI Express。由于各种新的因素和富有前途的性能表现，PCI Express的未来看上去充满希望。
系统架构篇
在上一篇我们了解了PCI Express总线的产生和技术优势，但要真正理解PCI Express总线技术的优越性还得从其结构本身说起，所以本篇就要全面介绍PCI Express总线的结构。
一、总体系统架构
在正式了解PCI Express串行链接物理和逻辑结构前，先来看一下PCI Express系统架构的方框图。你可以看到PCI Express连接器已被移植到系统中的各个不同部分，为将来的高速设备提供连接点。
PCI Express的基本结构包括根组件（Root Complex）、交换器（Switch）和各种终端设备（Endpoint）。根组件可以集成在北桥芯片中，用于处理器和内存子系统与I/O设备之间的连接，而交换器的功能通常是以软件形式提供的，它包括两个或更多的逻辑PCI到PCI的连接桥（PCI-PCI Bridge），以保持与现有PCI兼容。当然，像PCI Express-PCI的桥设备也可能存在。在PCI Express架构中的新设备是交换器（Switch），它取代了现有架构中的I/O桥接器，用来为I/O总线提供输出端。交换器支持在不同终端设备间进行对等通信。下图1就是PCI Express 1.0的拓扑结构图。
图1
为了便于与现行的PCI总线结构进行有效对比，现把两种总线的桌面系统架构并列于下图2中。
图2
在图中现有的PCI架构中，用于显卡的接口为AGP，而新的PCI Express架构中以PCI Express取代了，现有CPI架构I/O桥接器中的PCI/PCI-X桥接器在PCI Express架构中全部以Switch交换器取代，增加了一些PCI Express总线接口用于与终端设备连接，当然为了保持与现有PCI兼容，在第一版PCI Express架构中仍保留CPI接口。
PCI Express总线技术将全面应用于桌面/移动和服务器系统中，但各自的体系结构不完全相同，如图3左图所示的是桌面机和移动笔记本电脑中使用PCI Express总线的系统架构，而图3右图所示的是服务器和工作站中使用PCI Express总线的系统架构。除此之外，在网络中同样可以以使用PCI Express总线技术进行通信，结构图如图4所示。
图3
从图3中的两个应用架构比较可以看出，PCI Express总线技术在服务器和工作站中的应用更为彻底，在服务器/工作站中除了内存子系统与芯片组之间的通信外，其它都是采用PCI Express总线来与芯片连接的，而在桌面机中在目前来说还主要是取代显卡中的AGP总线和其它PCI板卡，如网卡，至于硬盘和外设接口都仍是采用相应的总线接口直接与芯片组连接。
图4
从图中可以看出，PCI Express总线在网络中的应用也是非常彻底的，除了内存子系统外，几乎所有的外设及内置板卡都是直接或者间接通过PCI Express总线与芯片组连接的。
综上所述，目前来说PCI Express总线主要还是先从服务器、工作站和网络设备得到彻底应用，在桌面机中主要以先取代AGP和部分PCI接口开始。
二、PCI Express的体系结构
PCI Express体系结构采用分层设计，就像网络通信中的七层OSI结构一样，这样利于跨平台的应用。
PCI-Express体系结构如图5所示。它共分为四层，从下到上分别为：物理层（Physical Layer）、数据链路层（Link Layer）、处理层（Transaction Layer）和软件层（Software Layer）。图中的“S/W”和“Config/OS”均属于软件层。
PCI Express的体系结构兼容于PCI地址结构模式，使得所有已有应用和驱动程序均不需作任何修改即可应用到新总线系统中。PCI-Express配置使用标准的PCI即插即用规格标准。下面对以上各层分别进行具体介绍。
1. 物理层（Physical Layer）
物理层是最低层，它负责接口或者设备之间的链接，是物理接口之间的连接，可对应于网络中OSI七层模式中的物理层来理解。
物理层决定了PCI Express总线接口的物理特性，如点对点串行连接、微差分信号驱动、热拨插、可配置带宽等。初始的单一串行PCI Express链接包含两个低电压微分驱动信号对（4线的接收和发送对）的双向连接，即“发送”和“接受”信号。数据时钟使用8/10b解码方式来达到相当高的数据速率（这一技术同时也在其它串行总线技术中，如InfiniBand和RapidIO），时钟信息直接被编码成数据流，比起分离信号时钟更好。。微分信号受两个不同方向的电压驱动，初始PCI Express的链接信号发送速率为单线每个方向 2.5GB/s，预计到2004年可达到5GB/s的信号传输速率，使用先进的硅技术把数据传输速率提高到10GHz（达到铜线传输的理论上最大值）。双向连接允许数据在两个方向上同时传输，类似于全双工连接，如电话系统，但是在双向传输中，各自都有自己的地线，而不像双工传输那样采用公共地线，在双向连接中可得到高速、更好质量的传输信号。单线双向信号线及传输流程如图6所示。
图6
在图中的两个红色箭头代表两个不同的方向（发送和接收）的数据包，从图中可以看出，单线数据传输每个方向只需2要芯线，即一根数据传输线，一根为地线。
PCI Express链接可以配置为x1、x2、x4、x8、x12、x16和x32信道带宽，x1带宽的链接包含4条线，x16带宽信道每个方向就有16个不同的信号对，或者64根信号芯线用于双向数据传输；终极的x32带宽信道每个方向可以提供10GB/s的数据传输速率，但是在采用8位/10位编码方式的情况下，实际速率只可达8GB/s，留有20%富余。PCI Express体系结构可以通过速度的提高和先进的编码技术来升级，但这些速度的提高、编码的改进和媒介的改变均只影响物理层，所以对于整个PCI Express架构来说升级是非常方便的。
如图7所示的是PCI Express总线数据流传输示意图。图的左边显示的是单信道情况下数据流的传输方式，因为PCI Express属于点对点串行连接，所以在单信道情况下，数据流是一个字节一个字节地传输。在图的右边显示的是多信道情况下PCI Express总线数据流的传输情况。因为有多外信道，所以数据可以依次传输到各个信道，加快了整个数据传输的速度，提高了数据传输效率，这有点类似于网络中的磁盘阵列。
不过在此要注意的一点是，连接的双方信道配置要一致，不可不对称配置，也就是说说两个方向的信道数要相等。这主要是PCI Express接口在外设中的应用情况下需要着重考虑的，在计算机内部，通常两上PCI Express设备之间不会有什么通信请求，如显卡与网卡之间。有些工业分析家建议在第一代用于替代AGP总线的PCI Express图形总线应该采用非对称设计，来取代原有的16信道同步连接计划，因为他们认为从图形卡向系统内存传输的数据会更少些。
图7
在物理层的另一处重要方面就是中断。
PCI Express支持两个类型的中断，现行的PCI INTx （x= A, B, C, or D) 中断被保留下来了，仍可在PCI Express总线中应用。还有一个新的中断类型，那就是MSI （Message Signaled Interrupt，信息信号中断），MSI中断可以进一步优化PCI .2/2.3设备。INTx中断方式可以用信号方式中断主机芯片请求，它可以与现行的PCI总线的驱动程序和操作系统兼容。PCI Express设备必须支持INTx和MS两种中断模式，原有设备将压缩INTx中断信息在PCI Express处理信息中。MSI中断是通过内存写处理操作边沿触发和发送的。重新编写驱动程序对于MSI边沿触发中断是非常有利的，MSI方案在使用数据包协议通过串行链接中是一种行之有效的本地中断方式。MSI在多处理器系统中任何设备都可以发送中断，比起主机直接发送中断更加有效，所以现在许多多处理器系统和I/O架构都对MSI中断技术提供支持。
2. 数据链路层（Link Layer）
数据链路层的主要职责就是确保数据包可靠、正确传输。它的任务是确保数据包的完整性，
并在数据包中添加序列号和发送冗余校验码到处理层。大多数数据包是由处理层发起的，基于信任，数据流控制协议确保数据包只在终端缓存空闲时传输。排队了所有数据的重试，使得信道带宽浪费现象得到有效地约束。但数据链路层在信号中断时自动重新传输数据包。传输过程如图8所示。
图8
3. 处理层（Transaction Layer）
处理层的作用主要是接受从软件层送来的读、写请求，并且建立一个请求包传输到链接层。所有请求都是分离执行，有些请示包将需要一个响应包。处理层同时接受从链路层传来的响应包，并与原始的软件请求关联。处理层还整合或者拆分处理级数据包来发送请求，如数据读、写请求，并且操纵链接配置和信号控制。以确保端到端连接通信正确，没有无效数据通过整个组织（包括源设备和目标设备，甚至包括可能通过的多个桥接器和交换器）。
在PCI Express总线技术中，数据包类型主要有两种，那就是由处理层发起的“处理层数据包”（Transaction Layer Packet，TLP）和“数据链路层数据包”（Data Link Layer Packet，DLLP）。每个数据包都有一个可以使响应包定向于正确发起者的唯一标识符，包的格式支持32位内存地址和扩展64位内存地址。包同时还有如“非窥探”、“无严格排序”和“优先权”等属性，这些属性将应用于优化路由I/O子系统的数据包。
处理层包括4个地址空间，其中3个是PCI接口原有的，如内存、I/O和配置地址空间，另一外新PCI-Express接口新加的，它就是“信息空间”。PCI2.2标准中介绍不断变化的系统中断宣传的方法称之为“信息信号中断”（Message Signaled Interrupt，MSI）。这里特殊规格格式的内存写事物代替无边信号硬写，如中断、电源管理请求、复位等等有关信息方面。另一个PCI2.2标准的特殊循环，如中断响应也属于信息执行范畴。你可以把PCI-Express信息称之为“虚拟线”，因为它们的影响将消除现有执行平台中的广阔无限频带信号的排列。这几个地址空间类型的用途如下表所示。
不同地址空间的传输类型
地址空间处理类型基本用途
内存读/写处理来自或发送到内存中的数据
I/O 读/写处理来自或发送到I/O节点中的数据
配置读/写设备配置或者设置
信息基线/供应商定义/先进交换处理从事件信号机制到通用目信息的所有信息
PCI Express使用数据包和层协议结构，而不需任何边带及旁路主流串行连接信号。层协议已经在数据通信中使用多年，它们允许在不同协议的功能区域中保持分离，而且可以不用做任何改动更新或者浓缩在其它不同层中。如新的处理类型可以包括在新的协议版本中，而不会影响下面的层，或者物理媒介可以被更换，而不会对更高层有大的影响。
下图9说明了PCI Express的3个协议层（处理层、数据链路层和物理层）在数据传输中的作用，数据流从一个设备的处理层发起，经过数据链路层，到物理的总线接口设备，然后通过相应的PCI Express数据电缆传输到另一设备的物理层设备，经过另一设备的数据链路层再传到处理层进行处理，第一层都代表一个协议栈。
图9
图10显示了数据包在两个设备中传输的实际流程，高层数据包信息被压缩在低层封装包中，应用级数据最终在数据包的核心位置。处理层在端到端的数据传输中使用32位冗余校验码，在数据链路层是使用16位校验码的。处理层数据包头包括许多控制信息和端到端传输数据。
PCI Express处理层使用基于信任的流控制机制来确保接收设备有足够的缓存资源用于接受从发送端设备所传输的数据大小和类型。
图10
讲到数据处理，再来讲一下PCI Express总线接口中新的结构，那就是虚拟通道（Virtual lan）。类似于InfiniBand，PCI Express总线技术在每一个物理信道中也支持多点虚拟通道，理论上来讲每一个单物理信道中可以允许有8条虚拟通道信道进行独立通信控制。每个通信的数据包都定义不同的QoS，如图11所示。当数据包通过PCI Express组织传输时，在每个交换器或者链接终端，数据包的基本传输信息和传策略可以得到应用。传输信息在数据包包头，它包括3位代码，可以描述8个不同的传输信道。
图11
4. 软件层（Software Layer）
软件层被称为最重要的部分，因为它是保持与PCI总线兼容的关键。其目的在于使系统在使用PCI Express启动时，像在PCI下的初始化和运行那样，无论是在系统中发现的硬件设备，
还是在系统中的资源，如内存、I/O空间和中断等，它可以创建非常优化的系统环境，而不需要进行任何改动。在PCI-Express体系结构中保持这些配置空间和I/O设备连接的规范稳定是非常关键的。事实上，在PCI-Express平台中所有操作系统在引导时都不需要进行任何编辑，也就是说在软件方面完全可以实现从PCI总线平稳过渡。
在软件响应时间模式方面，PCI-Express体系结构支持PCI的本地存储、共享内存模式，这样所有PCI软件在PCI-Express体系中运行都不需任何改变。当然新的软件可能包括新的特性。
物理结构篇
在前两篇中，我们对PCI Express总线技术的基础知识及系统架构部分作了详细的介绍，本篇就要带大家认识PCI Express总的物理结构，以及常见的PCI Express设备，见识一下PCI Express设备的庐山真面目。
一、物理结构外观
PCI-Express接口标准更少的信号线更加有利于I/O子系统的改进，并且使新的系统模块更加方便加入。改进的设计包括以下几个方面：PCI-Express接口是基于现有PCI结构的主板旁加一个PCI接口一半长的子接口；更高连接带宽，如在一个物理卡中可以支持到最多16条连接，将用新的连接器替代旁边的PCI或者AGP连接器。这是早期工程师和技术人员所采用扩展的方式，在PCI总线插槽终端添加一段专用地址，以使同时可以支持PCI和CPI Express接口的设备，就像EISA接口可以同时支持EISA和ISA卡一样。如图1所示。
图1
但后来随着多信道PCI Express总线技术的发展，在高带宽模式下如果仍采用上述在PCI接口附加的方法显然行不通，于是工程师们又设计出一种完全独立于PCI总线的全新总线结构。下图2所示的是x1和x16模式的插槽结构与现行PCI总线插槽结构的对比图。因为它不同于PCI 结构，也不是在原有PCI接口前、后附加端子，原来的PCI设备也就不能插在PCI Express 新接口中，所以在近期的主板板上为了保持与原有总线系统结构相兼容，必须在主板上留有一定的PCI插槽。
图2
在服务器中因为这类PCI Express卡较多，所以通常采用专用集线板集中安装这些板卡设备，如图3所示。由此系统结构也可以看出，PCI Express总线将在服务器中得到更为广泛的应用。
图3
PCI-Express标准除了将替代AGP和PCI卡外，其它形式的产品也正在积极的发展之中。PCIMCIA工业组织已经宣布在PC接口卡下一步发展一种新规格的连接卡。新规格将把桌面机和笔记本电脑的外置的接口标准进行统一。在未来几年的发展中，新卡标准的目标将朝着小型化的方向发展，以满足轻薄型笔记本和未来台式机设计需求。新卡的下一步发展将结合体积更小，在可靠性和易用性方面更强。新卡支持在笔记本电脑和台式机共享设备之间热拨插，类似于USB 设备可以共享一样。新标准将是一个自由的开放系统。
PCI-SIG日前宣布已完成PCI Express技术新规格的制定工作，新规格PCI Express Mini Card是将PCI Express技术面向移动平台扩展而成。该规格有望成为目前实际应用于移动终端的Mini PCI规格的后续规格，它补充了PCI Express Card的要素，并有望应用于按照移动
终端的BTO（按单定制）及CTO（按单配制）商业模式生产的有线及无线外设。
PCI Express Mini Card规格制定工作的完成，标志着业界在PCI Express技术开发领域取得了重大进展，该规格将使PCI Express技术的价值扩展到移动市场领域。PCI Express技术工作组负责人Ajay Bhatt表示：PCI Express Mini Card规格的发布，扩大了PCI Express 技术开发的应用空间，还可引发业界的兴趣。该规格最初主要面向移动计算市场所需的外设，后经业界主要OEM和IHV(独立硬件制造商)的努力完善而成。
如图4所示的是目前PCI-SIG组织已确定的有关PCI Express总线接口、连接电缆和设备外观，以及其应用领域图示。从图中要吧清楚地看出各带宽模式下的PCI Express总线接口插槽和连接电缆外观。
图4
二、台式机PCI Express物理接口设计规范
为了使大家对PCI Express插槽接接口物理结构有一个基本的了解，五面将列举x1、x4、x8、x16几种带宽模式下的PCI Express插槽接接口物理结构中各针脚定义。x1模式下的插槽针脚下定义如下表1所示。
表1 x1模式PCI Express总线接口插槽针脚定义针号B面A面
名称说明名称说明
1 +12v +12v电压PRSNT1# 热拨插存在检测
2 +12v +12v电压+12v +12v电压
3 RSVD 保留针脚+12v +12v电压
4 GND 地GND 地
5 SMCLK 系统管理总线时钟JTAG2 测试时钟、JTAG接口输出时钟
6 SMDAT 系统管理总线数据JTAG3 测试数据输出
7 GND 地JTAG4 测试模式选择
8 +3.3v +3.3.v电压JTAG5 测试模式选择
9 JTAG1 测试复位，JTAG接口复位时钟+3.3v +3.3.v电压
10 3.3vaux 3.3v辅助电源+3.3v +3.3.v电压
11 WAKE# 链接激活信号PWRGD 电源准备好信号
12 RSVD 保留针脚GND 地
13 GND 地REFCLK+ 差分信号对的参考时钟
14 HSOp(0) 0号信道发送差分传输信号对REFCLK-
15 HSOn(0) GND 地
16 GND 地HSlOp(0) 0号信道接收差分信号对
17 PRSNT2# 热拨插存在检测HSln(0)
18 GND 地GND 地
x4带宽模式下相对x1模式下附加的针脚定义如下表2所示。
表2 x1模式附加针脚定义针号B面A面
名称说明名称说明
19 HSOp(1) 1号信道发送差分信号对GND 地
20 HSOn(1) HSip(1) 1号信道接收差分信号对
21 GND 地HSin(1)
22 GND 地GND 地
23 HSOp(2) 2号信道发送差分信号对GND 地
24 HSOn(2) GND 地
25 GND 地HSip(2) 2号信道接收差分信号对
26 GND 地HSin(2)
27 HSOp(3) 3号信道发送差分信号对GND 地
28 HSOn(3) GND 地
29 GND 地HSip(3) 3号信道接收差分信号对
30 RSVD 保留针脚HSin(3)
31 PRSNT2# 热拨插存在检测GND 地
32 GND 地RSVD 保留针脚
X8模式相对x4模式下附加的针脚定义如下表3所示。
表3 x4模式附加针脚定义针号B面A面
名称说明名称说明
33 HSOp(4) 4号信道发送差分信号对RSVD 保留针脚
34 HSOn(4) HSip(4) 4号信道接收差分信号对
35 GND 地HSin(4)
36 GND 地GND 地
37 HSOp(5) 5号信道发送差分信号对GND 地
38 HSOn(5) GND 地
39 GND 地HSip(5) 5号信道接收差分信号对
40 GND 地HSin(5)
41 HSOp(6) 6号信道发送差分信号对GND 地
42 HSOn(6) GND 地
43 GND 地HSip(6) 6号信道接收差分信号对
44 GND 地HSin(6)
45 HSOp(7) 7号信道发送差分信号对GND 地
46 HSOn(GND 地
47 GND 地HSip(7) 7号信道接收差分信号对
48 PRSNT2# 热拨插存在检测HSin(7)
49 GND 地GND 地
X16模式相对x8模式下附加的针脚定义如下表4所示。
表4 x4模式附加针脚定义针号B面A面
名称说明名称说明
50 HSOp(8号信道发送差分信号对RSVD 保留针脚
51 HSOn(GND 地
52 GND 地HSip(5) 8号信道接收差分信号对
53 GND 地HSin(
54 HSOp(9) 9号信道发送差分信号对GND 地
55 HSOn(9) GND 地
56 GND 地HSip(9) 9号信道接收差分信号对
57 GND 地HSin(9)
58 HSOp(10) 10号信道发送差分信号对GND 地
59 HSOn(10) GND 地
60 GND 地HSip(10) 6号信道接收差分信号对
61 GND 地HSin(10)
62 HSOp(11) 11号信道发送差分信号对GND 地
63 HSOn(11) GND 地
64 GND 地HSip(11) 11号信道接收差分信号对
65 GND 地HSin(11)
66 HSOp(12) 12号信道发送差分信号对GND 地
67 HSOn(12) GND 地
68 GND 地HSip(12) 12号信道接收差分信号对
69 GND 地HSin(12)
70 HSOp(13) 13号信道发送差分信号对GND 地
71 HSOn(13) GND 地
72 GND 地HSip(13) 13号信道接收差分信号对
73 GND 地HSin(13)
74 HSOp(14) 14号信道发送差分信号对GND 地
75 HSOn(14) GND 地
76 GND 地HSip(14) 13号信道接收差分信号对
77 GND 地HSin(14)
78 HSOp(15) 15号信道发送差分信号对GND 地
79 HSOn(15) GND 地
80 GND 地HSip(15) 15号信道接收差分信号对
81 PRSNT2# 热拨插存在检测HSin(15)
82 RSVD 保留针脚GND 地
对比以上各表可以看出，各种带宽模式下的PCI Express总线接口插槽主要区别在于信道
的多少，而主要控制功能是在0号信道的模式下，其它模式下的插槽是在0号信道基础附加一些发送和接收差分信号对连接，以及相应的地线。
X还是Express？PCI技术之争
摘自:https://www.doczj.com/doc/fb13834496.html,2003-10-21 15:34:08
近段时间以来，服务器内部总线的标准之争又开始呈现出了一种白热化的趋势。在服务器领域的几个巨头中，IBM和惠普都先后表示将从2004年开始，在服务器中采用PCI-X 技术；而IBM和惠普强大的竞争对手戴尔电脑，则随后对外宣布将采用与IBM和惠普所采用的PCI-X技术不同的另外一种标准——PCI Express。在这种服务器巨头们分别支持不同的PCI标准的情况下，有关专家认为市场将会展开一场新的竞争。
PCI-X标准
PCI-X技术可能采用的是Broadcom子公司ServerWorks的新芯片组来连接处理器与内存，以及其他如PCI的I/O系统，而双方已经在不久前正式推荐PCI-X技术，不过到目前为止并不是所有的巨头都认同这项技术的。而另一种PCI Express连接服务器内部芯片的技术，是与ServerWorks一样，会创建新芯片组来连结处理器与电脑的其他组件。
PCI是当前电脑内部连接网络卡或音效卡的主流标准，而PCI-X属于较快的版本。
由于服务器对于高速网络在对外连结上的需求较大，因此部分服务器现在已经开始采用PCI-X。目前，服务器厂商多半着重在PCI-X 2.0上，两个主要版本为PCI-X 266与PCI-X 533。
市场上对PCI-X较快版本的需求相对来说比较的大，因为只有这样才能与InfiniBand、乙太网络与Fibre Channel等资料传输速度将达每秒10Gb以上的vup 103网络技术进行较量。
PCI-X技术是目前PCI技术的延伸，所以旧的网络卡依然可以用在新的系统上，而这也正是PCI-X的支持者们认为这项技术比较具有优势的所在。PCI-266大约一年后可以上市，不过PCI-X 533上市还需要两年的时间。
PCI-X的电路是采用并行（parallel)设计的，所以讯号必须审慎进行同步化，不过随着速度或电路数目的增加，这项工程的难度也相应地提高。而相较之下，PCI
Express是以少量独立的高速电路做串联（serial）设计，虽然一开始PCI Express也会
采用类似PCI的插卡式设计，但主管PCI规格的PCI-SIG已考虑利用缆线连结的技术。
其实当前许多家厂商都已经开始支持PCI-X的标准，原因是当前许多内部连结界面，例如：Serial ATA的使用，在速度的传输上都要高于一般PCI-64bit许多，所以在常规的界面上已经成为传输速度的瓶颈，因此必须借助PCI-X的进步来提高整体性能。但在目前市场上的PC服务器当中，只有高端的PC服务器才提供PCI-X标准的总线，而一般的PC服务器仍然以PCI-64bit标准为主。
PCI Express趋向通讯厂商
英特尔是新一代PCI Express标准强有力的支持者，现在电脑中则是采用PCI 标准来做网络卡、芯片、音效卡之间的连结。PCI Express芯片预计将在今年底的时候上市，不过完整的PC则要等到2004年时才会推出。
PCI Express这一项新技术将能够提高目前PC内部的最大瓶颈所在。当前电脑中采用最快的PCI-X主频可以达到133MHz，PCI-Express则可以达到2.5GHz，而且资料传输速度也会快上许多，PCI Express最后将会冲上40GHz，因此许多系统厂商都认为，今后PCI-Express是竞争的优胜者。
不过，英特尔虽然已经号召了不少生产商一起来支持PCI Express，阿尔卡特、EMC、日立、Marconi、诺基亚、西门子等都已经签署支持这一新的技术，但大多数系统厂商和消费者似乎还不太捧场。企业客户在采用新技术时更是小心翼翼，尤其是当这类技术会影响昂贵的设备时，如保存系统或服务器。
PCI Express连接技术主要是当作电脑内部芯片与电路板之间的连结，意在替换现行的PCI，最大资料交换速度为每秒2.5GB。
PCI EAS的硬件架构与PCI Express相同，专门用在网络设备上，替换既有的PCI 连结或客户自行研发的内部连结。两者最大的不同在于PCI Express软件堆栈（容纳资料传输的软件）的改变；后者将使堆栈容纳网络资料。PCI EAS技术的最大好处是让网络设备制造商可直接向英特尔或其他芯片伙伴购买零件，无须自行开发设计，进而降低制造成本。
PCIe总线概述 随着现代处理器技术得发展,在互连领域中,使用高速差分总线替代并行总线就是大势所趋。与单端并行信号相比,高速差分信号可以使用更高得时钟频率,从而使用更少得信号线,完成之前需要许多单端并行数据信号才能达到得总线带宽。 PCI总线使用并行总线结构,在同一条总线上得所有外部设备共享总线带宽,而PCIe总线使用了高速差分总线,并采用端到端得连接方式,因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用得拓扑结构有所不同。PCIe总线除了在连接方式上与PCI 总线不同之外,还使用了一些在网络通信中使用得技术,如支持多种数据路由方式,基于多通路得数据传递方式,与基于报文得数据传送方式,并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。 PCIe总线得基础知识 与PCI总线不同,PCIe总线使用端到端得连接方式,在一条PCIe链路得两端只能各连接一个设备,这两个设备互为就是数据发送端与数据接收端。PCIe总线除了总线链路外,还具有多个层次,发送端发送数据时将通过这些层次,而接收端接收数据时也使用这些层次。PCIe总线使用得层次结构与网络协议栈较为类似。 1、1 端到端得数据传递 PCIe链路使用“端到端得数据传送方式”,发送端与接收端中都含有TX(发送逻辑)与RX(接收逻辑),其结构如图4-1所示。
由上图所示,在PCIe总线得物理链路得一个数据通路(Lane)中,由两组差分信号,共4根信号线组成。其中发送端得TX部件与接收端得RX部件使用一组差分信号连接,该链路也被称为发送端得发送链路,也就是接收端得接收链路;而发送端得RX部件与接收端得TX部件使用另一组差分信号连接,该链路也被称为发送端得接收链路,也就是接收端得发送链路。一个PCIe链路可以由多个Lane组成。 高速差分信号电气规范要求其发送端串接一个电容,以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送,一个差分信号由D+与D-两根信号组成,信号接收端通过比较这两个信号得差值,判断发送端发送得就是逻辑“1”还就是逻辑“0”。 与单端信号相比,差分信号抗干扰得能力更强,因为差分信号在布线时要求“等长”、“等宽”、“贴近”,而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+与D-两根信号上,其差值在理想情况下为0,对信号得逻辑值产生得影响较小。因此差分信号可以使用更高得总线频率。 此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场得幅值相等,将相互抵消,因此差分信号对外界得电磁干扰较小。当然差分信号得缺点也就是显而易见得,一就是差分信号使用两根信号传送一位数据;二就是差分信号得布线相对严格一些。 PCIe链路可以由多条Lane组成,目前PCIe链路可以支持1、2、4、8、12、16与32个Lane,即×1、×2、×4、×8、×12、×16与×32宽度得PCIe链路。每一个Lane上使用得总线频率与PCIe 总线使用得版本相关。 第1个PCIe总线规范为V1、0,之后依次为V1、0a,V1、1,V2、0与V2、1。目前PCIe总线得最新规范为V2、1,而V3、0正在开发过程中,预计在2010年发布。不同得PCIe总线规范所定义得总线频率与链路编码方式并不相同,如表4-1所示。 表4-1 PCIe总线规范与总线频率与编码得关系 PCIe总线规范总线频率1[1] 单Lane得峰值带宽编码方式 1、x 1、25GHz 2、5GT/s 8/10b编码 2、x 2、5GHz 5GT/s 8/10b编码 3、0 4GHz 8GT/s 128/130b编码
PCIe总线概述 随着现代处理器技术的发展，在互连领域中，使用离速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线, 完成之前需要许多单端并行数据信号才能达到的总线带宽。 PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe 总线使用了鬲速差分总线，并釆用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线釆用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式，和基于报丈的数据传送方式，并充分考虑了在数据传送中出现服务质量QoS （Qual ity of Service）问题。 PCIe总线的基础知识 与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe 总线使用的层次结构与网络协议栈较为类似。 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”.发送端和接收端中都含有TX（发送逻辑）和RX（接收逻辑），其结构如图4-1所示。
Da" Linker layer “ Ph 、sical layer ■ Data Linker la^^r 图41PCIe 总线的物理链蒋 由上图所示，在PCIe 总线的物理链路的一个数扌居通路(Lane)中，由两组差分信号，共4根 信号线组成。其中发送端的TX 部件与接收端的RX 部件使用一组差分信号连接，该链路也被 称为发送端的发送链路，也是接收端的接收链路：而发送端的RX 部件与接收端的TX 部件使 用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个 PCIe 链路可以由多个Lane 组成。 离速差分信号电气规范要求其发送端串接一个电容，以进行AC 耦合。该电容也被称为AC 耦合电容。PCIe 链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成， 信号接收端通过比较这两个信号的差值，判斯发送端发送的是逻辑“1”还是逻辑“0”。 与单端信号相比，差分信号抗千扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、 “贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同吋”加载到D+和D-两根信 号上，其差值在理想情况下为0,对信号的逻辑值产生的影响较小。因此差分信号可以使用 更商的总线频率。 此外使用差分信号能有效抑制电磁干扰EMI (Electro Magnetic Interference) o 由于差分 信号D+与D-距离很近而且信号幅值相等.极性相反。这两根线与地线间耦合电磁场的幅值 相等，将相互抵消，因此差分信号对外界的电触千扰较小。当然差分信号的缺点也是显而易 见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。 PCIe 链路可以由多条Lane 组成，目前PCIe 链路可以支持1、2. 4. 8、12、16和32个Lane, 即X1、X2、X4、X8、X12. X16和X32宽皮的PCIe 链路。每一个Lane 上使用的总线 频率与PCIe 总线使用的版本相关。 第1个PCIe 总线规范为，之后依次为… 和。目前PCIe 总线的置新规范为，而正在开发过 程中，预计在2010年发布。不同的PCIe 总线规范所定义的总线频率和链路编码方式并不相 同，如表4T 所示。
PCI Express PCI Express ，简称PCI-E ，是电脑总线PCI 的一种，它沿用了现有的PCI 编程概念及通讯标准，但建基于更快的串行通信系统。英特尔是该接口的主要支援者。PCIe 仅应用于内部互连。由于PCIe 是基于现有的PCI 系统，只需修改物理层而无须修改软件就可将现有PCI 系统转换为PCIe 。PCIe 拥有更快的速率，以取代几乎全部现有的内部总线（包括AGP 和PCI ）。英特尔希望将来能用一个PCIe 控制器和所有外部设备交流，取代现有的南桥／北桥方案。 除了这些，PCIe 设备能够支援热拔插以及热交换特性，支援的三种电压分别为+3.3V 、3.3Vaux 以及+12V 。考虑到现在显卡功耗的日益增加，PCIe 而后在规范中改善了直接从插槽中取电的功率限制，16x 的最大提供功率达到了75W ，比AGP 8X 接口有了很大的提升。基本可以满足当时(2004年)中高阶显卡的需求。这一点可以从AGP 、PCIe 两个不同版本的6600GT 显卡上就能明显地看到，后者并不需要外接电源。PCIe 只是南桥的扩展总线，它与操作系统无关，所以也保证了它与原有PCI 的兼容性，也就是说在很长一段时间内在主板上PCIe 接口将和PCI 接口共存，这也给用户的升级带来了方便。由此可见，PCIe 最大的意义在于它的通用性，不仅可以让它用于南桥和其他设备的连接，也可以延伸到芯片组间的连接，甚至也可以用于连接图形芯片，这样，整个I/O 系统重新统一起来，将更进一步简化计算机系统，增加计算机的可移植性和模块化。 历史 在2001年的春季英特尔开发者论坛（IDF ）上Intel 公布了取代PCI 总线的第三代I/O 技术，被称为“3GIO ”。该总线的规范由Intel 支持的AWG （Arapahoe Work Group ）负责制定。2002年4月17日，AWG 正式宣布3GIO 1.0规范草稿制定完毕，移交PCI 特殊兴趣组织（PCI-SIG ）进行审核，2002年7月23日经过审核后正式公布，改名为“PCI Express ”，并根据开发蓝图2006年正式推出Spec2.0（2.0规范）。[2] 版本 资料传输带宽 单向单通道带宽 双向16通道带宽 原始传输 率 供电 发表日期 1.0 2Gb/s 250MB/s 8GB/s 2.5GT/s 2002年7月22 日 1.0a 2Gb/s 250MB/s 8GB/s 2.5GT/s 2003年4月15日 1.1 2Gb/s 250MB/s 8GB/s 2.5GT/s 77W 2005年3月28日 2.0 4Gb/s 500MB/s 16GB/s 5.0GT/s 225W 2006年12月20 日 2.1 4Gb/s 500MB/s 16GB/s 5.0GT/s 2009年3月4日 3.0 8Gb/s 1GB/s 32GB/s 8.0GT/s 2010年11月10
White Paper 了解 PCI Express的基本工作原理Synopsys产品市场营销经理Scott Knowlton 2007年9月
从并行转向串行 PCI Express?（或称PCIe?），是一项高性能、高带宽，此标准由互连外围设备专业组（PCI-SIG）制 订，用于替代PCI、PCI Extended (PCI-X)等基于总线的通讯体系架构以及图形加速端口（AGP）。 转向PCIe主要是为了实现显著增强系统吞吐量、扩容性和灵活性的目标，同时还要降低制造成本，而这 些都是基于总线的传统互连标准所达不到的。PCI Express标准在设计时着眼于未来，并且能够继续演 进，从而为系统提供更大的吞吐量。第一代PCIe规定的吞吐量是每秒2.5千兆比特（Gbps），第二代规 定的吞吐量是5.0 Gbps，而最近公布PCIe 3.0标准已经支持8.0 Gbps的吞吐量。在PCIe标准继续充分利 用最新技术来提供不断加大的吞吐量的同时，采用分层协议也便于PCI向PCIe的演进，并保持了与现有 PCI应用的驱动程序软件兼容性。 虽然最初的目标是计算机扩展卡以及图形卡，但PCIe目前也广泛适用于涵盖更广的应用门类，包括网络 组建、通信、存储、工业电子设备和消费类电子产品。 本白皮书的目的在于帮助读者进一步了解PCI Express以及成功PCIe成功应用。 PCI Express基本工作原理 拓扑结构 本节介绍了PCIe协议的基本工作原理以及当今系统中实现和支持PCIe协议所需要的各个组成部分。本节 的目标在于提供PCIe的相关工作知识，并未涉及到PCIe协议的具体复杂性。 PCIe的优势就在于降低了复杂度所带来的成本。PCIe属于一种基于数据包的串行连接协议，它的复杂度 估计在PCI并行总线的10倍以上。之所以有这样的复杂度，部分是由于对以千兆级的速度进行并行至串 行的数据转换的需要，部分是由于向基于数据包实现方案的转移。 PCIe保留了PCI的基本载入-存储体系架构，包括支持以前由PCI-X标准加入的分割事务处理??。此 外，PCIe引入了一系列低阶消息传递基元来管理链路（例如链路级流量控制），以仿真传统并行总线的 边带信号，并用于提供更高水平的???和功能性。此规格定义了许多既支持当今需要又支持未来扩展 的??，同时还保持了与PCI软件驱动程序的兼容性。PCI Express的先进??包括：自主功率管理； 先进错误报告；通过端对端循环冗余校验（ECRC）实现的端对端可靠性，支持热插拔；以及服务质量 （QoS）流量分级。 而一个经简化的系统拓扑结构包括了4种功能类型：根联合体、交换器、端点和桥接器，如图1所示。每 条虚线均代表着2个PCIe设备之间的一条连接，这种连接被称为链路。 CPU GFX Chip Set with Root Complex Memory PCIe to PCI Endpoint PCI Bridge Switch Endpoint Endpoint 图1 4种PCIe功能类型 ?2008 Synopsys, Inc. 2
PCI Express 详细设计
目录 1PCI EXPRESS介绍 (1) 2PCI EXPRESS参数与接口 (1) 3实现框图与接口时序 ................................................................................ 错误！未定义书签。4PCI EXPRESS中模块（功能）的原理与实现.. (2) 4.1应用层模块 (2) 4.1.1 模块介绍 (2) 4.1.2结构、算法（或原理）和实现 (3) 4.1.3 参数和接口 (7) 4.2配置信号采样模块 (7) 4.2.1 模块介绍 (7) 4.2.2 结构、算法（或原理）和实现.......................................................... 错误！未定义书签。 4.2.3 参数和接口 (8) 4.3PCIE硬核模块 (8) 4.3.1 模块介绍 (8) 4.3.2 结构、算法（或原理）和实现.......................................................... 错误！未定义书签。 4.3.3 参数和接口 (9) 4.4LMI配置模块 (9) 4.4.1 模块介绍 (9) 4.4.2 结构、算法（或原理）和实现 (10) 4.4.3 参数和接口 (10) 4.5重新配置时钟模块 (10) 4.5.1 模块介绍 (10) 4.5.2 结构、算法（或原理）和实现.......................................................... 错误！未定义书签。 4.5.3 参数和接口 (10) 4.6兼容性测试模块 (10) 4.6.1 模块介绍 (10)
PCIE 3.0简介及信号和协议测试方法 安捷伦科技（中国）有限公司：李凯 一、前言 PCI Express（简称PCIE）总线是PCI总线的串行版本，其采用多对高速串行的差分信号进行高速传输，每对差分线上的信号速率可以是1代的2.5Gbps、2代的5Gbps以及现在正逐渐开始应用的3代8Gbps。 PCIE标准是由PCI-SIG组织制定，自从推出以来，1代和2代标准已经在PC和Server上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCIE 3.0，即PCIE 3代的规范。目前，PCIE 3.0已经开始出现在一些高端的Server上，而在普通PC上的应用也是指日可待。 那么PCIE 3.0总线究竟有什么特点？对于其测试有什么特殊的地方呢？我们这里就来探讨一下。
二、PCIE 3.0简介 1、信号速率的变化 首先我们看一下制定PCIE 3代规范的目的，其目的主要是要在现有的FR4板材和接插件的基础上提供比PCIE 2代高一倍的有效数据传输速率，同时保持和原有1代、2代设备的兼容。别看这是个简单的目的，但实现起来可不容易。 我们知道，PCIE 2代在每对差分线上的数据传输速率是5Gbps，相对于1代提高了1倍；而3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速率提高到10Gbps。但是就是这个10Gbps把PCI-SIG给难住了，因为PC和Server 上出于成本的考虑，普遍使用便宜的FR4的PCB板材以及廉价的接插件，无论采用什么技术都很难保证10Gbps的信号还能在原来的信号路径上可靠地传输很远的距离（典型距离是15～30cm）。因此PCI-SIG最终决定把PCIE 3代的数据传输速率定在8Gbps。但是8Gbps比着2代的5Gbps并没有高一倍，所以PCI-SIG决定在3代标准中把在1代和2代中使用的8b/10b编码去掉。我们知道，在PCIE 1代和2代中为了保证数据的传输密度、直流平衡以及内嵌时钟的目的，每8bit数据会编码成10bit数据传输。因此，5Gbps的实际有效数据传输速率是5Gbps×8b/10b＝4Gbps。这样，如果在PCIE 3代中不使用8b/10b编码，其有效数据传输速率就能比着 2代的4Gbps提高1倍。但是这样问题又来了，数据如果不经编码传输很难保证数据传输密度和直流平衡，接收端的时钟恢复电路也很容易失锁，于是PCIE 3代里面采用了扰码的方法，即数据传输前先和一个多项式进行异或，这样传输链路上的数据就看起来比较有随机性，到了接收端再用相同的多项式把数据恢复出来。通过上述方法，PCIE 3代可以用8Gbps的传输速率实现比2代的5Gbps高1倍的数据传输速率。 2、发送端的变化 但是问题远没有结束，即使数据速率只有8Gbps，要在原有的廉价PCB和接插件上实现可靠传输也还要解决一些新的问题。其中最大的问题是信号的损耗，FR4板材对信号高频成分有很大衰减，而信号速率越高，其高频成分越多，所以衰减也就更厉害。下图是不同速率的信号经过10英寸的FR4板材的PCB传输以后信号的
pcie（PCI-Express）处理层协议中文详解 处理层协议（transaction Layer specification） ◆TLP概况。 ◆寻址定位和路由导向。 ◆i/o,memory,configuration,message request、completion详解。 ◆请求和响应处理机制。 ◆virtual channel(vc)Mechanism虚拟通道机制。 ◆data integrity数据完整性。 一．TLP概况 处理层（transaction Layer specification）是请求和响应信息形成的基础。包括四种地址空间，三种处理类型，从下图可以看出在transaction Layer 中形成的包的基本概括。 一类是对i/o口和memory的读写包（TLPS：transaction Layers packages），另一类是对配置寄存器的读写设置包，还有一类是信息包，描述通信状态，作为事件的信号告知用户。对memory 的读写包分为读请求包和响应包、写请求包（不需要存储器的响应包）。而i/o类型的读写请求都需要返回I/O口的响应包，
configuration包对配置寄存器的读写请求也有响应包。这些请求包还可以按属性来分就是：NP-non posted ，即请求需要返回completion的响应包；还有一种就是；poste，即不需要completion 返回响应包。例如上面的存储器写入请求包和Message包都隶属于posted包。包的主要格式结构如下： 每种类型的包都有一定格式的包头（Tlp Header），根据不同的包的特性，还包括有效数据负荷（Data Payload）和tlp开销块（Tlp Digest）。包头中的数据用于对包的管理和控制。有效数据负荷域存放有效数据信息。具有数据的TLP传递是有一定规则的：以DW为长度单位，发送端数据承载量不得超过“Device Control Register”中的“Max_Payload_Size”数值，接收端中，所接收到的数据量也不能超过接收端“Device Control Register”中的“Max_Payload_Size”数值。TLp Digest域是32位的ECRC校验。具体的包结构图如下：
1．PCIe简介 PCI-Express是最新的总线和接口标准，它原来的名称为“3GIO”，是由英特尔提出的，很明显英特尔的意思是它代表着下一代I/O接口标准。交由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”。这个新标准将全面取代现行的PCI和AGP，最终实现总线标准的统一。它的主要优势就是数据传输速率高，目前最高可达到10GB/s以上，而且还有相当大的发展潜力。PCI Express也有多种规格，从PCI Express 1X到PCI Express 16X，能满足现在和将来一定时间内出现的低速设备和高速设备的需求。能支持PCI Express的主要是英特尔的i915和i925系列芯片组。PCI Express（以下简称PCI-E）采用了目前业内流行的点对点串行连接，比起PCI以及更早期的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一个很高的频率，达到PCI所不能提供的高带宽。相对于传统PCI总线在单一时间周期内只能实现单向传输，PCI-E的双单工连接能提供更高的传输速率和质量，它们之间的差异跟半双工和全双工类似。 PCI-E的接口根据总线位宽不同而有所差异，包括X1、X4、X8以及X16，而X2模式将用于内部接口而非插槽模式。PCI-E规格从1条通道连接到32条通道连接，有非常强的伸缩性，以满足不同系统设备对数据传输带宽不同的需求。此外，较短的PCI-E卡可以插入较长的PCI-E插槽中使用，PCI-E接口还能够支持热拔插，这也是个不小的飞跃。PCI-E X1的250MB/秒传输速度已经可以满足主流声效芯片、网卡芯片和存储设备对数据传输带宽的需求，但是远远无法满足图形芯片对数据传输带宽的需求。因此，用于取代AGP接口的PCI-E 接口位宽为X16，能够提供5GB/s的带宽，即便有编码上的损耗但仍能够提供约为4GB/s 左右的实际带宽，远远超过AGP 8X的2.1GB/s的带宽。 尽管PCI-E技术规格允许实现X1（250MB/秒），X2，X4，X8，X12，X16和X32通道规格，但是依目前形式来看，PCI-E X1和PCI-E X16已成为PCI-E主流规格，同时很多芯片组厂商在南桥芯片当中添加对PCI-E X1的支持，在北桥芯片当中添加对PCI-E X16的支持。除去提供极高数据传输带宽之外，PCI-E因为采用串行数据包方式传递数据，所以PCI-E 接口每个针脚可以获得比传统I/O标准更多的带宽，这样就可以降低PCI-E设备生产成本和体积。另外，PCI-E也支持高阶电源管理，支持热插拔，支持数据同步传输，为优先传输数据进行带宽优化。
PCIE学习笔记 文档主要包括四个部分：1）Magwizard中例化模块的说明；2）内部结构；3）结合实际应用介绍应用层接口信号（我们主要帮客户解决这部分的问题，底层软件驱动部分由客户自己开发，Altera不负责支持）；4）学习初期疑问及AE的解答。 PCI Express Compiler说明 一〉system setting: 1)Pcie core的类型：软核、硬核。IVGX和2AGX包含硬核 2)PHY type: 选择用不同的器件来实现，可以看到下面支持lane的数量的不同。 3)Port type: Native Endpoint是比较新的类型，支持MSI中断消息（推荐类型）。Legacy Endpoint不支持。Root point是源端,endpoint 是目的端。 4)Xcvr ref_clk: 设置reclk的输入时钟，可以在手册中清楚看到，对于不同的器件，输 入参考时钟的区别。 5)Application Interface: 用于指定PCI Express中传输层和应用层的接口，如果用 MegaWizard，建议采用Avalon-ST. 6)Application clock: 指定应用的接口时钟，在选择硬核和软核时有区别。 7)Max rate: Gen1(2.5Gbps), Gen2(5.0Gbps) 8)Test out width: 设置test_out的宽度，对于不同的核和lanes有不同的设置。 9)PCIe reconfig: 重配置硬核只读配置寄存器。 二〉PCI register 1)BAR Type：主机以何种形式访问外部设备。BAR的数量？ 2)参考设备管理器中/网络适配器/属性。可以对应这些ID。MSI消息中断，windows 不支持，在Vista或linux中支持 三〉Capabilities Parameters 1)Tags supported 4-256 设置支持non-posted 请求的tags数目。 Hard IP：32 or 64 tags for X1，X4和X8模式。 Soft IP：4-256 for X1和X4模式，4-32 for X8模式。 2）Implement completion timeout disable 该选项只对Gen2的root ports和endpoints有效.
竭诚为您提供优质文档/双击可除 pcie总线规范 篇一：pcie总线标准简介 《pci-e1.0到3.0总线标准简介》 pci-express是最新的总线和接口标准，它原来的名称为“3gio”，是由英特尔提出的，很明显英特尔的意思是它代表着下一代i/o接口标准。交由pci-sig(pci特殊兴趣组织)认证发布后才改名为“pci-express”。这个新标准将全面取代现行的pci和agp，最终实现总线标准的统一。它的主要优势就是数据传输速率高，目前最高可达到10gb/s以上，而且还有相当大的发展潜力。pciexpress也有多种规格，从pciexpress1x到pciexpress16x，能满足现在和将来一定时间内出现的低速设备和高速设备的需求。能支持pciexpress的主要是英特尔的i915和i925系列芯片组。当然要实现全面取代pci和agp也需要一个相当长的过程，就象当初pci取代isa一样，都会有个过渡的过程。 pciexpress(以下简称pci-e)采用了目前业内流行的点对点串行连接，比起pci以及更早期的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线
请求带宽，而且可以把数据传输率提高到一个很高的频率，达到pci所不能提供的高带宽。相对于传统pci总线在单一时间周期内只能实现单向传输，pci-e的双单工连接能提供更高的传输速率和质量，它们之间的差异跟半双工和全双工类似。 pci-e的接口根据总线位宽不同而有所差异，包括x1、x4、x8以及x16，而x2模式将用于内部接口而非插槽模式。pci-e规格从1条通道连接到32条通道连接，有非常强的伸缩性，以满足不同系统设备对数据传输带宽不同的需求。此外，较短的pci-e卡可以插入较长的pci-e插槽中使用，pci-e接口还能够支持热拔插，这也是个不小的飞跃。 pci-ex1的250mb/秒传输速度已经可以满足主流声效芯片、网卡芯片和存储设备对数据传输带宽的需求，但是远远无法满足图形芯片对数据传输带宽的需求。因此，用于取代agp 接口的pci-e接口位宽为x16，能够提供8gb/s的带宽，远远超过agp8x的2.1gb/s的带宽。 尽管pci-e技术规格允许实现x1(250mb/秒)，x2，x4，x8，x12，x16和x32通道规格，但是依目前形式来看，pci-ex1和pci-ex16已成为pci-e主流规格，同时很多芯片组厂商在南桥芯片当中添加对pci-ex1的支持，在北桥芯片当中添加对pci-ex16的支持。除去提供极高数据传输带宽之外，pci-e因为采用串行数据包方式传递数据，所以pci-e接口
PCI-Express板卡PCB设计注意事项 V1.0 https://www.doczj.com/doc/fb13834496.html, 在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。以下供设计PCB时作为参考： ●插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100mm毫米）以内。超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。● PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。●差分对线中的两条走线要同步布线。如果走线要转弯，那么两条走线应该同步转弯，并且转弯要避免锐角、直角，而应该使用弧线或者钝角转弯。●差分对线走线过程中尽量避免使用VIA过孔，如果一定要通过过孔换层，那么两条走线应该同步做过孔，并且应该在靠近信号对线过孔处放置GND地信号过孔，条件允许时适当增加周边GND地信号过孔数量。 ●差分对线中的两条走线的长度差应该控制在5mil之内，最大10mil（约0.25mm）。PCB 走线的线宽建议是7mil（约0.18mm），两条走线的净间距建议是7mil。有关线宽和线间距的详细分析请参考PCIE规范。 ●两对差分对线之间的距离（例如PER对与PECK对）、或者差分对线和其它非PCIE信号的距离，建议不小于20mil（约0.5mm），以减少相互之间的串扰和电磁干扰（EMI）的影响。建议在两对差分对线之间用GND地线隔离，例如，从左向右是：GND、PECK对线、GND、PER对线、GND、PET对线、GND。 ● PCIE芯片，尤其是PCIE信号线的PCB反面，应该尽量避免走高频信号线，最好全GND 地铺铜。例如，CH367芯片的SCL信号线、IORD信号线是相对的高频信号线，建议不要穿越PCIE芯片走线。 ● PCIE需要在发送端（PETPN）和对方的接收端之间进行交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称，并且要摆放在靠近金手指这边。建议选择容量为0.1uF的高频电容，封装尺寸推荐使用0402，另外0603也可以接受，但是不允许使用直插封装的电容。 ●在设计PCB时，应该在PCIE芯片的每对电源引脚（VCC18GND、VCC33GND）附近放置一个容量为0.1uF左右的高频退耦电容，离芯片的距离不能太远。另外，整个芯片的VCC18和VCC33各需要一个容量不小于10uF的钽电容进行中低频退耦。 ●由于PCB过孔（VIA）电阻较大并且容易受长期高温老化影响而不稳定，为了减少其消耗的电压降，考虑到VCC18VCC33与GND之间的数百mA电流，建议连接PCIE芯片的电源或者GND走线上的过孔使用大过孔、双过孔或者使用双回路电源（两条路径）。●部分芯片组和主板支持PCIE板卡带电热插拔，为了支持带电热插拔，板卡设计时需要做两点额外处理：一是设计电路原理图时，请在PCIE芯片的PERST#引脚之信号线
】 PCIe总线概述 随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。 PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe 总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式，和基于报文的数据传送方式，并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。 PCIe总线的基础知识 与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe 总线使用的层次结构与网络协议栈较为类似。 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图4-1所示。 》
由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。 高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC 耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。 与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。 此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。 第1个PCIe总线规范为，之后依次为，，和。目前PCIe总线的最新规范为，而正在开发过程中，预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同，如表4-1所示。 表4-1 PCIe总线规范与总线频率和编码的关系 总线频率1[1]单Lane的峰值带宽编码方式 ！ PCIe总线规范 s？ 8/10b编码 5GT/s8/10b编码
PCI Express 标准概述本技术白皮书将回顾被成功广泛采用的 PCI 总线， PCI Express 所能带 PCI 总线 I/O 互连 I/O 总线被广泛应用于未来各种计算机平台。本白皮书还将 就PC总线技术的演变历程、PCI Express 的物理层和 软件层、PCI Express 所能带来的益处和竞争优势以及 此项崭新技术在测量自动化系统领域里预示的令人振奋 的深远意义，做个整体技术性概述。 PC 的演进历史 上世纪 90 年代初， PCI 总线一经推出，即统一了 当时并存的多种 I/O 总线，诸如 VESA 局域总线， EISA，ISA 和微通道等等，如图 1 所示。它首先被用于 实现芯片与芯片间互连并替代了不全面的 ISA 总线。在 早期，33MHz PCI 总线很好地满足了当时主流外设I/O 的带宽需要。然而现在情况发生了变化，处理器速度惊 人地提高，以及处理器和内存的频率也不断地攀升。在 这一期间，PCI 总线的频率由 33MHz 提高到66MHz， 而处理器的速度由 33MHz 提高到 3GHz。一个具有新 I/O 技术的总线设备如千兆以太网和 IEEE 1394B，就可 能占用几乎所有 PCI 总线带宽。 图1 PC 总线的发展历程 PCI 总线历史和概述 和以前的总线相比，PCI 总线具有很多优势，其中 最重要的是处理器的独立性，带缓冲的隔离，总线主控 和真正的即插即用。带缓冲的隔离真正地实现了 CPU 局域总线和 PCI 总线间在电路和时钟方面的隔离。这一 特性能为系统性能带来两个主要好处。首先是 PCI 总线 和 CPU 总线可以工作在各自的时钟周期；第二是由于 有独立的 PCI 总线速度和负载，可单独提高 CPU 局域 总线的频率。通过总线主控，PCI 设备以仲裁处理方式 访问 PCI 总线并且能直接控制总线处理业务，而不用等 主 CPU 为设备提供服务，从而使得整个 I/O 处理业务 的等待时间减少。即插即用操作，可以自动检测和配置
1 PCI Express总线接口板的设计与实现 文章出处：发布时间：2009/07/16 | 2006 次阅读| 0次推荐| 0条留言 业界领先的TEMPO评估服务高分段能力，高性能贴片保险丝专为OEM设计师和工程师而设计的产品Samtec连接器完整的信号来源 每天新产品时刻新体验完整的15A开关模式电源 在过去的十几年中，PCI总线得到了广泛的应用。但是随着微处理器、存储器和互连网络的飞速发展，并行数据传输的PCI总线其性能已经越来越不能满足高性能计算机平衡设计的要求。随后出现了许多串行互连技术，并行数据传输转为串行数据传输已经成为一种趋势。串行点对点的PCI Express总线以其良好的性能得到广泛应用。针对其应用，提出一种基于PCI Ex—press总线的接口板的设计与实现方法。 1 PCI Express总线简介 Intel在2001年首先提出了替代PCI总线的新总线技术——PCI Express，当时Intel称之为“3GIO”，意为“第三代l／o标准”。PCI—SIG于2001年、2006年先后提出了PCI Express 1．o／2．0规范。 PCI—Express总线具有点对点串行互联；双通道、高带宽、传输速度快；灵活的扩展性；低电源消耗，电源管理功能；支持设备热拨插和热交换；使用小型连接，节约空间，减少串拢；在软件层保持与PCI兼容等特点。 2 PCI Express总线系统结构 PCI Express的基本结构包括根组件(Root Com—plex)、交换器(Switch)、桥(Bridge)和终端设备(End—point)。集成在北桥芯片中的根组件，用于CPU和内存子系统于I／O设备之间的连接。交换器支持在不同终端设备间进行对等通信。桥是指PCI Express到PCI或PCI—X的桥接设备，实现PCI Express—to—PCI和PCI Express—to—PCI—X桥接功能，用来支持传统PCI／PCI—X设备。 终端设备可以包括多个功能模块，可以通过其有且仅有的一个上游端El与根设备或Switch连接。通常，终端设备指的是系统的外围设备，如以太网、USB或图形设备。如图1所示。
PCIe总线的基础知识 与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe 总线使用的层次结构与网络协议栈较为类似。 4.1.1 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图4-1所示。 由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。 高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC 耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。 与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。 此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。 PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe 总线使用的版本相关。 第1个PCIe总线规范为V1.0，之后依次为V1.0a，V1.1，V2.0和V2.1。目前PCIe总线的最新规范为V2.1，而V3.0正在开发过程中，预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同，如表4-1所示。
与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。 4.1.1 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图4-1所示。 由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。 高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC 耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。 与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。
此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。 PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。 第1个PCIe总线规范为V1.0，之后依次为V1.0a，V1.1，V2.0和V2.1。目前PCIe总线的最新规范为V2.1，而V3.0正在开发过程中，预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同，如表4-1所示。 表4-1PCIe总线规范与总线频率和编码的关系 如上表所示，不同的PCIe总线规范使用的总线频率并不相同，其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码，即在PCIe链路上的10 bit 中含有8 bit的有效数据；而V3.0规范使用128/130b编码方式，即在PCIe链路上的130 bit 中含有128 bit的有效数据。 由上表所示，V3.0规范使用的总线频率虽然只有4GHz，但是其有效带宽是V2.x的两倍。下文将以V2.x规范为例，说明不同宽度PCIe链路所能提供的峰值带宽，如表4-2所示。 表4-2PCIe总线的峰值带宽 由上表所示，×32的PCIe链路可以提供160GT/s的链路带宽，远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIe V3.0规范使用4GHz的总线频率，将进一步提高PCIe链路的峰值带宽。