电子科技大学
硕士学位论文
10bits 100 MSPS Pipelined ADC的采保和时钟电路研究与设计
姓名：李宏斌
申请学位级别：硕士
专业：微电子学与固体电子学
指导教师：杨谟华
20050101
摘要
摘要
基于通信系统对高速高精度模数转换器的应用需求及采保电路在ＡＤＣ中的重要作用，本文主要的研究方向是：进行１．５位每级流水线ＡＤＣ系统级仿真，设计１．５位每级１０位１００ＭＳＰＳ流水线ＡＤＣ的典型单元采保电路和时钟电路。
首先，利用Ｍａｔｌａｂ进行ＡＤＣ系统级仿真。验证失调电压、运放增益误差对级转换电路的输出范围的影响；证明子ＤＡＣ基准偏差导致流水线ＡＤＣ出现失级和失码，指导电路级设计进行电容匹配来减小子ＤＡＣ基准偏差。
其次，在Ｃａｄｅｎｃｅ环境下基于ＳＭＩＣ提供的３．３Ｖ单电源０．３５９ｍＣＭＯＳ标准工艺模型，对采保电路和时钟电路进行了Ｈｓｐｉｃｅ仿真。
在采保电路的设计中，理论分析采样开关误差来源，设计出消除衬偏的全差分采样开关，仿真得到其ＳＦＤＲ为８６．２ｄＢ；应用快速建立理论，设计出动态偏置的折叠式共源共栅运算跨导放大器。结果证明：采保电路达到了１０位精度、１００Ｍｈｚ采样频率，消耗功率３０．１ｍＷ的技术指标。时钟电路产生互不交叠时钟信号，边沿小于２００ｐｓ。
最终，研究设计的采保和时钟电路已经成功应用于１０位ｌｏｏＭｓＰＳ流水线ＡＤＣ中。
关键词：流水线模数转换器采保电路时钟电路开关运算跨导放大器
电子科技大学硕士学位论文
ＡＢＳＴＲＡＣＴ
Ｈｉｇｈ—ｓｐｅｅｄａｎｄｈｉｇｈｒｅｓｏｌｕｔｉｏｎＡＤＣｓｆｉｎｄｗｉｄｅａｐｐｌｉｃａｔｉｏｎｉｎｃｏｍｍｕｎｉｃａｔｉｏｎｓｙｓｔｅｍｓ．Ｔｈｉｓｄｉｓｓｅｒｔａｔｉｏｎｓｔｕｄｉｅｓｓｙｓｔｅｍｌｅｖｅｌｓｉｍｕｌａｔｉｏｎｏｆ１．５ｂ／ｓｔａｇｅｐｉｐｅｌｉｎｅｄＡＤＣ，ａｎｄｄｅｓｉｇｎｓｔｈｅｔｙｐｉｃａｌｕｎｉｔｃｉｒｃｕｉｔｓｏｆ１０ｂｉｔｓ１００ＭＳＰＳｐｉｐｅｌｉｎｅｄＡＤＣｗｈｉｃｈａｒｅｓａｍｐｌｅ—ａｎｄ－ｈｏｌｄｃｉｒｃｕｉｔａｎｄｃｌｏｃｋｃｉｒｅｕｈ．
ＩｎｔｈｅｓｉｍｕｌａｔｉｏｎｏｆｓｙｓｔｅｍｌｅｖｅｌｗｉｔｈＭａｔｌａｂｔｏｏｌ，ｔｈｅｐａｐｅｒｄｉｓｃｕｓｓｅｓｔｈｅｉｎｆｌｕｅｎｃｅｏｆｏｆｆｓｅｔｖｏｌｔａｇｅａｎｄｇａｉｎｅｒｒｏｒｔｏｏｕｔｐｕｔｒａｎｇｅｏｆｐｉｐｅｌｉｎｅｄｓｔａｇｅｓ．ＡｎｄｉｔｐｒｏｖｅｓｓｕｂＤＡＣｒｅｆｅｒｅｎｃｅｅｒｒｏｒｐｒｏｄｕｃｅｎｏｎ－ｍｏｎｏｔｏｎｉｃｉｔｙａｎｄｍｉｓｓｉｎｇｃｏｄｅ，ＳＯｃａｐａｃｉｔｏｒｍｉｓｍａｔｃｈｃａｌｉｂｒａｔｉｏｎｔｅｃｈｎｉｑｕｅｉＳｎｅｅｄｅｄｉｎｏｒｄｅｒｔｏｒｅｄｕｃｅｓｕｂＤＡＣｒｅｆｅｒｅｎｃｅｅｒｒｏｒ．
Ｔｈｅｒｅｓｕｌｔｓｏｆｓａｍｐｌｅ—ａｎｄ—ｈｏｌｄｃｉｒｃｕｉｔａｎｄｃｌｏｃｋｃｉｒｃｕｉｔａｒｅｂａｓｅｄｏｎｃｉｒｃｕｉｔｌｅｖｅｌＳＰＩＣＥｓｉｍｕｌａｔｉｏｎｓｉｎＣａｄｅｎｃｅｗｉｔｈＳＭＩＣｐｒｏｖｉｄｅｄ３．３Ｖｏｌｔｓｉｎｇｌｅｓｕｐｐｌｙｖｏｌｔａｇｅ０．３５９ｍＣＭＯＳｓｔａｎｄａｒｄｐｒｏｃｅｓｓｍｏｄｅｌ．
ＴｈｅｔｈｅｓｉｓｓｔｕｄｉｅｓｔｈｅＭＯＳｓｗｉｔｃｈｎｏｎ—ｉｄｅａｌｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，ａｎｄｄｅｓｉｇｎｓａｆｕｌｌｄｉｆｆｅｒｅｎｔｉａｌｓａｍｐｌｅｓｗｉｔｃｈｔｈａｔＣａｎｅｌｉｍｉｎａｔｅｓｕｂｓｔｒａｔｅｂｉａｓｖｏｌｔａｇｅ．ＴｈｅｓｗｉｔｃｈＳＦＤＲｉｓ８６．２ｄＢ．Ｂａｓｅｄｏｎｔｈｅｔｈｅｏｒｙｏｆｆａｓｔｓｅｔｔｌｉｎｇｂｅｈａｖｉｏｒ，ａｆｏｌｄｅｄｃａｓｃｏｄｅｏｐｅｒａｔｉｏｎａｌＴｒａｎｓｃｏｎｄｕｃｔａｎｃｅａｍｐｌｉｆｉｅｒＯＴＡｗｉｔｈｄｙｎａｍｉｃｂｉａｓｖｏｌｔａｇｅｉｓｄｅｓｉｇｎｅｄ．Ｔｈｅｓｉｍｕｌａｔｉｏｎｓｈｏｗｓｔｈａｔｔｈｅｓａｍｐｌｅ—ａｎｄ－ｈｏｌｄｃｉｒｃｕｉｔｈａｓ１０ｂｉｔｒｅｓｏｌｕｔｉｏｎ，８０ｄＢＳＦＤＲａｎｄ３０．１ｍＷｐｏｗｅｒｃｏｎｓｕｍｐｔｉｏｎｆｏｒｔｈｅｆｒｅｑｕｅｎｃｙｏｆ１００ＭＳＰＳ．Ｔｈｅｃｌｏｃｋｃｉｒｃｕｉｔｇｅｎｅｒａｔｅｓａｓｅｔｏｆｃｌｏｃｋｓｉｇｎａｌｓｗｉｔｈｔｗｏｎｏｎｏｖｅｒｌａｐｐｉｎｇｐｈａｓｅｓ，ｔｈｅｒｉｓｉｎｇａｎｄｄｒｏｐｔｉｍｅｉｓｌｅｓｓｔｈａｎ２００ｐＳ．
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ｏｐｅｒａｔｉｏｎａｌｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅａｍｐｌｉｆｉｅｒ（ＯＴＡ）
ＩＪ
独创性声明
本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。
签名：垄塞ｉ丛日期：蜱，月升日
关于论文使用授权的说明
本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。
（保密的学位论文在解密后应遵守此规定）
签名：毒耕导师签名：
日期：∥了每［肜形日
第一章引言
第一章引言
１．１国内外研究状况和进展
随着计算机技术、多媒体技术、数字信号处理技术、微电子技术的发展，电子技术的应用已渗透到民用领域的各个角落，不断推出先进的电子系统。在现代先进的电子系统前端和后端都将应用到Ａ／Ｄ转换器，以改善数字处理技术的性能，特别是诸如雷达、声纳、高分辨率视频和图像显示、医疗成像、高性能控制器和传动器，以及包括无线电话和基站接收机在内的现代数字通讯系统等应用对高速、高分辨率的Ａ／Ｄ转换器的需求不断增加。特别是随着传感器和微处理器的数据处理及管理能力的提高，Ａ／Ｄ转换器已成为传感器和微处理器之间的薄弱环节，对高速、高分辨率Ａ／Ｄ转换器的需求日益增长。因此，Ａ／Ｄ转换器的市场呈稳步增长的发展趋势。
通信是模拟电路发展的主要推动力。第三代移动通信将对语音、图像、数据等多媒体提供比第一代、第二代更快更优的服务，这就对模拟电路提出更宽频带和更大动态范围的要求。对于ＡＤＣ，也就是更高的转换速率和更低的系统噪声。因而，第三代通信已经成为高速、高分辨率、低功耗、低成本ＡＤＣ竞争的大市场。
近年来，对高速Ａ／Ｄ转换器的研究最为活跃。在基本的Ｆｌａｓｈ电路结构基础上，又出现了一些改进结构，如子区式或分级（Ｓｕｂｒａｎｇｉｎｇ）电路结构、折叠插值（ＦｏｌｄｉｎｇｍａｄＩｎｔｅｒｐｏｌａｔｉｎｇ）电路结构、流水线（Ｐｉｐｅｌｉｎｅｄ）电路结构并行时间交织（ＰａｒａｌｌｅｌＴｉｍｅ－Ｉｎｔｅｒｌｅａｖｅｄ）和过采样△．∑电路结构。但是各种结构都有其自身的优缺点。
基本的Ｆｌａｓｈ电路结构在现有的结构中速度最快，输入输出延时最小，但是随机失调电压致使其分辨位数低，按指数关系增长的比较器数使其消耗的面积大、功耗大‘ｕ】。为此，人们正在努力的研究平均技术来减少随机失调电压对分辨位数的制约１３，４］，但对功耗和面积的损耗限制了它的应用范围。
皇量型丝盔堂堡主堂堡垒塞一子区结构通过将转换范围分区和信号分步转换来换取电路规模和功耗的减少，但是其利用多级串行转换来得到一个输出的工作方式大大降低了转换的速度ｔ５，６｜。
折叠插值结构应用折叠和插值技术纠正了全并行结构中电路规模按指数增长的缺点，但是折叠处理限制了输入信号的带宽，而且对晶体管跨导和匹配的要求使得它不利于ＣＭＯＳ实现【７＇｛；１。
并行时间交织结构的工作原理是由通信原理中的分时复用技术演变过来的【刚，它将多路结构一致的ＡＤＣ组合在一起，使得它们对同一个输入信号进行时间交织采样，从而达到单个ＡＤＣ所不能实现的速度，但是各路信道失配、增益不匹配和非均匀采样等问题使其到达较高的精度［１０．“】。
受数字系统中新发展的流水工作方式的启发，近年来在高精度视频ＡＤＣ中提出了流水工作新方式。从整个转换过程来看，流水工作方式可以看作是串行的，但就每一步转换来看，又是并行转换的，其速度较快旧”ｏ引。因此，这种转换方式可以实现很高的转换频率，即能处理较高的信号频率。
过采样Ａ忑电路结构利用过采样和频域噪声搬移可以得到很高的分辨率，但是过采样使其转换速度一般很低ｆｌ引。∑一△调制在音频领域取得了极大的成就，这主要归因于它固有的高精度。另一方面，虽然实现∑一△调制的数字电路非常复杂，但它一般没有较高的器件特性匹配要求，这使得它可以充分利用当前最为先进和成熟的ＣＭＯＳ工艺，也易于系统集成。
正是因为这些特点，现在正把它的应用范围扩大到视频领域。在高分辨率～，Ｄ转换器电路设计中，△忑电路结构是目前很流行的一种电路设计技术。这种电路结构不仅在高分辨率低速或中速Ａ／Ｄ转换器方面将逐步取代积分型电路结构，而且这种结构同流水结构相结合，有望实现高分辨率、高速Ａ／Ｄ转换器。
设计技术既可以制造工艺为基础，又能推动制造工艺的进步。目前，用于制造ＡＤＣ的工艺技术几乎涉及双极、ＭＯＳ、ＢｉＣＭＯＳ、ＳＯＩ、ＧｃＳｉ、ＧａＡｓ等所有半导体技术。其中双极工艺、ＣＭＯＳ工艺和ＢｉＣＭＯＳ工艺这三种工艺是主流工艺技术，由于采用这三种工艺的ＡＤＣ制造厂家都制作出了高性能的ＡＤＣ，因而这三种工艺技术至今尚未分出其水平的高低。另外，在微细加工尺寸方面，
大多数商品化高性能产品的加工尺寸都在０．３５１ｘｍ～Ｏ．８¨ｍ，正逐步趋向于０．１３ｕｍ～０．３５１ｘｍ水平。
第一章引言
在Ａ／Ｄ的研究、设计和制造领域，国外起步早，发展速度快，发展全面。而国内起步晚，发展速度较慢，主要集中在低端产品领域。
在业界，国外的公司的产品几乎占领了整个高端市场。ＡＤ公司最新推出应用于无线和有线宽带通信、雷达和卫星子系统等领域的１２位Ａ／Ｄ中频采样转换器一ＡＤ９４３３，它的采样速率达到１２５ＭＳＰＳ（每秒百万次采样），中频采样速度可达３５０ＭＨｚ，它带有片上基准和片上跟踪保持电路，具有低成本、低功耗、小尺寸和方便使用等特点。它用＋５Ｖ和＋３．３Ｖ两种电源，＋２．５Ｖ和３．３Ｖ的ＴＴＬ／ＣＭＯＳ输出，其ＳＮＲ（信噪比）为６８ｄｂ，ＳＦＤＲ（突然频率偏移率，。达到９０ｄｂ，ＴＨＤ（总谐波失真）为９０ｄｂ，功耗为９５０ｍＷ（在１２５ＭＳＰＳ下）。它采用一种先进的ＢｉＣＭＯＳ工艺制作，封装为５２引线表面安装式ＺＱＦＰ。
ＳＰＴ公司采用折叠和辅助修调结构，已生产出具有采样速率为２０ＭＳＰＳ，功耗为７６ｍＷ的１２位ＡＤｃ——ｓＰＴ７９３５。工作电压范围为２．７Ｖ～３．６Ｖ，它的信噪比ＳＮＲ为６２ｄｂ（４．４９９５ＭＨｚ时）。表１－１是国外典型的高速Ａ／Ｄ转换器的参数一览表。
表１－１国外典型高速Ａ／Ｄ转换器的参数裹
公司名称产品型号位数采样＠／ＭＳＰＳ输入带宽，ＭＨｚｌ孙Ⅱ“ｄＢＳＩＮＡＤ，ｄＢＳＦＤＲ√一ｄＢＡＤＩＡＤ９０７０１０１００２３０ｊ５５５４
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电子科技大学硕士学位论文
我国从７０年代开始研制Ａ／Ｉ）转换器，至今已研制出８位、１０位、１２位、１４位、１６位的ＡＤＣ产品，但产品的性能还远远达不到高端应用要求；高端Ａ／Ｄ还处于高校和科研院所的研究阶段”。Ｉ。
针对流水线结构适应于高速高精度第三代移动通信的要求，目前流水线结构成为人们研究的热点。在实际电路实现时，ＣＭＯＳ流水线ＡＤＣ的精度要求要受到诸多电路和工艺非理想因素的影响。如：电容失配、比较器失调、运放的增益有限。因此，ＣＭＯＳ流水线ＡＤＣ电路速度优化、精度优化、低压低功耗设计技术三个方面研究尤为活跃。
‘在速度优化方面，主要集中在提高单元电路的带宽、减小建立时间等。针对减小建立时间方面，人们努力的提高运放的压摆率，合理的分步极零点，合理的进行大信号建立和小信号建立的时间的分割【ｌ－”Ｉ。
在精度优化方面，为了达到１０位以上的设计精度，人们从模拟校正和数字校正两方面做出了努力。模拟校正有常规的元件匹配校准方法，还有人们目前正在努力研究的电容变换、电容误差平均等技术。数字校准［１９】可划分为前台自校准技术和后台自校准技术。前台自校准技术时值自校准过程与Ａ／Ｄ转换不能并行进行，在执行自校准时必须中断正常Ａ／Ｄ转换的实现；后台自校准技术时值自校正过程与Ａ／Ｄ转换可以并行的实现，即自校准过程可以随时进行，而不影响正常的刖Ｄ转换。
为了在Ａ／Ｄ转换过程中跟踪和排除由于温度、电源电压等环境因素变化所造成的影响和误差，需要自校准过程连续周期的进行。为了正常的Ａ／Ｄ转换降低静态误差，需要自校准过程是后台进行的，因此后台连续自校准技术对于进一步提高ＡＤＣ性能具有更重要的意义。
在低压方面，主要有ｒａｉｌ．ｔｏ．ｒａｉｌ的运放设计技术１２０１、模拟开关的电压自举技术和开关运放技术等。在低功耗方面，人们的设计思路是：在不影响功能的情况下，通过复用技术减少流水线结构中运放、比较器和电容的数目；采用低压运放和比较器单元；优化流水线ＡＤＣ的总体设计，尽量降低对单元电路的性能要求。因此人们在努力研究级分辨率的优化、级问缩小技术和单元电路的复用技术。
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第一章引言
１．２课题的目的和意义
从上面对国内外研发、生产的全面分析表明，我国在模数转换技术领域与国外已经存在明显的差距，特别是在高端集成芯片领域。目前我国应用的高性能ＡＤＣ主要依靠进口，由我们自己设计生产出高性能模数转换器已成为当务之急。
如图１．１所示，在第三代移动通信系统中，数字ＩＦ接收器在数字系统中进行信号正交化处理，从而避免了模拟系统信号正交化带来的正交失配。但是对ＡＤＣ的性能要求提出了更高的要求。如果第一个带通滤波器（ＢＰＦ）不能很好的抑制邻近干扰，那么系统要求ＡＤＣ的线性度要高；无论是语音信号还是视频信号要求ＡＤＣ的动态范围要高；为了满足采样定理，ＡＤＣ必须有与ＩＦ值相当的输入带宽；同时ＡＤＣ必须满足信道最小信噪比的要求并具有合理的功耗。因此，数字ＩＦ接收器中使用的ＡＤＣ要求精度要在ｌＯ位以上，采样率要达到１００ＭＳＰＳ。正是无线通信的推动作用促进了高速高精度ＡＤＣ的快速发展，其中，流水线结构成了高速高穰度视频宽带ＡＤＣ的主流结构。
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图ｔ－１数字ＩＦ接收器
基于ＡＤＣ的市场应用前景和我国在此领域的现状，我们整个课题组正在设计高速、高分辨率Ａ／Ｄ转换器，即１０ｂｉｔｓｌ００ＭｈｚｐｉｐｅｌｉｎｅＡＤＣ。根据系统划分，本论文承担了系统仿真工作，系统时钟的电路级设计和仿真工作，以及前端采样保持电路的电路级设计和仿真工作。
从理论上讲，系统仿真是非常重要的也是必须的，它从系统级进行优化，从而在保证功能的情况下降低单元电路的设计难度；系统时钟的驱动、周期、占空比以及各周期之间的延时大小直接影响到整个系统的工作：前端采样保持
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电路的线性度、噪声、增益、输入输出范围和对后端的驱动能力都直接影响到后面各个子ＡＤＣ的工作；特别是噪声会被后面的电路放大，这是ｐｉｐｅｌｉｎｅＡＤＣ研究的一个重点。
从实际应用上讲，ｐｉｐｅｌｉｎｅＡＤＣ速度快、功耗低、面积相对小、价格相对低，特别适合应用于通信领域；而且，系统时钟和前端采样保持电路几乎是所有ＡＤＣ设计都需要的，尽管不同ＡＤＣ对系统时钟和前端采样保持电路的要求各不相同，但是本课题的研究仍具有通用的特点。
１．３论文的主要内容
本论文共六章。第一章全面的介绍了国内外在Ａ／Ｄ领域的情况，给出了本文的目的和意义。第二章我对每级１．５位的流水线ＡＤＣ做了基础的系统仿真工作。第三章我采样保持电路的电路级设计做了理论的基础分析。第四章我根据实际设计的采样保持电路做了理论分析，并给出了最终的电路级仿真结果，第五章我对实际设计的两相不交叠系统时钟做了理论的基本介绍，并给出了电路级仿真结果。最后，第六章是我对自己所做的工作进行了总结。
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笙三皇煎盔垡垒里兰墨竺堡笪墨一
第二章流水线ＡＤＣ系统级仿真
流水线结构ＡＤｃ由多级结构和功能相似的子电路组成，其高速性能通过各级子电路的并行工作获得，而其高分辨率性能可通过增加子电路的级数和引入数字校正电路来实现。
本章从系统级角度出发对流水线ＡＤＣ进行分析，主要内容包括：１）介绍流水线ＡＤＣ的工作原理；２）从采样原理出发，分析采保的功能并进行采样的系统级仿真；３）针对子电路在流水ＡＤＣ中的特殊作用，进行子级电路系统仿真，从而得出各种非理想因素对子电路输出的影响；４）最后，对流水线ＡＤＣ进行基础的系统仿真，并介绍ＡＤＣ性能评价的几个静态和动态指标。
２．１流水线ＡＤＣ结构
流水线结构的主要优点在于：第一，流水线结构中各模数转换级可处于并行工作状态，提高了转换速率；第二，理论上要提高Ａ／Ｄ的分辨率只要在流水线结构中级联更多级转换电路，与全并行的相比节约了芯片面积并降低了功耗。流水线结构在子区结构的各级之间加入采样保持放大器（ＳＨＡ）电路，因此使各级转换后剩余的模拟量进行保持，各级子电路可并行的对各级内ｓ姒所保持的模拟量进行转换。从整个转换过程看，流水线工作的方式是串行的，但是就每一级的子电路来看，它是并行的。因此，总的最大转换速度取决于尊纱ｊｉ路的最大转换速度；而且总的转换速度与流水线结构子电路的级数无关。≯一ｌ给出了典型的流水线ＡＤＣ的原理图【２ｌＪ。
如图２－Ｉ，流水线ＡＤＣ由时钟发生器、采样保持电路、级转换电路、延时对准电路、数字校正电路、基准电路和偏置电路构成。一般地，流水线转换结构在双相不交叠时钟的控制下工作，双相不交叠时钟由时钟产生电路产生，时钟产生电路的功能是将输入时钟信号经过ＲＳ触发器生成两相不交叠时钟ｑｂｓ和巾ｆ，控制流水线转换结构中的ＳＨＡ和级电路在采样相和放大相间切换工作。
假设中ｓ对应于采样相，中ｆ对应于放大相，则图２．１中ＳＨＡ和Ｓｔａｇｅ１～Ｓｔａｇｅ１３方框中时钟ｏｓ和中ｆ的排列次序就代表各级电路之间的工作状态的对应关系。在进行模数转换时，ＳＨＡ在采样相对输入信号进行采样，然后在保持相向Ｓｔａｇｅ
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ｌ输出，即作为Ｓｔａｇｅｌ的输入电压Ｖｉ：Ｓｔａｇｅ１中的Ｓ／Ｈ电路对Ⅵ进行采样和保持，同时ｓｕｂＡＤＣ对Ⅵ进行Ａ／Ｄ转换，所得到的ｋｊ．ｂｉｔ转换结果不仅作为本级转换结果输出到延迟对准寄存阵列，而且也作为ｓｕｂＡＤＣ的数字输入来实现对Ⅵ的估计，模拟减法电路实现Ⅵ与ｋｌ＿ｂｉｔ估计值相减，所得的余差信号在放大相通过放大器放大２０ｌｏ倍后，作为本级的模拟输出ｖｏ向Ｓｔａｇｅ２输出：Ｓｔａｇｅ２～Ｓｔａｇｅｎ的电路结构和工作过程与Ｓｔａｇｅ１相似，只是其中的ｓｕｂＡＤＣ、ｓｕｂＤＡＣ和余差放大倍数分别为ｋ２．ｂｉｔ～ｋｎ．ｂｉｔ、ｋ２．ｂｉｔ～ｋｎ－ｂｉｔ和２ｋ２。１～２ｋｎ－１；Ｓｔａｇｅｎ的模拟输出送到ｋｎ”ｂｉｔＦｌａｓｈＡＤＣ，实现最后一级Ａ／Ｄ转换，ＦｌａｓｈＡＤＣ的转换输出也送到延迟对准寄存器阵列。
由于流水线转换结构对模拟信号的逐级串行流水处理，对应于同一个模拟输入的各级电路的数字转换输出是逐级延迟的，延时对准寄存器阵列的作用是给流水线结构的数字输出加入一个恰恰是逐级减少的延迟，这样使得对应于同一个模拟输入的各级电路数字输出能在时序上对齐后输出。因此，在流水线ＡＤＣ工作最初的几个周期内输出不能进行实时输出。为了避免电路的非理想因素带来不可校准的误差，一般可在各级电路中采样冗余分辨率设计。
图２－１流水线ＡＤＣ的系统结构
１．５ｂｉｔｓ每级流水线ＡＤＣ结构实际上是２ｂｉｔｓ每级流水线ＡＤＣ结构。在级转换电路，它的ｓｕｂＡＤＣ由两个比较器组成，输出ｏｏ、０１、１０三个数字码；它的ｓｕｂＡＤＣ
蔓三里亟查堡垒鉴墨竺丝堕塞
功能也是由模拟开关根据ｓｕｂＡＤｃ的比较结果在Ⅵ∞，－Ｖｒ之间进行选择来实现：放大器的放大倍数是２倍；数字校正电路是把每级三个码值（相当于１．５ｂｉｔｓ）通过冗余设计厨其中的一个码值来实现校正，所以１．５ｂｉｔｓ流水线ＡＤＣ级转换电路的有效分辨率是１ｂｉｔ。
２．２采样定理及其系统仿真
２．２．１理论分析
在一般情况下，一个理想的采样保持电路以时间Ｔ为间隔对输入信号采样。时域上由输入信号乘以一个单位冲激串来表示。即，理想抽样就是以周期性冲激串来对连续时间信号进行抽样。其原理如图２—２所示。图中，ｘ（ｔ）是采样器的输入信号，ｐ（ｔ）是周期性单位冲激序列，ｘ。（ｔ）是采样器的输出信号。ｘ（ｔ）和ｐ（ｔ）相乘得到ｘ。（ｔ）。
ｘ（ｔ）
ｔ—ｎＴ）
图２－２理想抽样的原理图
从时域进行分析，我们知道，周期性单位冲击序列为：
ｐ（ｆ）＝∑８（ｔ—ｎＴ）（２—１）
㈣
与ｘ（ｔ）相乘后的结果为：
¨¨
ｘ，（，）＝ｘ（ｆ）ｐ（ｆ）＝ｘ（ｒ）∑８（ｔ—ｎＴ）＝∑ｘ（ｎＴ）６（ｔ—ｎＴ）（２－２）
ＭＭ
所以，抽样过程的时域过程可用图２．３表示。从图中我们可以看出，输入信号经过周期性单位冲击信号抽样后的结果为抽样时刻输入信号的数值。因此采样后的信号在时间上是离散的，但在数值上是连续的。数值上的离散化在ＡＤＣ的量化过程中完成。
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图２－３抽样过程的时域图解
从频域上分析，我们知道：
善（ｆ）÷｝工’（．，国）．ｐ（ｆ）÷｝ｐ（ｊｃｏ）．
理论推导得到：
州川＝去瞳（川州川】＝争差硼（国一帆））（２－３）
厶
圈２．４抽样过程的频域图解
所以，抽样过程的频域过程可用图２．４表示。这表明：对连续时间信号在时域理想抽样，就相当于在频域以抽样频率Ｃｏｓ为周期进行延拓，幅值减小１／Ｔ。信号的带宽为２（０Ｍ，当∞。电∞Ｍ时，信号在频域必然发生混迭，那么最终经过系统恢复出的信号将出现失真。要使频谱不混迭，就必须满足：
ｍ；≥２０）Ｍ（２－４）
这个关系称为频域抽样定理。其中，∞。抽样信号ｐ（ｔ）的频率，ｏ）Ｍ为输入信号
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第二章流水线ＡＤＣ系统级仿真
的频率，艘ｆＭ称为Ｎｙｑｕｉｓｔ频率，把最大允许的抽样时间间隔Ｔｓ＝１／（２ｆ；曲称为Ｎｙｑｕｉｓｔｌ＇司隔。
当然，在实际实现信号抽样时，理想抽样是做不到的，通常采用的是平顶抽样。其原理如图２．５所示。即将理想采样的输出信号经过宽度为Ｔ的方波函数，也就是将理想采样的输出与方波函数进行时域卷积，从而产生采样的平台。
２．２．２系统仿真缸０
图２．５平顶抽样原理图
前面我们对采样过程进行了系统的理论分析，但是实际有很多非理想的因素影响着采样的精度。如由于实际采样时间的不确定性引入的ｉｉｔｔｃｒ噪声，由于采保放大器的增益误差和增益非线性引入的误差等，这里我们做了采样电路的系统仿真，并主要分析ｊｉｔｔｅｒ噪声的影响。采保放大器会引入增益误差、失调误差和增益非线性误差，采保位于ＡＤＣ系统的最前端，所以采保运放引入的这些误差对整个ＡＤＣ系统的影响非常严重。采保引入的这些误差和级转换电路中放大器引入的误差一致，’所以我们把采保放大器引入的误差放到下节一起讨论。
图２－６理想采样仿真结果
皇兰型垫奎兰堡圭堂垡丝塞———利用上一节的理论，我们对理想采样进行了建模仿真。如图２－６所示，输入是正弦信号，我们取卜『ｙｑｕｉｓｔ时间对其进行采样，得到的采样点如图所示。从中我们可以看出，理想采样没有引入误差。
我们知道，采用ＡＤＣ对模拟信号进行转换时，总需要一定的时间来完成采样、量化及编码工作。ＡＤＣ的转换时问ｋＤＮｖ取决于器件采用的转换方法、转换位数等多个因素。如果在ＡＤＣ转换时间ＴｃｏＮｖ内，输入模拟信号仍在变化，此时进行量化显然会产生一定的误差Ｐ１１。
如果我们以最常用的正弦信号为例来估计这个误差。如对正弦信号ｖ＝ＶＦｓｓｉｎ（２心）采样，在ＡＤＣ转换时间ＴｃｏＮｖ内，信号电压最大变化发生在正弦信号过零处，此时信号的变化率为：
ｄｒ／斑ｋ＝２矿名
而在转换时间Ｔｃ０Ｎｖ内最大可能出现的误差为ＡＶ＝咒ＤⅣｒ?ｄｒ／出ｂ＝２明名ｚ；ｎⅣ，（２—５）（２—６）
为了使Ｔｃ０Ｎｖ内输入信号变化带来的误差小于量化电平Ｑ＝ＶＦｓ，＇２ｎ，我们可以估算ＡＤＣ最大输入正弦信号的频率为：一．
厶。＝ｌ／（２”１魍；。，）（２—７）
其中ｎ为ＡＤＣ的分辨位数。显然，这影响了ＡＤＣ的转换速度，为此我们在ＡＤＣ前加一个采保电路来改善的ＴｃｏＮｖ影响。这相当于在ＡＤＣ转换时间内开了一个窄“窗孔”，将每次窗孔开启瞬时内的模拟信号快速采样。此窗孔称为“孔径时间”（ＡｐｅｒｔｕｒｅＴｕｎｅ）Ｔ。，它一般远远小于转换时间ＴｃｏＮｖ。显然，如果在孔径时间Ｔａ内，输入的模拟信号的变化仍不能忽略，这也会引入一定的误差，我们称其为孔径误差。采样采保电路后输入信号的最大频率可以上升为：
，ｍ。。＝ｉ／（２”１刀疋）（２．８）
定义相邻两次采样的孔径时间的偏差为孔径抖动，也称为孔径不确定性，这会引入ｊｉｔｔｅｒ噪声。图２—７中，输入信号的频率是ＩＭＨｚ，输入信号的范围是【’ＩＶ，ｌｖ】，我们以ＳＭＨｚ的采样频率对其采样（上图）。为了获得１０ｂｉｔｓ的分辨位数，必须使孔径抖动小于孔径时间（下图）。
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第二章流水线ＡＤＣ系统级仿真
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图２－７时间抖动的影响
２．３级转换电路系统仿真
图２－８级转换电路原理图
图２?８是级转换电路的原理图。它的工作原理在２．１节中已经说明，本节主要针对级转换电路的关键单元子ＡＤｃ（ｓｕｂＡＤＣ）、子ＤＡｃ（ｓｕｂＤＡＣ）和乘２放大器引入的误差进行系统分析，并给出系统仿真结果。
２．３．１级转换电路的理想特性
根据理论分析㈣，对级转换电路的关键单元进行系统建模，并进行仿真，图２－９、图２－ｌＯ和图２－１１分别是理想时级转换电路输入／输出特性、子ＡＤＣ输出特性和子ＤＡＣ输出特性。子ＡＤＣ和子ＤＡｃ的基准电压为ｌ／４Ｖｒｅｆ和．１／４Ｖｒｅｆ（对应ｏ．２５ｖＳｎ一０．２５Ｖ）；级转换电路的输入范围和输出范围是【－１Ｖ，ｌＶ】；子ＡＤＣ的数
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字输出为Ｏ、ｉ和２；子ＤＡＣ的输出为．１／２Ｖｍｆ．Ｏ和１／２Ｖｒｅｆ（对应－０．５Ｖ、ＯＶ和０．５Ｖ）ａ在级转换电路的输入／输出特性曲线中，斜率为２（就是乘２运放的增益），４个折点分别为（－０．２５，０．５）、（－０．２５，．Ｏ．５）、（Ｏ．２５，０．５）和（Ｏ．２５，－０．５）。
图２－９理想的级电路输入／输出仿真
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图２－１０子ＡＤＣ的输出图２－１１理想的级电路仿真２．３．２乘２运放电路引入的误差
上面给出的是理想的级转换特性，实际上乘２运放会引入增益误差、非线性误差、失调电压。下面我们逐一的加以分析。这些误差使级转换电路的输出范围发生变化，从而影响后面的级转换电路的正常工作。但是它不影响本级子ＡＤＣ和子ＤＡＣ电路的输出特性。
我们设乘２运放的输入为Ｘ，乘２运放的输出为ｆ（ｘ）。理想的传输函数为ｆ（ｘ声２＋ｘ；如果乘２运放的增益大于２或者小于２，即ｆ（ｘ）＝（２＋ｅｒｒｏｒ）＊ｘ，必然引入增益误差，图２—１２出示了乘２电路引入增益误差。左图增益大于２，级转换电路的输出范围大于２，这会使最终的ＡＤＣ产生失级；右图增益小于２，级转换电路的输
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第二章流水线ＡＤＣ系统级仿真
出范围小于２，这会使最终的ＡＤＣ产生失码。
图２?１２乘２电路增益误差
上面只是乘２运放增益变化，但是没有引入非线性问题，如果ｆ（ｘ）＝２＊ｘ＋Ｃ３＊ｘ３＋……；或者ｆｆｘ）＝２＊ｘ＋Ｃｌ，３＋ｘ协＋……：那么级转换电路的输入，输出特性会发生严重的非线性变化，分别如图２．１３左图和右图所示。理论上偶次分量可以通过全差分电路结构消除，所以这里主要考虑奇次分量。从图２．１３中我们可以看出，运放的非线性不仅使会影响最终ＡＤＣ的动静态指标，同时它也会使级转换电路的输出范围大于或小于理想值，从而引入失级或失码现象。时间电路中多采样闭合结构减小非线性的影响。
图２—１３乘２放大器的非线性
乘２运放除了增益误差和非线性外，还有失调。即，ｆ＝［ｘ）＝ｖｏｓ＋２＊ｘ；其中，Ｖｏｓ为失调。图２—１４出示了失调对输入，输出特性的影响。
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电子科技大学硕士学位论文
图２－１４失调电压的影响
综上，我们分析了乘２电路的各种误差及其对级转换电路输入／输出特性的影响，如果级转换电路的输出范围超过【＿Ｖｒ，Ｖｒ】，那么流水线ＡＤＣ最终的输出会出现失级现象；如果级转换电路的输出范围小于卜Ｖｒ，ｖｒ］，那么流水线ＡＤＣ最终的输出会出现失码现象。失码可以通过数字校准的，但是失级进行数字校准不能消除。所以实际电路级设计应该设法避免失级现象。
２．３．３子ＤＡＣ基准偏差引入的误差
上面我们考虑了乘２电路引入的误差，它对本级电路的子ＡＤＣ和子ＤＡＣ没有影响，但还没有分析子ＤＡＣ非理想因素对级转换电路的影响。理论上，１．５位每级流水线结构中子ＤＡＣ电压基准为一０．５Ｖ、０Ｖ、０．５Ｖ，但是子ＤＡＣ电压基准的偏差会给子ＤＡＣ２Ｊ［入严重的误差。图２．１５出示了子ＤＡＣ基准偏差引入的误差。左图是予ＤＡＣ的输出，它的输出严重的偏离了理想值，这会使图２．８所示的求和输出值产生偏差。求和输出值产生偏差经过乘２电路的放大后级转换电路的输出也就严重的引入了误差。右图是级转换电路的输入，输出特性。从图中我们可以发现，子ＤＡＣ基准偏差引入的误差没有对本级转换电路中的子ＡＤＣ产生影响。它对本级输出的影响类似乘２运放增益误差。因此对后面的各级转换电路也会产生严重的影响，也可能使流水线ＡＤＣ最终的输出产生失级，应该设法减少或避免。
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