大连理工大学
硕士学位论文
软件无线电接收机中可编程数字下变频器的研究与设计
姓名：李武翰
申请学位级别：硕士
专业：通信与信息系统
指导教师：刘军民
20040314
摘要
软件无线电的中心思想是构造一个具有开放性、标准化和模块化的通用硬件平台，将宽带Ａ／Ｄ和Ｄ／Ａ转换器尽可能靠近天线，用软件完成各种通信功能，以研制出高度灵活性和适应性的无线通信系统。Ａ／Ｄ变换器制造技术的进步，其工作带宽覆盖到中频频段，并具有较高的采样频率和足够大的动态范围，从而使无线电接收机技术由基带数字化向中频数字化方向发展，因此，实现基于带通采样定理的宽带数字中频软件无线电接收机成为可能。
本文设计和实现了基于ＦＰＧＡ的可编程数字下变频器，用于宽带数字中频软件无线电接收机中，完成数字下变频、信道提取、数据抽取，采样率转换和信道整形滤波等功能。采用自上向下的模块化设计方法，将ＰＤＤＣ的功能划分为基本单元，实现这些功能模块并组成模块库。在具体应用时，优化配置各个模块来满足具体无线通信系统性能的要求。这样做比传统ＡＳＩＣ数字下变频器具有更好的可编程性和灵活性。
ＰＤＤＣ采用基于多相滤波数字正交变换的下变频结构，利用Ｃｙｃｌｏｎｅ系列ＦＰＧＡ中内嵌的可编程锁相环采样时钟合成器产生特定的采样频率，实现信道选择和数字下变频。用全字并行分布式（ＤＡ）算法实现时间校Ｊ下滤波器。将可编程抽取、插值器与多级积分梳状滤波器（ｃＩｃ）相配合，实现高效数字抽取和插值模块。改进并实现了ＣＩＣ通带补偿滤波器模块，用来减小多级ＣＩＣ的通带误差所导致的信号失真。设计和实现多个半带滤波器抽取模块，组合成多级抽取器实现２‘倍抽耿。使用正则有符号数字量（ＣＳＤ）表示法实现半带抽取滤波器模块。改进简化加法器图（ＲＡＧ）算法用来实现平方根升余弦脉冲成形器等常系数ＦＩＲ滤波器。设计和实现了多路时分复用转蜀型ＦＩＲ滤波器作为信道整形滤波器，充分利用了ＦＰＧＡ的并行处理能力，提高了资源利用率。以上各模块用ＦＰＧＡ３１：发工具进行了功能仿真和时序分析，形成软核，便于移植和重用，缩短相关项目设计周期。最后将本文设计的ＰＤＤＣ应用于ＧＳＭ／ＥＤＧＥ／ｗＣＤＭＡ多模数字中频接收机中，用ＡＤＳ２００２Ｃ进行系统仿真，满足系统性能要求。
关键词：数字下变频：数宇正交变换：多相滤波；ＦＰ６Ａ：抽取和内插：ＦＩＲ滤波器
Ａｂｓｔｒａｃｔ
ＴｈｅｆｏｕｎｄａｍｅｎｔａｌｉｄｅａｏｆＳｏＲｗａｒｅＲａｄｉｏ（ＳＷＲ）ｉｓｔｏｅｓｔａｂｌｉｓｈａｏｐｎｅ，ｓｔａｎｄａｒｄａｎｄｍｏｄｕｌａｒｕｎｉｖｅｒｓａｌｈａｒｄｗａｒｅｐｌａｔｆｏｒｍｗｈｅｒｅ也ｅＡ／Ｄｃｏｎｖｅｒｔｅｒｉｓｍｏｖｅｄａｓｃｌｏｓｅｄａｓｐｏｓｓｉｂｌｅｔｏａｎｔｅｎｎａａｎｄａｌｌｏｆｔｈｅｃｏｍｍｕｎｉｃａｔｉｏｎｆｕｎｃｔｉｏｎｉｓｒｅａｌｉｚｅｄｂｙｓｏｆｔｗａｒｅ．ｎｌｃａｉｍｉｓｔｏｒｅｓｅａｒｃｈａｎｄ
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ｉｔｉｓｐｏｓｓｉｂｌｅｔｏｉｍｐｌｅｍｅｎｔｔｈｅｗｉｄｅｂａｎｄｗｉｄ也ｄｉｇｉｔａｌＩＦｒｅｃｅｉｖｅｒｂａｓｅｄｏｎｂａｎｄｐａｓｓｓａｍｐｌｉｎｇｔｈｅｏｒｙ．
Ｉｎｔｈｉｓｐａｐｅｒ，ａｐｒｏｇｒａｍｍａｂｌｅｄｉｇｉｔａｌｄｏｗｎｃｏｎｖｅｒｔｅｒ伊ＤＤＣｌａｐｐｌｉｅｄｏｎｗｉｄｅｂａｎｄｗｉｄｔｈｄｉｇｉｔａｌＩＦｒｅｃｅｉｖｅｒｉｓｄｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔｅｄｂｖＦＰＧＡ．ＴｈｉｓＰＤＤＣｃａｎｔｒａｎｓｌａｔｅｄｉｇｉｔａｌＩＦｓｉｇｎａｌｔｏｂａｓｅｂａｎｄ，ｅｘｔｒａｃｔｄｅｓｉｒｅｄｃｈａｎｎｅｌ，ｄｅｃｉｍａｔｅｔｈｅｓａｍｐｌｅｓｅｑｕｅｎｃｅ，ｍｕｌｔｉｒａｔｅｃｏｎｖｅｒｔｅｒａｎｄｃｈａｎｎｅｌｓｈａｐｅ。ＵｓｉｎｇＴｏＰ．Ｄｏｗｎｄｅｓｉｇｎｍｅｔｈｏｄ．ｔｈｅｗｈｏｌｅＰＤＤＣｆｕｎｃｔｉｏｎｉｓｄｉｖｉｄｅｄｔｏ
ａｎｄｏｒｇａｎｉｚｅｄｔｏｔｈｅｍｏｄｕｌｅｌｉｂｒａｒｙ．Ｗｈｅｎａｐｐｌｙｉｎｇｍａｎｙｕｎｉｔｓｉｍｐｌｅｍｅｎｔｅｄｒｅｓｐｅｃｔｉｖｅｌｙ
ＰＤＤＣｏｎｒｅｃｅｉｖｅｒ，ｔｈｅｓｅｆｕｎｃｔｉｏｎｍｏｄｕｌｅｓａｒｅｓｅｌｅｃｔｅｄ，ｃｏｎｆｉｇｕｒｅｄａｎｄｏｐｔｉｍｉｚｅｄｔｏａｃｏｍｐｌｅｘｍｏｄｕｌｅａｄｅｓｉｇｎｅｄｔｏｓａｔｉｓｆｙｔｈｅｗｉｒｅｌｅｓｓｓｙｓｔｅｍｄｅｍａｎｄ．ｎｉｓＰＤＤＣｂａｓｅｄｒｏｏｄｕｌｅｌｉｂｒａｒｙａｎｄｒｅ—ｃｏｎｆｉｇｕｒａｂｌｅｓｔｒｕｃｔｕｒｅａｒｅｍｏｒｅｆｉｅｘｉｂｌｅａｎｄｐｒｏｇｒａｍｍａｂｌｅｔｈａｎｃｌａｓｓｉｃＡＳＩＣｄｏｗｎｃｏｎｖｅｒｔｅｒ．
ＰＤＤＣｉｎｔｈｉｓＰａＤｅｒａｄｏｐｔｓｄｉｇｉｔａｌｑｕａｄｒａｔｕｒｅｄｏｗｎｃｏｎｖｅｒｔｅｒｂａｓｅｄｏｎｐｏｌｙｐｈａｓｅｆｉｌｔｅｒａｎｄｕｓｅｓ
ｐｒｏｇｒｍｎｍａｂｌｅｓａｍｐｌｉｎｇｃｌｏｃｋｓｙｎｔｈｅｓｉｚｅｒｂａｓｅｄｏｎｐｈａｓｅｌｏｃｋｌｏｏｐｅｍｂｅｄｄｅｄｉｎｔｈｅＣｙｃｌｏｎｅ
ｄｏｗｎｃｏｎｖｅｒｔｅｒ．ＴＩｌｉｓｓｔｒｕｃｔｕｒｅｄｏｅｓｎ’ｔｍｕｌｔｉｐｌｙＦＰＧＡｔｏｓｅｌｅｃｔｃｈａｎｎｅｌａｎｄｉｍｐｌｅｍｅｎｔｄｉｇｉｔａｌ
ｔｈｅｒｅｃｅｉｖｅｄｄｉｇｉｔａｌｓｉｇｎａｌｗｉｔｈｎｕｍｅｒｉｃｃｏｎｔｒｏｌｏｓｃｉｌｌａｔｏｒｂｙｍｕｌｔｉｐｌｉｅｒ，ｗｈｉｃｈｉｍｐｒｏｖｅｓｔｈｅｄａｔａｔｈｒｏｕ曲ｐｕｔｃａｐａｃｉｔｙ．Ａｐｒｏｇｒａｍｍａｂｌｅｄｅｃｉｍａｔｉｏｎａｎｄｉｎｔｅｒｐｏｌａｔｉｏｎｒａｔｉｏｍｏｄｕｌｅｏｎｎｅｃｔｅｄｗｉｔｈｍｕｌｔｉｓｔａｇｅｃａｓｃａｄｅｉｎｔｃｇｒａｔｏｒｃｏｍｂ（ＣＩＣ）ｆｉｌｔｅｒｉｓｄｅｓｉｇｎｅｄｔｏｉｍｐｌｅｍｃｎｔｈｉｇｈｅｆｆｉｃｉｅｎｔｄｅｃｉｍａｔｏｒａｎｄｉｎｔｅｒｐｏｌａｔｏｒ．ＡｍｏｄｉｆｉｅｄＣＩＣｃｏｍｐｅｎｓａｔｉｏｎｆｉｌｔｅｒｉｓｒｅａｌｉｚｅｄｔｏｒｅｄｕｃｅｔｈｅＣＩＣ’ｓｐａｓｓｂａｎｄｅｒｒｏｒｔｈａｔｄｉｓｔｏｒｔｓｔｈｅｏｒｉｇｉｎａｌｓｉｇｎａｌ．ＦｏｕｒｈａｌｆｂａｎｄｆｉｌｔｅｒｆＨＢＦ）ｄｅｃｉｍａｔｉｏｎｍｏｄｕｌｅｓａｒｅｄｅｓｉｇｎｅｄｗｈｉｃｈｃａｎｃａｓｃａｄｅｃｏｎｎｅｃｔｅｄｔｏｉｍｐｌｅｍｅｎｔ２“ｄｅｃｉｍａｔｏｒ．Ｔｈｅｄｉｓｔｒｉｂｕｔｅｄａｌｇｏｒｉｔｈｍ（ＤＡ），ＣＳＤｃｏｄｅａｎｄｍｏｄｉｆｉｅｄｒｅｄｕｃｅｄａｄｄｅｒｇｒａｐｈ（ＲＡＧ）ａｌｇｏｒｉｔｈｍａｒｅｕｓｅｄｔｏｒｅａｌｉｚｅｃｏｍｔａｎｔｃｏｅｍｃｉｅｎｔｓｆｉｌｔｅｒｓｕｃｈａｓｔｉｍｅａｌｉｇｎｅｄｆｉｌｔｅｒ，ＨＢＦａｎｄｒａｉｓｅｄｃｏｓｉｎｅｐｕｌｓｅｓｈａｐｅｒｃｏｎｓｔａｎｔ．ＴｈｅｅｈａｎｎｅｌｓｈａｐｅｆｉｌｔｅｒｉｓｉｍｐｌｅｍｅｎｔｅｄｂｙａｐｒｏｇｒａｍｍａｂｌｅＴＤＤｉｎｖｅｒＳｅＦＩＲｆｉｌｔｅｒ，ｗｈｉｃｈｍａｋｅｓｇｏｏｄｕｓｅｏｆＦＰＧＡｒｅｓｏｕｒｃｅａｎｄｄｉｓｐｌａｙｔｈｅＦＰＧＡｐａｒａｌｌｅｌａｂｉｌｉｔｙ．ＡｉｌｏｆｔｈｅｓｅｍｏｄｕｌｅｕｐｐｅｒｍｅｎｔｉｏｎｅｄａｒｅｆｕｎｃｔｉｏｎｓｉｍｕｌａｔｅｄａｎｄｓｅｑｕｅｎｃｅａｎａｌｙｓｉｓｂｙＦＰＧＡｄｅｖｅｌｏｐｔｏｏｌｓ．Ａｔｌａｓｔ．ｔｈｅＰＤＤＣｄｅｓｉｇｎｅｄｉｎｔｈｉｓｐａｐｅｒｉｓａｐｐｌｉｅｄｏｎＧＳＭ／ＥＤＧＥ，ＷＣＤＭＡｍｕｌｔｉｍｏｄｅｄｉｇｉｔａｌＩＦｒｅｃｅｉｖｅｒｗｈｏｓｅｓｙｓｔｅｍｉＳｓｉｍｕｌａｔｅｄｂｙＡＤ￥２００２Ｃ．１ｈｅｒｅｓｕｌｔｓｓｈｏｗｉｔｃａｌｌｓａｔｉｓｆｙｔｈｅｓｙｓｔｅｍｄｅｍａｎｄ．
Ｋｅｙｗｏｒｄｓ：ＤｉｇｉｔａｌＤｏｗｎＣｏｎｖｅｒｔｅｒ：ＤｉｇｉｔａＩＱｕａｄｒａｔｕｒｅＣｏｎｖｅｒｓｉｏｎ：Ｐｏｌｙｐｈａｓｅ
ＦｉＩｔｅｒ：ＦＰＧＡ：ＤｅｃｉｍａｔｉｏｎａｎｄＩｎｔｅｒｐｏＩａｔｉｏｎ：ＦＩＲｆｉＩｔｅｒ
软件无线电接收机中可编程数字下变频器的研究１可设计
Ｏ前言
自２０世纪８０年代以来，无线通信在全球范围内取得了突飞猛进的发展，无论是军用或民用无线通信，在各种频段上出现了许多新的系统和模式，为人们提供了多种多样的服务，满足了社会各种要求。与此同时，多个频段和多种模式无线通信之间的互连互通与相互兼容成为需要解决的问题。１９９２年，ＪｏｓｅｐｈＭｉｔｏｌａ提出软件无线电（ＳｏｆｔｗａｒｅＲａｄＪ０：ＳＷＲ）的概念…。软件无线电突破了传统无线电设备以功能单一、可扩展性差的硬件为核心的设计的局限性，强调以开放体系结构为基础，在通用的硬件平台上用可升级、可重新配置的应用软件来实现具有最大灵活性和适应性的各种无线通信方式和功能的系统”’…。此一概念一经提出就引起各国研究机构的关注。
在民用通信领域，研究人员已经开始致力于Ｂ３Ｇ系统相关的各种问题的研究开发，并且指出在其发展过程中可能要用的的非常重要的关键技术“…，软件无线电已成为当前３Ｇ无线通信系统的关键技术之一，据预测，实现未来的移动通信系统所需要的重要前提之一就是网络和终端两者都可以配置。１。由于软件定义的无线电通信设备提供再配置能力，因而在未来的无线通信中，都会使用软件无线电概念和技术，具有很大的潜在商业价值…。
由于越来越多的无线通信标准的出现，并且在世界范围内共存，多模无线电接收机明显具有巨大优势。而传统的超外差基带数字接收机本质上是模拟的。接收的信号通过两个模拟混频器下变频到基带频率，基带模拟信号通过Ａ／Ｄ转换器变成数字基带信号由基带处理器处理。它的优点在于系统结构经过证实，ＲＦ／ＩＦ模拟技术比较成熟，对Ａ／Ｄ转换器和基带数字信号处理器的要求不高。最大缺点之一是缺乏灵活性，每一种通信系统都要设计一个接收机。直接变换接收机（零中频）嘲，把ＲＦ一步变换到基带，结构简单，成本低，宽带接入但其本振（ＬＯ）泄漏和直流（Ｄｃ）偏置成为重要问题。这两种无线接收机结构均不适合实现多模接收机。
实现多模功能的一种方法是集成几种不同标准的分立接收机于一体，但这种方法极大的增加了多模接收机的重量、体积和成本。此外，所需要的功率消耗也是移动通信应用无法承受的。另一种更有效的方法是将接收信号不在基带数字化，而在中频甚至射频数字化”…，然后通过数字信号处理单元处理数字化的ＲＦ／Ｗ信号，并进行信号检测、解调和恢复信息，这个思想正是软件无线电的目标和实现路线一将信号采样数字化尽可能靠近天线端。数字信号处理单元是可编程的，针对不同的通信标准，处理器装载不同的程序（以软件的形式）到对接收信号进行处理，因此不需要增加新的硬件就能够支持多模功能。
从原理上讲，软件无线电可以利用Ａ／Ｄ转换器将接收到的ＲＦ信号或已经下变频至中频（ＩＦ）频段的信号进行数字化处理…’”３，由于ＲＦ信号频率很高，以奈奎斯特（Ｎｙｑｕｉｓｔ）频率进行采样是很困难的，所以以目前的技术水平实现理想的软件无线电有很大难度。带通采样定理能极大地降低所要求的采样率，被应用于Ａ／Ｄ转换的过程中。并且目前Ａ／Ｄ变换器的工作带宽已经覆盖到中频，并具有很高的采样率和大的动态范围“３。“１。这就为实现基于带通采样定理的宽带数字中频软件无线电接收机提供了可能。由于多址信号的存在，接收的宽带中频信号既包含期望信号，又含有不期望接收的其他用户的信号，因此需要信道选择，选择的期望信号被数字下变频到基带，其后的信号全部在基带处理。已
经下变频的信号的采样频率远高于基带处理所需的采样率，对其进行抽取，这样可以去掉冗余数掘，减轻基带处理器的数据处理量，减小基带处理单元的复杂度。此外，出于需要处理不同的移动通信的标准，而Ａ／Ｄ采样率可能不是业务数据速率的整数倍，因此还要进行分数阶采样率变换””，这些都是由数字下变频器完成的。
抽取、多速率转换和滤波算法相对固定。将这些计算强度大的运算用ＡＳＩＣ处理还是比较合适的，例如一些数字下变频芯片ＨＳＰ５０１２４Ｂ、ＡＤ６６２４和ＧＣｌ０１４等。这些ＡＳＩＣ具有一定的可编程性，能处理多种系统的数字中频信号，但是可扩展性和灵活性较低。而且价格和功耗比较高。
现场可编程门阵列（ＦＰＧＡ）是在专用ＡＳＩＣ的价格和低可编程性与ＤＳＰ的完全可编程性和每项功能的高功耗之间的折衷方案“…。ＦＰＧＡ是高速可配置的逻辑电路，其物理和逻辑的椎局布线是为状态机和顺序逻辑快速实现而设计的，时钟速度等性能较初期已经有了很大的提高，单片集成度已发展到百万门以上，可用于复杂的数字信号处理，如卷积、相关和滤波。ＦＰＧＡ的可编程性、灵活性和高集成性，在无线研究领域中已经得到了成功应用…１，为ＳＷＲ的专用数字信号处理任务提供了功能很强的平台，所以ＳＷＲ的体系结构会支持采用ＦＰＧＡ技术“”…。
本文设计和实现了基于ＦＰＧＡ的可编程数字下变频器，并应用于宽带数字中频软件无线电接收机。采用自上向下的模块化设计思想，将可编程数字下变频器的功能划分为基本单元，实现这些功能模块并组成模块库。重点设计和实现了基于多相滤波数字正交变换模块，多级ＣＩＣ滤波抽取／内插模块并设计通带补偿滤波器改善其通带误差。在分析和研究了多种ＦＩＲ滤波器的结构和方法后，分别用分布式（ＤＡ）算法，改进的简化加法器图（ＲＡＧ）算法和多相结构实现了时间校正滤波器、多级半带（ＨＢＦ）滤波抽取／内插模块和升余弦（Ｒｃ）脉冲成形器等模块。并且着重研究和设计了新的多路时分复用可编程ＦＩＲ滤波器用于信道整形。以上模块用ＦＰＧＡＡｄｖａｎｔａｇｅ５．４进行设计，功能仿真和综合，用Ｍａｘｐｌｕｓｌｌｌ０．２进行静态时序验证。另外本文用ＡＤＳ２００２Ｃ对设计的ＰＤＤＣ在ＧｓＭ／ＥＤＧＥ／ｗｃＤＭＡ多模接收机中的应用进行了系统仿真。在具体应用时，优化配置各个模块来满足系统性能指标要求。可编程性和灵活性优于ＡＳＩＣ。
全文内容共分为四部分：第一部分，介绍了软件无线电的采样定理和接收机模型，以及多速率数字信号处理的理论和方法：第二部分，对可编程数字下变频器进行功能划分，分别设计了数字正交变换器模块，多速率转换和信道化滤波器模块；第三部分，设计各个模块基于ＦＰＧＡ的实现结构，用ＦＰＧＡ开发工具进行了功能仿真、综合和时序分析；第四部分对可编程数字下变频器在ＧＳＭ／ＥＤＧＥ／ＷＣＤＭＡ系统中的应用进行模块配置和设计，用ＡＤＳ２００２Ｃ进行了系统性能仿真。
软件无线电接收机中町编程数字下变频器的研究与设计
１软件无线电接收机理论基础
１．１理想软件无线电的基本结构
软件无线电（ＳｏｆｔｗａｒｅＲａｄｉｏ：ＳＷＲ）的基本思想是以一个通用、标准、模块化的硬件平台为依托，通过软件编程来实现无线电的各种功能，从基于硬件、面向用途的电台设计方法中解放出来”１。
软件无线电体系强调体系结构的开放性和全面可编程性，通过软件的升级和更新实现新的功能；采用标准的。高性能的开放式总线结构，以利于硬件模块的升级和扩展。理想的软件无线电的组成结构如图１．１所示ｏ，。
Ｒ’卜—÷｜超宽带
前端模块ｂ—一Ａ／Ｄ和Ｄ／实时处理Ｉｒ一蚓裂篓勰习爿麓话首硬什甲台ＪＬ＝！三一
图１．１理想砍件无线电结构框图
Ｆｉｇ．Ｉ．１ＢｌｏｃｋｄｉａｇｒａｍＩｄｅａｌＳｏｆｔｗａｒｅＲａｄｉｏ
理想软件无线电要求天线覆盖很宽的频段，射频前端模块完成滤波和放大的功能，将Ａ／Ｄ和Ｄ／Ａ尽可能靠近天线端对ＲＦ信号进行数字化，减少模拟环节，所有的信号处理都用可编程的硬件处理器在数字域内完成。现今，通过技术组合正加速向实际的软件无线电演进，这些技术包括智能天线、多频带天线及宽带ＲＦ器件，可接入ＧＨｚ频谱的宽带Ａ／Ｄ和ＤＩＡ，和通用可编程处理器完成高速信号处理。理想软件无线电代表了这一演进的最大灵活性，在某种程度上，软件无线电是一个理想，可能永远不能完全实现，但是通过权衡软件无线电各部分功能的实现手段，部分的去实现可实用的软件无线电通信系统。
１．２软件无线电的采样理论与接收机模型
软件无线电接收机把数字化处理（彤Ｄ）尽可能的移近天线端方向，然后转变为适合于各种数字信号处理器处理的数字信号序列，通过软件实现无线通信的功能。所以软件无线电接收机首先面临的问题就是如何对射频或中频模拟信号进行采样，并要考虑采样速率应该取多大及其特殊性。
１．２．１基本采样理论与低通采样接收机模型
对连续时间信号进行采样量化，转变为数字信号序列，然后进行数字信号处理。设连续时恻信号为《ｆ），其频谱为ｘ（ｍ），理想采样信号为由单位冲激信号ａｑ）构成的周期？中
激信号ｃ（，），其周期为珐，频率为瓜＝ｌ／Ｔｓ，频谱为ｃ（∞）
三
ｃ（ｆ）２乞鄹一ｎｒｓ）ｆ１．１）
ｃ枷）；等∑占妇一慨’（１－２）采样过程为“，）与以）相乘的过程，即采样后得到离散时间信号ｘｓ（ｎｒｓ）为：
——一墼！！查垡！！堡坚坐！里塑堡塑兰！壅塑璺塑型壅生堡生
Ｘｓ（ｎＹｊ）２ｘ（ｔ）ｃＣｔ）（１－３）由频域卷积定理得：
ｘｓ（ｍ）＝－去－［ｘ（ｃｏ）?ｃ（ｍ）】
＝亡∑ｘ（ｃｏ—ｍｓ’（１－４）可见理想采样后的频谱变为ｘ∞）的周期延拓频谱，重复频率为％．为使频谱不发生
混叠，要求ｘ（∞）的最高频谱分量＾ｓ矗／２，这就是Ｎｙｑｕｉｓｔ采样定理。ｆｓ称为Ｎｙｑｕｉｓｔ采样频率。理想采样后的频谱没有失真。
图１．２射频全宽开采样软件无线电接收机模型结构
Ｆｉｇ．１．２ＡｌｌｏｐｅｎｔｏＲＦｓａｍｐｌｉｎｇｓｔｒｕｃｔｕｒｅｆｏｒＳｏｆｔｗａｒｅＲａｄｉｏｒｅｃｅｉｖｅｒｍｏｄｅｌ
采用基本采样理论设计的射频全宽开低通采样软件无线电接收机模型结构如图１．２所示。图１．２中，，ｍ。，ｍ。分别为接收机所要求的最低和最高工作频率（一般要求很宽），根据Ｎｙｑｕｉｓｔ采样定理，则其采样速率工应满足：
正≥２厂ｍ。如果考虑前置超宽带滤波器的矩形系数ｒ，则要求：
正≥２ｒｆ．。（１—５）（１－６）
例如当，ｍ。。＝２ＧＨｚ，ｒ＝２时，以≥８ＧＨｚ。即使允许过渡带混叠，最低采样速率也应满足：正≥ｐ＋１）厂ｍ。。＝６ＧＨｚ。如此高采样率的Ａ／Ｄ在很长一段时间内都是无法实现的“”。如果要求ＡＩＤ有很大的动态范围．制造起来更是困难，同时超宽带滤波器、放大器实现也很困难。即使ＡＩＤ之前的模拟器件能满足要求，由于数据流速率非常高。后续的数字处理也是很难实时处理的。这种超宽带软件无线电接收机模型对模拟和数字处理器件要求都很高，由于器件制造水平限制，这种结构难以实现。
１．２．２带通采样理论与带通采样接收机模型
Ｎｙｑｕｉｓｔ采样定理只讨论了对频谱分布在（ｏ，矗）上的基带信号采样问题。假定一个带通信号的中心频率为．丘，带宽为Ｂ，则根据Ｎｙｑｕｉｓｔ采样定理，对于这个带通信号的采样率为．＾≥２（Ｌ＋Ｂ／２），如果，ｃ很高，那么正也随之很高，这样给Ａ／Ｄ变换器制造和系统后续数字信号处理带来很大困难。通过带通型采样ｏ”，带通信号能够以很低的速率采样，而且信号能够唯一的重构，本节给出其结论。
设～个带通信号ｘ（ｆ）中心频率为正，频带限制在（■，ｆｈ）内，其＾＝工＋口／２，正：ｃ—Ｂ／２。根据采样值能不失真的重建原始信号的充要条件是采样率正满足式（１－７）：
２ｆｈ／ｍ≤正≤２ｆｔ／（ｍ一１）（１－７）
４
其中１ｓｍｓｍ…，ｍ。。＝阮／Ｂ］，Ｍ表示不大于ｘ的最大整数。最低无失真采样频率为正。。＝２＾／ｍ。无失真欠采样成立的充要条件是ｍ。。。＞ｌ，即ｆｈ／Ｂ≥２，＾≥Ｂ。这个条件可以通过数学推导得出““。
“欠采样”和“过采样”这两个概念不是完全对立的。一般认为，对于窄带信号，若工≥２Ｂ，成为“过采样”：对于带通信号，若＾－＜２Ａ，成为“欠采样”。因此对于窄带带通信号，若２Ｂｓ正≤２Ａ，则相对于载频，它是欠采样，相对于带宽，是过采样。
图１．３理想带通采样模型
Ｆｉｇ．１．３Ｉｄｅａｌｂａｎｄｐａｓｓｓａｍｐｌｉｎｇｍｏｄｅｌ
采样率为工的理想带通采样模型如图１｜３所示。上述理想的带通采样模型在实际应用中有一定限制，Ａ／Ｄ转换器的工作带宽如果不够大，就不能对一个宽范围的频段进行带通采样。另外，带通采样后，在整个接入带宽内的信号都要反折到（ｏ～正／２）的无混叠输出带宽内。”。因此需要在—怕前加上可调抗混叠跟踪滤波器。但是这种结构实现起来有较大困难，因为它要求该跟踪滤波器在很宽的范围内都有相同的通带和阻带特性，这是很难做到的。
为了解决上述问题，可以采用前端超外差接收体制，即先用一个本振信号与被数字化的模拟信号进行混频（也可以经过多次混频），将其变成统一的中频信号，然后进行数字化，如图１．４所示。
本振ＢＥ正／２
图１．４超外差式固定中频Ａ／Ｄ采样软件无线接收机框图
Ｆｉｇ．１．４ＢｌｏｃｋｄｉａｇｒａｍｏｆｓａｍｐｌｉｎｇａｔｆｉｘｅｄＩＦｆｒｅｑｕｅｎｃｙｓｕｐｅｒｈｅｔｅｒｏｄｙｎｅＳＲｒｅｃｅｉｖｅｒ
图中三个频率之间的关系为：．疋＝∽一，，Ｉ，这样通过改变本振频率．＾．就可以完成对不同频率厂ｆ信号的数字化，这时Ａ／Ｄ前的模拟信号的中心频率，ｃ是固定不变的，如果正取得适当，Ａ／Ｄ前的抗混叠滤波器较容易做。但是，这种超外差中频数字化体制的主要缺点是在天线与Ａ／Ｄ间增加了太多的模拟环节，如混频、本振信号源、各种模拟滤波等。这些模拟器件不仅会造成信号失真，而且对缩小体积、降低成本和功耗也是不利的。同时，模拟环节的增多，使这种超外差体制对信号适应性以及可扩展性方面存在明显的不足。例如一旦模拟信道的中频带宽一旦确定，对信道间隔的适应能力也就变差了。总之，图１．４所示的超外差中频数字化接收体制严格来讲不是软件无线电概念上的一种理想的结构形式，特别是过多的模拟信号处理环节而导致适应性不强，可扩展性差。
为了改善上述中窄带数字化体制对信号环境的适应性和可扩展性，可以通过适当增加中频带宽Ｂ的方法加以解决（部分解决）。宽带中频带通采样软件无线电接收机模型结构的组成如图１．５所示。这种结构与常规的超外差接收机是类似的，但两者的本质区别是中
频带宽不一样，常规的电台的中频带宽为窄带宽结构。
图１．５宽带中频数字化软件无线电接收机框图
Ｆｉｇ。１．５ＳａｍｐｌｉｎｇａｔＩＦｗｉｔｈｗｉｄｅｂａｎｄｗｉｄｔｈＳＲｒｖｃｅｉｖｅｒＢｌｏｃｋｄｉａｇｒａｍ
而图１，５所示的软件无线电接收机的中频带宽具有宽带性，也就是图１．５中的中频带宽Ｂ满足Ｂ≥耳，这时中频带宽Ｂ内将包含有多个信道（信道数Ｎ＝Ｂ／Ｂｂ罄。），至于对带宽Ｂ内位于某一特定信道上的信号所需进行的解调、分析、识别等处理，将由后续的信号处理器及其软件来完成，该软件主要完成数字滤波（可变带宽）、数字下变频以及解调等信号处理任务，通过加载不同的信号处理软件就可实现对不同体制、不同带宽以及不同利－类信号的接收解调以及其他信号处理任务，这样对信号环境的适应性以及可扩展能力就大大提高了。
山丁二宽中频带宽不仅使前端电路（如本振频率合成器）设计得以简化，信号经过接收通道后的失真也小。而且与常规窄带超外差接收机相比，这种宽带中频结构再配以后续的数字化处理，使其具有更好的波形适应性以及可扩展性，这种软件无线电接收机从性能上有质的飞跃，是窄带结构无法达到的。由图１．５所示的组成结构可以看出，这种软件无线电接收机比理想带通采样模型复杂，射频前端的主要功能是把射频信号变化为合适于Ａ／Ｄ采样的宽带中频信号，通过相对复杂的射频前端把高频信号变换为中心频率和带宽适中的宽带中频信号后．给后续的ＡＩＤ采样数字化大大减轻了负担。在目前技术条件下，宽带数字中频接收机是软件无线电接收机一种可行的方案。
１．３多速率数字信号处理
宽带数字中频软件无线电所基于的是带通采样定理，在前置滤波器的配合下，可以实现宽带频谱范围的数字化。带通采样定理的应用大大降低了所需的中频，射频采样速率，为后续的实时数字处理奠定了基础，从软件无线电要求的角度来看，带通采样的带宽应该越宽越好，这样对不同信号的会有更好的适应性，同时可以简化系统设计，另一方面对一个频率很高的信号进行采样时，采样频率的提高，对增加采样量化的信噪比是很有利的。所以在尽可能的情况下，带通采样速率应该尽可能选的高一些，使瞬时采样带宽尽可能宽。但是随着采样速率的提高，带来的一个问题就是采样后的数据流速率很高，导致后续的信号处理速度跟不上。特别是对部分同步、解扩和解调等算法，其计算量很大，如果数据吞吐率太高时很难满足实时性要求的，所以很有必要对Ａ／Ｄ后的数据流进行降速处理。多速率信号处理技术为降速处理的实现提供了理论依据。本节介绍多速率信号处理的一些基本概念，其中最为重要的是抽取和内插的基本理论。
１．３．１整数倍抽取和内插‘”１
所谓整数倍抽取是指把原始采样序列ｘ（帕每隔（Ｄ—１）个数据取一个，以形成一个新序列ＸＤ（ｍ），即：
６
——幽丛生堇堕堡主要塑矍塑兰！壅塑壁塑！！塑兰墼！
‘。（”）２。（”Ｄ）（１－８）
式中Ｄ为正整数。很显然如果ｚ（坩）序列的采样率为＾，则其无模糊带宽为＾／２。当以Ｄ倍抽取对ｘ（一）进行抽取后得到的抽取序列ＸＤ（ｍ）之采样率为ｆｓ／Ｄ，其无模糊带宽为兀／（２０），当ｘ（ｎ）含有大于后／（２Ｄ）的频率分量时，ＸＤ（ｍ）就必然产生频谱混叠，导致从ＸＤ（。】中无法恢复ｘ（一）中小于ｆｓ／（２Ｄ）的频率分量信号。
设ｘ（ｎ）的离散傅氏变换为Ｘ（ｅｊ。），那么ｚ。（ｍ）的离散傅氏变换为：
（１—９）
由式（１—１０）可见，抽取序列的频谱（离散傅氏变换）Ｊ。忙一ｍ）为抽取前原始序列之频谱Ｘ（ｅ”）经频移和Ｄ倍展宽后的Ｄ个频谱的叠加和。图１，６给出了抽取前后的频谱结构变化图。
图１．６抽取前后（Ｄ＝２）的频谱结构（混叠）
Ｆｉｇ．１．６Ｓｐｅｃｔｒｕｍａｌｉａｓｂｅｔｗｅｅｎｏｒｉｇｉｎａｌａｎｄｄｅｅｉｍｍｅｄｓｉｇｎａｌ
由图１．６可见，抽取后的频谱Ｘ。（ｅ，ｍ）产生了严重混叠，使得从Ⅳ。（ｅＪ。）中无法恢复出Ｘ（ｅ，。）中感兴趣的信号频谱分量。但是如果首先用一数字滤波器（滤波器带宽为”『Ｄ）对Ｘ（ｅｍ）进行滤波，使Ｘ（ｅ／。）中只含有小于ｚ／Ｄ的频谱分量（对应模拟频率为”．＾／Ｄ），再进行Ｄ倍抽取，则抽取后的频谱就不会发生混叠。如图１．７所示，
图１．７抽取（Ｄ。２）前后的频谱结构（无混叠）
Ｆｉｇ．１．７Ｎｏｓｐｅｃｔｒｕｍａｌｉａｓｂｅｔｗｅｅｎｏｒｉｇｉｎａｌａｎｄｄｅｃｉｍａｔｅｄｓｉｇｎａｌ
这样Ｘ。扣，。）可以准确地表示ｘ（孽，。）中小于：ｒｉＤ或摸拟频率ｚ?＾ｌＤ的分量信号。所以这时对ｘ。（ｅ，。）进行处理等同于对ｘ（ｅ一）的处理，但前者地数据流速率只有后者的Ｄ分
７
ｐ
埽ｍ∥ｚ¨∑Ⅻ；一ＤＪｆ）＊忙ＤⅣ
——————————————墼壁圭丝些坚坐！！！塑堡墼兰！奎塑塑竺型塑兰塑生
至＿，大大降低了对后处理（解调分析等）速度的要求。通过上述分析可以得出一个完整的Ｄ倍抽取结构如图１．８所示。图中Ⅳ。（ｅ，ｍ）为其带宽小于厅／Ｄ的低通滤波器。当原始信号的频谱分量ｘ（ｅ，“）本身就小于万／Ｄ时，则前置低通滤波器可以省去。
—一Ⅳ，矿）Ｈ４Ｄ｝．一
图１．８完整的抽取器方框图
Ｆｉｇ．１．８Ｂｌｏｃｋｄｉａｇｒａｍｏｆｃｏｍｐｌｅｔｅｄｅｃｉｍａｔｏｒ
所谓整数倍内插就是指在两个原始抽样点之间插入（Ｉ．１）个零点，若设原始抽样序列为ｘ（＂），则内插后的序列ＸＩ（肌）为：
叭ｍ）：｛ｚ（》（埘Ｉｏ’±址２ｔ…）（１－ｌｏ）
１０，其它
频谱变化如图１．９。
若设ｘ（”）的离散傅氏变换为ｘ（ｅ，。），则ｘ，（ｍ）的离散傅氏变换为：
（１?１１）
ｘ，托’ｍ）＝ｘ０７村）
由式（１－１１）可见，内插后的信号频谱为原始序列谱经Ｉ倍压缩后得到的谱。
口）
６１
ｃ）
图１．９内插（１＝２）前后的频谱结构图
Ｆｉｇ，Ｉ．９Ｓｐｅｃｔｒｕｍｂｅｔｗｅｅｎｏｒｉｇｉｎａｌａｎｄｉｎｔｅｒｐｏｌａｔｅｄｓｉｇｎａｌ
图１．９给出了内插前后的频谱结构。其中图１．９（１０）为内插后未经过滤波的频谱图，这时在』巾，。）中不仅含有Ｘ（ｅｊｍ）的基带分量（如图中阴影部分所示），而且还含有其频率大于ｚｌｌ的高频分量，为了从Ｊ，（ｅ，”）中恢复原始谱，则必须对内插后的信号进行低通滤波（滤波器带宽为ｚｌｔ），滤波后的频谱结构如图ｌ。９（ｃ）所示，这时的内插序列ｘ，（ｍ）将如图１．９（ｃ）所示。也就是说原来插入的零值点变为ｘ（ｎ）的准确内插值，经过内插大大提高了时域分辨率。
幽ｆｒＰ刽瓦砰塑
Ｌ．．．．．．．．．Ｊ
Ｉ．．．．．．．．．＿Ｊ
图１．１０完整的内插方框图
Ｆｉｇ．１．１０Ｂｌｏｃｋｄｉａｇｒａｍｏｆｃｏｍｐｌｅｔｅｉｎｔｅｒｐｏｌａｔｏｒ
从上述分析得出一个完整的Ｉ倍内插器的结构如图１．１０所示，其中Ｈ卯（ｅｊ”）为带宽小于丌１Ｊ的低通滤波器。
８
——一一一墼！篓垄垡皇堡堕垫主型堕堡墼主工窭塑翌堕翌！壅皇丝生
１．３．２分数倍变换和抽样率变换性质
前面讨论的整数倍抽取和内插实际上是采样率变换的一种特殊情况即整数倍交换的情况，然而在实际中往往会碰到非整数倍变换的情况。
假设分数倍变换的变换比为，Ｒ＝Ｄ／Ｉ显然分数倍变换可以通过先进行Ｉ倍内插再进行Ｄ倍抽取来实现”“，如图１．１１所示。要注意的是必须内插在前，抽取在后，以确保其中问序列ｓ（＾）的基带谱宽度不小于原始输入序列谱ｘ（一）或输出序列谱ｙ（ｍ）的基带频谱宽度，否则将会引起信号失真。等旺ｊ吨酣；恒丑｛夏燧’。址屯口■巨丑≮小㈣
图１．１１抽样率的分数倍（Ｄ／Ｉ）变换
Ｆｉｇ．１．１１ＦｒａｃｔｉｏｎａｌＤ／Ｉｓａｍｐｌｉｎｇｒａｔｅｃｏｎｖｅｌ＇ｔ
多抽样率信号处理关于采样率变换有一些性质，运用这些性质在实现多抽样率信号处理时具有重要的作用。现不加证明给出（珊．图１．１２）。冀固群’风冀习群’冀习群’风冀圈群’（ａ）（ａ）抽取器的对等关系（ａ）Ｅｑｕａｌｌｅｖｅｌｏｆｄｅｃｉｍａｔｏｒ冀卫群’风冀习群’
冀习癣’风冀珂秽Ｃｏ）
（ｂ）内插器的对等关系
（ｂ）Ｅｑｕａｌｌｅｖｅｌｏｆｉｎｔｅｒｐｏｌａｔｏｒ
图１．１２抽样率变换性质
Ｆｉｇ．１．１２Ｐｍｐｅｒｔｙｏｆｓａｍｐｌｉｎｇｒａｔｅｃｏｎｖｅｒｓｉｏｎｔ
１．３．３抽取和内插的多相滤波结构
前面详细介绍了多速率信号处理的两个最基本的重要概念，即抽取和内插。给出了实现抽取和内插的结构模型（见图１．８和图１．１０）。但这两种模型对运算速度的要求是相当高的，这主要表现在抽取器模型中的低通滤波器Ｈ。，如扣）位于抽取算子之前，也就是说低通滤波器是在降速之前实现的；而对于内插模型，其低通滤波器阿，，（ｅｊ“）位于内插算子之后，也就是说内插器低通滤波器又是在提速之后进行的。总之，无论是抽取器还是内插器其抗混叠数字滤波器均是在高采样率条件下进行，这无疑大大提高了对运算速度的要求，对实时处理是极其不利的。以下讨论有利于实时处理的抽取器、内插器的多相滤波结构。
设数字滤波器的冲击响应为＾（帕，则其ｚ变换Ｈ（ｚ）定义为：
兰
Ⅳ（＝）２乞６（ｎ）。ｚ一（１—１２）
ｐｍ对求和式展开可重写为：９
软件无线电接收机中可编程数字下变频器的研究与设计
Ⅳ（ｚ）一－＋＾（一Ｄ）?：。＋＾（Ｏ）?ｚｏ＋＾（Ｄ）．ｚ—ｏ＋妇（２Ｄ）．＝一２０＋
＋＾【一（Ｄ＋１）】?ｚ（。一１）＋＾（１）．：一１＋＾【（Ｄ＋１）］．ｚ一（Ｄ＋１）＋．．．
＋ｈｉ（Ｄ－Ｏ］?＝一（Ｄ一１）＋Ｍ（２Ｄ—１）】．ｚ－（２Ｄ－Ｌ）＋
ｈ（３Ｄ一１１?ｚ－（３“１’＋…
Ｄ—ｌ＋ｏ
＝∑＝一。［∑ｈ（ｎＤ＋Ｋ）－（：。）一”】
（１－１３）
ｆ…＊∞
令‰（：）＝∑％（Ｈ）ｒ”＝∑＾（帕＋Ⅳ）ｒ”
萨
也一
（ａ）数字滤波器的多相结构（抽取）（ｂ）多相部分易位
（ａ）Ｐｏｌｙｐｈａｓｅｓｔｒｕｃｔｕｒｅｏｆｄｉｇｉｔａｌｆｉｌｔｅｒ（ｄｅｃｉｍａｔｉｏｎ）（ｂ）ＣｈａｎｇｅｄｐｏｓｔｉｏｎｏｆＰｏｌｙｐｈａｓｅｐａｒｔ
图１．１３抽取器的多相实现
Ｆｉｇ．１．１３Ｐｏｌｙｐｈａｓｅｓｔｒｕｃｔｕｒｅｏｆｄｅｃｉｍａｔｏｒ
式（１．１１）可写为：
Ｄ－Ｉ
Ⅳ（ｚ）＝∑：一?Ｅｒ（：。）（１．１４）
芷＝０
式（１．１３）即为数字滤波器Ｈ（ｚ）的多相滤波结构，其网络图如图１．１３（ａ）所示。将其应用于抽取器，并注意到抽取器的等效关系，即可得到抽取器的多相结构如图１．１３（ａ）所示。
由图１．１３（ｂ）可见，此时的数字滤波器以（＝）均位于抽取因子之后，即滤波是在降速后进行的，这就大大降低了对处理速度的要求，提高了事实处理能力。另外，这种多相滤波
结构的另一个好处是每一支分路滤波器的系数ｅ。（ｎ）由原来的Ｎ个减少为Ｎ／Ｄ个，可以。孺芦瑶减小滤波运算的累积误差，提高计算精度。
（ａ）数字滤波器的多相结构（内插）（ｂ）多相部分易位（ａ）Ｐｏｌｙｐｈａｓｅｓｔｒｕｃｔｕｒｅｏｆｄｉｇｉｔａｌｆｉｌｔｅｒ（ｉｎｔｅｒｐｏｌａｔｉｏｎ）（ｂ）ＣｈａｎｇｅｄｐｏｓｔｉｏｎｏｆＰｏｌｙｐｈａｓｅｐａｒｔ
图１．１４内插器的多相滤波结构
Ｆｉｇ．１．１４Ｐｏｌｙｐｈａｓｅｓｔｒｕｃｔｕｒｅｏｆｉｎｔｅｒｐｏｌａｔｏｒ
同理我们可以给出适合于内插器的多相滤波结构的表示形式如下：
ｌＯ
软件无线电接收机中可编程数字下变频．；｝｛｝的研究与设计
式中，Ｒｋ（：７）＝Ｅ（Ｈ—Ｉ）（：。）。
ｆ，（＝）＝∑ｚ一‘７一‘、。’?ＲＫ（ｚｔ）（１－１５）
数字滤波器多相结构如图１．１４（ａ）所示，应用内插器的等效关系，即可得到图１．１４（ｂ）所示的内插器多相滤波结构。由图可见，这时的数字滤波已位于内插器内插因子之前，
也就是说数字滤波是在提速之前进行的，这对降低对数字滤波器实时性要求是极其有利的。另外跟抽取器的多相滤波结构一样，这时的分支滤波器Ｒ。（ｚ）阶数只有原来的１分之一一，有利于提高运算精度，降低对子长的要求。
１．３．４采样率变换的多级实现
１．３．１中讨论采样率变换（抽取和内插）时，都是按单级实现来考虑的，Ｄ倍抽取或内插均一次完成。从表面看来虽然很简单，但在实际实现时会碰到比较大的困难，特别是当抽取倍数Ｄ或内插倍数Ｉ很大时，所需的低通滤波器ｈ（ｒ１）之阶数将非常高，乃至无法实现。
设输入采样速率为居＝ＩＯＯＭＨｚ，抽取倍数Ｄ为５００，即最终需要得到２００ＫＨｚ的采样速率，信号带宽为５０Ｈｚ，则所需的低通滤波器特性如图１．１５（ａ）所示，
图１．１５多级、单级实现抽取时滤波器特性
Ｆｉｇ．１，１５Ｍｕｌｔｉｓｔａｇｅａｎｄｓｉｎｇｌｅｓｔａｇｅｆｉｌｔｅｒ’ｓｆｒｅｑｕｅｎｃｙｒｅｓｐｏｎｓｅａｓｄｅｃｉｍａｔｏｒ
要求阻带衰减小于Ｏ．００１，则当采用窗函数法设计这样的滤波器时所需的滤波器阶数Ｎ为：
Ⅳ＝型警萨厶＋－（１－１６）１４３６．×Ⅳ～
式中，Ｊ为阻带衰减，Ⅳ为过渡带宽度，瓜为采样速率。把ｄ＝Ｏ．００１，Ａｆ＝１００－５０２５０ＫＨｚ，ｆｓ＝１００ＭＨｚ代入式（１—１６）可得：
Ⅳ＝羔罴×ｌｏ“－７２５０（１－１７）３６００５
１４．×．
也就是说要实现这样的窄带滤波器用窗函数法需要７２５０阶，这样高阶数的滤波器实现起来是非常困难的。解决这一问题的方法是采用多级实现，如图１．１５（ｂ）所示（图中只画出两绒）。对于本例，设两级抽取倍数分别为ＤＪ＝ＳＯ，Ｄ２＝１０（Ｄ＝ＤｌＤ２）每一级的滤波器特性如图１．１６（ｂ）所示。这时对第一级而＝８ｆ２；０．０００５，Ｍ＝０．９５ＭＨｚ，ｆｓｌ＝ＩＯＯＭＨｚ，滤波器的阶数为：
Ⅳｌ＿羔罴ｘ１００＋ｔ＝。２７
对第二级Ｊ２：６１２：０．０００５，鹄＝Ｏ．０５ＭＨｚ，丘２＝２ＭＨｚ，所需的滤波器阶数为：
Ｎ２＝雨６６而－７．９丽５×２＋ｌ＝１６３（１—１８）（１?１９）
软件无线电接收机中可编程数字下变频器的研究与设计
可见分级抽取后，滤波器的阶数大为减小，设计要求，无疑是一种非常好的设计思路。抽耿／内插器的多级实现如图１．１６所示。所以采用多级抽取可以大大降低对滤波器的同样，对分级内插也可以达到同样的效果，
“逦至耐趣黧她’
日?岛＝Ｄ
五?Ｌ＝，
图１．１６抽取，内插器的多级实现
Ｆｉｇ．１．１６Ｍｕｌｔｉｓｔａｇｅｆｉｌｔｅｒｉｍｐｌｅｍｅｎｔｓｄｅｃｉｍａｔｏｒｏｒｉｎｔｅｒｐｏｌａｔｏｒ
１．３．５数字滤波器设计基础理论和方法
设数字滤波器的输入为ｘ（ｎ）、输出为ｙ（一），冲激响应为＾（一），数学表达式为：
三
ｙ（Ｈ）２乞６（＾）‘ｘ（ｎ—Ｉ）（１．２０）
＾＝１
数字滤波器可以用两种形式来实现——有限冲激响应滤波器（ＦＩＲ）和无限冲激响应滤波器（ＩＩＲ）。一般的，数字滤波器＾（女）的频率响应可表示为：
兰
ｎ（ｅ”产∑ｈ（ｋ）ｅ１“（１．２１）
Ｉ＿－－帕
有限冲激响应滤波器ＦＩＲ是指冲激响应函数ｈ（ｎ）为有限个值的数字滤波器，ＦＩＲ数字滤波器的频率响应可表示为：
．Ｎ—－—ｔ
Ｈ（ｅ”）＝∑衄女）ｅ１“（－２２）
ｋ＝Ｏ
数字滤波器设计，实际上就是在给定Ｈ（ｅｊ“）（或者Ｈ扣一）的某些特征参数）的条件下，求出冲激函数州＾）。ＦＩＲ滤波器相对于ＩＩＲ滤波器有许多独特的优越性，如线性相位、稳定性等，适于无线通信中的信号处理要求，而且ＦＩＲ滤波器的设计相对成熟。
ＦＩＲ滤波器主要有两种设计技术，一是窗函数设计，二是最佳滤波器设计。
１．ＦＩＲ滤波器的窗函数设计
窗函数设计是用一个已知的窗函数“ｔ）去截取一个理想滤波器的冲激函数＾．（女），得到一个实际可用的ＦＩＲ滤波器冲激函数＾（女）：
＾（女）＝魄（．｜｝）?ｗ（≈）（ｉ－ｚＪ）
其中窗函数ｗ（ｋ）可以有各种形式，如矩形窗、汉宁窗、海明窗、布一哈窗以及凯撒窗等。在ＭＡＴＬＡＢ中提供了许多窗函数的设计函数，窗函数设计ＦＩＲ滤波器的好处是简单、直观和便于理解，。但由它设计的滤波器往往不是最佳的，或者说与其他设计方法相比，用窗函数设计出来的数字滤波器的阶数Ｎ虽然是比较小的，但滤波器特性并不是最佳的。
２．最佳滤波器设计
最佳滤波器是指滤波器的频率响应Ｈ（ｅｊ。）在所感兴趣的频率范围内与理想滤波器的频率响应Ⅳ，扣，ｍ）之问的最大逼近误差最小，即所谓的在“最大最小”准则意义上，或叫
１２
软件无线电接收机中可编程数字下变频器的研究与设计
切比雪夫准则意义上的最佳化。切比雪夫逼近问题的求解可以有很多方法，ＭＡＴＬＡＢ中的函数ＲＥＭＥＺ是用来设计最佳滤波器的，而ＲＥＭＥＺＯＲＤ则用于计算所需的滤波器阶数。
本文设计的可编程数字下变频（ＰＤＤＣ）是用ＦＰＧＡ实现的，必须考虑是定点数还是浮点数更适合问题的解决。定点数的实现具有更高的速度和更低廉的成本，而浮点数则有更大的动态范围且不需要换算，对较为复杂的算法更有吸引力。ＦＰＧＡ出于其物理位级可编程性的特点，在ＦＰＧＡ做数字信号处理时，仔细的选择位宽就能从本质上做到节约资源。因此，本文采用的是定点数运算，操作数用整型表示。整型数的最大表示范围取决于它的字长，字长越长，所能表示的数值的范围就越大，精度也越高。
二进制补码表示法时目前ＤＳＰ领域最为流行的有符号数字表示法。这是因为它使得累加多个有符号数值成为可能，而且最终结果是在规定的Ｎ位字长范围内，可以忽略任何算术上的溢出。有符号整数的Ｎ位二进制补码表达式如下：
』＝
Ⅳ一Ｉ
∑ｈ２”ｘ＞ｏ
２忆∑ｈ２”ｘ＜０
（１－２４）
其表达式的范围是Ｉ－－２ｎ－，２Ⅳ－‘一１１，最高位表示数的正负，其余的Ｎ．１位表示数值大小。而数字信号处理中，运算过程不一定都是整数，那么，从某种意义上讲，ＦＰＧＡ是不能处理小数的。但是，程序员可以规定Ｎ位字长中，小数点定于哪一位，也就是数的定标。通过设定小数点在Ｎ位中的不同位置，Ｎ位二进制数就可以表示不同大小和不同精度的小数。本文采用Ｑ表示法，设用８位字长表示数值，最高位为符号位，其余７位表示数值大小，Ｑ７表示小数点定位于第７位左侧，即ｘ．ＸＸＸＸＸＸＸ。同样一个８位二迸制数，小数点位置不同，表示的数值大小也不同，例如００１１１１１１２＝３１１０，用Ｑ０表示：００１１１１１１２＝Ｏ．２４２１８７５ｌｏ，用Ｑ７表示。不同的Ｑ值所表示的数不但数值范围不同，而且精度不同：Ｑ越大，数值范围就越小，但精度高；反之，Ｑ越小，数值范围越大，但精度就越低，如表１，１所示。
表１．１Ｑ表示法
Ｔａｂｌｅｌ．１Ｑｎｏｔａｔｉｏｎ
旦耋丞±堂型墼耋丞塾垦楚堕
Ｑ７一ｌ≤Ｘ≤０．９９２１８７５０．００７８１２５
Ｑ６—２≤Ｘ≤１．９８４３７５０．０１５６２５
０１．６４≤Ｘ≤６４０．５
ＱＯ．１２８≤Ｘ≤１２７１
对定点数而言，数值范围和精度是相互矛盾的，若要提高精度，就要以牺牲数值范围为代价，反之亦然。浮点数与定点数的转换关系如下，
定点数转换为浮点数：ｘ，；ｘ。×２叫（１－２５）
浮点数转换为定点数：％＝ｘｆｘ２０（１－２６）
例如：１６位字长，Ｑ１５表示的定点数１０２４１０－－００００，００１０，００００，００００，其浮点数为１０２４ｘ２’１３＝０．０３１２５；浮点数０．０１５６２５，Ｑ１５表示的定点数为０．０１５６２５×２”＝５１２ｍ５００００，０００１，００００，００００２。
软件无线电接收机中可编程数字下变额器的研究与设计
用上述小数点定标方法，就能表示不同精度的小数，本文后续设计的滤波器的系数都为小数，就是用不同的Ｑ值表示法表示的。
１４本文的主要工作
本文根据宽带数字中频软件无线电接收机的结构和性能要求，研究和设计基于ＦＰＧＡ的可编程数字下变频器（ＰＤＤＣ），完成宽带中频数字下变频、信道选择、信道整形和采样率转换等功能。
采用自顶向下的模块化设计思想，将ＰＤＤＣ的功能分模块实现，组成功能模块库。针对不同的无线通信系统，利用ＦＰＧＡ的可配置性，从功能模块库中调用和优化组合不同的模块，以满足系统的要求。
本文的主要工作如下：
１．避免数字乘法器的速度成为ＰＤＤＣ的处理瓶颈，设计基于多相滤波结构的可编程数字正交变换模块。选择最佳算法和结构，实现高速时问校正滤波器。
２．设计高效的可编程插值／抽取器，提高处理速度，并尽可能节省ＦＰＧＡ资源。
３．针对要实现２“倍抽，设计多级半带（ＨＢＦ）滤波抽取器模块库ｅ
４．设计和实现可编程ＦＩＲ滤波器模块，进行信道整形滤波。
５．为了节省ＦＰＧＡ的资源，对于固定系数的ＦＩＲ滤波器，选用高效的多相结构和优化算法降低实现滤波器中乘法器的成本。
６．用Ｖｅｒｉｌｏｇ对上述各模块进行编程描述，使用Ｍｅｎｔｏｒ（明导）公司的ＦＰＧＡ开发工具ＦＰＧＡＡｄｖａｎｔａｇｅ５．４和Ａｌｔｅｒａ公司的ＭａｘｐｌｕｓｌＯ．２进行ＦＰＧＡ实现、功能仿真和静态时序分析，验证后形成具有重用性软核（ＳｏｆｔＣｏｒｅ），对不同规模的应用
时便于修改，并可以移植到不同芯片。
７．将设计的可编程数字下变频器应用于ｃｏＳＭ／ＥＤＧＥ／ＷＣＤＭＡ多模宽带数字中频接收机中，并用Ａｇｉｌｅｎｔ（安捷伦）公司的ＡＤＳ２００２Ｃ做系统仿真，验证ＰＤＤＣ的功能。
１４
软件无线电接收机中可编程数字下变频器的研究与设计
２可编程数字下变频器的设计
２．１基于ＦＰＧＡ的数字下变频设计方案
本文设计的可编程数字下变频（ＰＤＤＣ）是应用于单信道宽带数字中频软件无线电接收机中，其结构如图２．１所示，通过模拟混频器和带通滤波器将射频模拟信号一次模拟下变频到中频（ＩＦ），在中频进行采样（基于带通采样定理），然后用数字下变频器进行处理，所谓单信道无线电接收机是指接收机在同一时刻只能接收所选择的一个信道的信号进行处理，不能同时接收多个信号。模拟中频信号经过不同形式的Ａ／Ｄ采样数字化后，任一接收的数字信号ｓ∽表示为：
ｓ（，口＝一（，心ＣＯＳ［ＣＯＯｎ＋妒（Ｈ）］（２—１）
式中，』（，，）、ｒｅ（ｎ）分别为信号的幅度调制分量和相位调制分量，ｍ。为数字信号的载频或中心频率。如果用正交分量来表示，则上式可以改写为：
ｓ（砷之７（帕‘０５（‰吣一Ｑ（ｎ）ｓｉｎ（甜ｏ”）（２．２）
式中：
ｆ（哟＝＾（ｎ）ｃｏｓ妒（”），Ｑ（＊）＝Ａ（，）ｓｉｎ认砷
分别成为信号的同相分量和正交分量。
图２．１单信道宽带数字中频软件无线电接收机框圈
Ｆｉｇ．２．１Ｂｌｏｃｋｄｉａｇｒａｍｏｆｓｉｎｇｌｅ－ｃｈａｎｎｅｌｄｉｇｉｔａｌＩＦＳｏＲｗａｒｅＲａｄｉｏＲｅｃｅｉｖｅｒ本节设计的基于ＦＰＯＡ的可编程数字下变频解决方案，其内部结构如图２．２所示，由三部分组成。
圈２．２基于ＦＰＧＡ的可编程数字下变频器框图
Ｆｉｇ．２．２ＢｌｏｃｋｄｉａｇｒａｍｏｆａｐｒｏｇｒａｍｍａｂｌｅＤＤＣｂａｓｅｄＯｎＦＰＧＡ
第一部分是基于多相滤波数字正交变换模块，包括数字正交变换和时赳校难滤波器，完成中频数字信号到基带的数字下变频；第二部分是由两个多速率数字信号处理和信道
软件无线电接收机中可编程数字下变频器的研究与设计
整形模块，包括抽取器，内插器，可编程ＦＩＲ滤波器，脉冲成形器，完成进行抽取、采样率转换和信道整形；第三部分是一个可编程锁相环采样频率合成器，提供可变的采样频率，用来选择期望信道。整个ＰＤＤＣ采用模块化设计，充分利用ＦＰＧＡ的可编程性，根据不同通信系统的需要，灵活配置、优化组合内部的各个模块，以满足多模通信的多种要求，最后为基带处理器输出两路正交基带分量。下面分别介绍各部分详细的设计方案。
２．１．１基于多相滤波结构的数字正交变换模块设计
多相滤波数字正交变换模块，其数学模型如图２．３所示。由可编程锁相环采样频率合成器产生的采样频率正对中频宽带信号ｓ（ｒ）（其载频为五）进行带通采样，数字信号ｓ（”）输入到数字正交变换模块。整个模块可以看做一个多相正交采样器，通过正交采样，把Ａ／Ｄ采样后的数字谱转换为难交基带信号，’（帕和Ｑ’（一），采用多相滤波器实现的时间校正滤波器将Ｉ路和Ｑ
莲口伽）
：多相滤波数字：
ｉ……一垂襄变逸蠼趣……．ｊ
图２．３基于多相滤波正交数字变换模块框图
Ｆｉｇ．２．３Ｂｌｏｃｋｄｉａｇｒａｍｏｆｄｉｇｉｔａｌｑｕａｄｒａｔｕｒｅｃｏｎｖｅｒｔｅｒｂａｓｅｄｏｎｐｏｌｙｐｈａｓｅｆｉｌｔｅｒ从模型中可以看出，Ｉ路和Ｑ路的工作速率只有Ａ／Ｄ采样速率正一半，所以这个模型可以减轻后续滤波器的计算量，而且省去两个数控本振源和两个高速乘法器，降低了系统的复杂度。这个模型对采样振荡器的要求比较高，它必须根据接收信号的中心频率正能精确的预置到带通采样公式正：未‰所确定的采样频率＾上，其中一应选取使＾满足＾≥ｐ＋１）Ｂ时的最大ｎ值，式中Ｂ为调谐到接收信号中心频率正的前置滤波器的通带宽度，，为该滤波器的矩形系数，而Ｂ应大于期望信号带宽。
下面对这个模块进行数学分析，设输入的模拟信号为：
Ｊ（ｆ）。４（ｆ）．ｃｏｓ【２矾Ｈ妒（ｆ）】（２．３）
用以下采样频率ｆ对其进行采样
正＝西４ｍｆ＋ｃ１）ｍ＝０，１，２．－其中ｍ为能使六满足＾≥２Ｂ的最大整数值。
可以得到采样序列为：
咖）刊（咖”ｓ陬尝一砌）】
１６（２－４）（２－５）
软件无线电接收机中可编程数字下变频器的研究与设计
＝砌）一ｓ咖）ｃ。ｓ‘Ｔ２ｍ＋ｌⅫ）叫帅ｉｎｍ）ｓＩｎ（兰≠删
‰ｃｏｓ【里掣州－－ＸＢＱ￥Ｉｎ【垦％业圳（２－６）
式中
ＸＢＩ（ｎ）＝一（Ｈ）ｃｏｓ矿（”）
ｘｎｏ（ｎ）＝ｄ（ｎ）ｓｉｎ妒（ｎ）
分别为信号的基带同相分量和基带正交分量。
对于所有整数ｍ，由（２－６）可得
椰炉州２咖０ｓ【堕学砌］－ｘ＃ｃ２ｓｉｎ【垦％业砌】
＝ｘⅢ（２ｎ）－（一１）”（２－７）啦川）＝州２小。ｓｐ产雄川）ｈ嘏川）ｓｉｎ【垦≠砌川）】
＝Ｘｍ（２ｎ）－（一１）”（２—８）
令：
ｘ未（月）＝ｘ（２ｎ）?（一１）”
ｘ０（＂）＝ｘ（２ｎ＋１）?（一１）”
则呵得：
ｘ０（Ｈ）＝ＸＢ／（２月）（２－９）
ｘ如（ｎ）＝ｘｓＱ（２ｎ＋１）（２－１０）
也就是说ｘ名（一）和ｘ品（ｎ）这两个序列分别是从同相分量ｘ脚（一）和正交分量ｘ衄（帕抽取２倍得来的。由于２倍抽取。结果导致Ｉ路和Ｑ路的采样点在时间上延迟不同，下面证明两个分量之间的时间延迟为半个采样周期。
对，０（。）进行离散傅立叶变换（ＤＴＦＴ），并将ｎ用ｎ／２代替，奇数采样点乘以０，由性质””
圭鬈ｅＪ２ｄ州ｕ＝０”为‘冀差数倍Ｑ。Ｄ当Ｌ＝２时，ｘ０（一）的频谱为
ｘ０（ｅ’。）＝∑ｘⅢ（２一）Ｐ”（２．１２）
：．１＿ＸⅢ（Ｐ，…））＋Ｉ．ＸⅢ（ｅ，枷７２—４））
这两个分量不会混叠，因为
Ｘａｔ（ｅ』。）＝ｏ詈ｓＨ≤”（２．１３）带通模拟信号的能量集中于正±（ｆ３／４），相当于集中于基带频谱分量ｘ。，（ｅ。。）的【一吾，争区间内。因此可以得到
Ｊ０＝｛Ｊ肼扣’‘“２’）（２．１４）
１７
1 引言 数字下变频DDC(digital down lonvwrsionl作为系统前端A／D转换器与后端通用DSP器件间的桥梁，通过降低数据流的速率，将低速数据送给后端通用DSP器件处理，其性能的优劣将对整个软件无线电系统的稳定性产生直接影响。采用专用DDC器件完成数字下变频，虽具有抽取比大、性能稳定等优点，但价格昂贵，灵活性不强，不能充分体现软件无线电的优势。FPGA工艺发展迅速，处理能力大大增强，相对于ASIC，DSP，其具有吞吐量高、开发周期短、可实现在线重构诸多优势。基于这些优点，FPGA在软件无线电的研发中具有重要作用。 2 数字下变频系统 数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器DDS(direct digital synthesizer)、数字混频器、FIR滤波器、抽取等模块。原始模拟中频信号经A／D转换器带通采样后得到数字中频信号，输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频)，将数字中频搬移到基带。混频后得到的数据率和采样率一致，后级FIR滤波器要达到该处理速率。硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶FIR低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级DSP器件进行处理。 2．1 混频器的FPGA实现 数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器．也就是乘法器。XC2V1000器件内嵌64个18×18位硬件乘法器，其最高工作频率为500 MHz，因此采用硬件乘法器完全能够满足混频器的设计要求。使用Xilinx公司的Multiplier IP核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号，输出信号也为14位。图2为混频器的结构图。
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
2005 年 2 月 JOURNAL OF CIRCUITS AND SYSTEMS February ， 2005 文章编号：1007-0249 (2005) 01-0123-04 数字下变频及抽取的FPGA 实现* 侯永宏， 侯春萍， 曹达仲， 戴居丰 （天津大学 电子信息工程学院，天津 300072） 摘要：在FPGA 上实现了对高频窄带数字信号的下变频和取样率转换，由于完全避免了需要大量逻辑资源的乘法器和数字振荡器，其结构大为简化，再加上采用了流水处理结构，使其处理速度超过100M 样点每秒，此外它还具有结构简单，重配置能力强的优点，具有广阔的应用前景。 关键词：积分梳状滤波器；抽取；现场可编程门阵列（FPGA ） 中图分类号：TN911.25 文献标识码：A 1 导言 全数字接收机的目标是设计一个支持多制式、多模式的，灵活、开放的通用数字接收机，它的发展趋势是将宽带A/D 尽可能靠近天线端，以简化接收机的模拟电路，而将接收机的各种功能用软件来实现。这样就对数字信号处理器（DSP ）带来了巨大的处理压力。 现场可编程门阵列（FPGA ），能实现高速运算，且具有很强的重新配置能力，因此在全数字接收机中常用FPGA 配合DSP 工作。FPGA 负责对前端高速中频或射频信号进行处理，DSP 负责低速基带信号的处理[1]。 用FPGA 实现一个乘法器会消耗大量的逻辑资源，例如用Spartan Xilinx 系列实现一个16位并行乘法器需要213个CLB （Configurable Logic Block ）[2]；采用串行乘法器可以减少所需逻辑资源，但处理速度会急剧下降。所以如何减少乘法器的数目和提高处理速度是目前数字信号处理IC 设计的一个主要课题。 2 数字下变频 所谓下变频就是将信号从较高的频带搬移到较低的频带，以利于信号的分析与处理。如果数字带通信号为： s c s l s nT f nT x nT x π2cos )()(= （1） 其中：T s 为采样频率。 数字下变频实际上就是将上述信号乘以一个本地载波，然后通过一个带通或低通滤波器，即可以得到下变频后的信号。如果本地载波的频率与信号载波相等，得到的就是低通基带信号。 s o s b nT f nT x t x π2cos )()(= （2） 取c o f f =，如果c s f f 4=，且不考虑相位误差的话，有： L L 4 3πcos \cos π \2πcos \ cos0π2cos π2cos ==s c s o nT f nT f 此时本地载波信号的取值实际上是：1、0、-1、0、1。这样混频器就可以避免复杂的振荡器和乘法器，而用简单的组合逻辑和取反电路实现。具体实现为：1）将输入信号每隔2个取2补码，形成一个新的数据流；2）将新数据流每隔一个置0，所得输出就是混频后的信号。在上面提到的及后面的电路设计中，假定数模转换器的输出用2的补码表示。 3 防混迭滤波 混频后的有用信号频谱搬移到零频附近，相对于信号频率来讲，采样率非常高，因此可以通过抽 * 收稿日期：2003-12-08 修订日期：2004-05-05
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
桂林电子科技大学职业技术学院 课题：FPGA实训 专业：电子信息工程技术 学号： 姓名：
目录 关键词： (1) 引言： (1) 设计要求： (1) EDA技术介绍: (1) Verilog HDL简介： (1) 方案实现： (2) 工作原理： (2) 总结： (3) 结语： (3) 程序设计： (4)
数字钟 关键词：EDA、Verilog HDL、数字钟 引言： 硬件描述语言HDL（Hardware Des-cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计发放在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现在它们都已经成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且非常容易学习掌握。 此次以Verilog HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。 设计要求： 数字钟模块、动态显示模块、调时模块、到点报时模块等；必须有键防抖动功能。可自行设计8位共阴数码管显示；亦可用FPGA实验平台EDK-3SAISE上的4位数管，但必须有秒指导灯。 EDA技术介绍： 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 Verilog HDL简介： 硬件描述语言Verilog是Philip R.Moorby于1983年在英格兰阿克顿市的Gateway Design Automation硬件描述语言公司设计出来的，用于从开关级到算法级的多个抽象设
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
用FPGA实现数字下变频 杨力生，谭晓衡，杨士中 (重庆大学通信工程学院，重庆 400044) 摘要：在接收信号的数字化、软化的实现中，数字下变频起着重要的作用。本文首先介绍了数字下变频的组成结构，然后详细分析了数字下变频的工作原理，描述了在实现数字下变频时，设计方案所采用的高效滤波器——CIC滤波器和多相抽取滤波器的结构和原理。最后，用通过Simulink对数字下变频的性能进行了仿真。在仿真的基础上使用Insight公司的FPGA开发系统，用测试电路实测了数字下变频的性能。 关键词：数字下变频器；FPGA；CIC数字滤波器；多相滤波器 Realize Digital Downconversion by FPGA YANG Li-sheng, TAN Xiao-heng, YANG Shi-zhong (Communication Engineering School, Chongqing University, Chongqing400044, China) Abstract: Digital downcoversion plays a key role in the digitized and software-oriented process of the received signal. First, the architecture of the digital downconvertor (DDC) is introduced.Then the operational principle of DDC is analysed.At the same time, the efficient structure of digital filter is described in which DDC is adopted.Finally, the performance simulation results of the DDC is given by Simulink, and on this base,the perfomance of DDC is tested with the FPGA devoloping system of Insight corp. Keywords:Digital downcovertor; FPGA;CIC digital filter;Polyphase filter 一、序言 在数字接收机中，数字下变频器（DDC）一般执行信道的访问功能。DDC接收经过高速采样的中频信号，将所需的频带下变为基带。现代基站收发器为了支持多载波环境或实现下变频，以便将很多窄带信道组合成一个宽带的数字信号，常常需要大量的DDC。DDC通常位于信号处理链的前端，靠近A/D,一般要求DDC 支持100 MSPS以上的采样率。 数字下变频由数字振荡器、数字乘法器、数字滤波器三部分组成,其组成的系统框图如图1所示。
课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日
目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)
南昌大学实验报告 学生姓名：邓儒超学号：6100210045 专业班级：卓越通信101 实验类型：□验证□综合□√设计□创新实验日期：2012.10.28 实验成绩： 实验三数字钟设计 一、实验目的 （1）掌握数字钟的设计 二、实验内容与要求 （1）设计一个数字钟，要求具有调时功能和24/12进制转换功能 （2）进行波形仿真，并分析仿真波形图； （3）下载测试是否正确； 三、设计思路/原理图 本次数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块，其中，时计数器模块又包括24进制计数模块、12进制计数模块、24/12进制转换模块。设计框图如下： 由图可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟1KHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 原理图如下：
四、实验程序（程序来源：参考实验室里的和百度文库的稍加改动，还有自己写的） 1、分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(CLK:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END fenpin; ARCHITECTURE behav OF fenpin IS SIGNAL X,CNT:STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN X<="001111101000";--1000分频 IF CLK'EVENT AND CLK = '1' THEN CNT<=CNT+1; IF CNT=X-1 THEN CLK1<='1';CNT<="000000000000"; ELSE CLK1<='0'; END IF; END IF; END PROCESS; END behav; 2、60进制计数器（秒、分计数器）模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count60 IS PORT(EN,RST,CLK1: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END count60;
多功能数字钟 开课学期：2014—2015 学年第二学期课程名称：FPGA课程设计 学院：信息科学与工程学院 专业：集成电路设计与集成系统班级： 学号： 姓名： 任课教师： 2015 年7 月21 日
说明 一、论文书写要求与说明 1.严格按照模板进行书写。自己可以自行修改标题的题目 2.关于字体： a)题目：三号黑体加粗。 b)正文：小四号宋体，行距为1.25倍。 3.严禁抄袭和雷同，一经发现，成绩即判定为不及格！！！ 二、设计提交说明 1.设计需要提交“电子稿”和“打印稿”； 2.“打印稿”包括封面、说明（即本页内容）、设计内容三部分；订书机左边装订。 3.“电子稿”上交：文件名为“FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。 4.“打印稿”由班长收齐后交到：12教305办公室； 5.上交截止日期：2015年7月31日17:00之前。
第一章绪论 (3) 关键词：FPGA，数字钟 (3) 第二章FPGA的相关介绍 (4) 2.1 FPGA概述 (4) 2.2 FPGA特点 (4) 2.3 FPGA设计注意 (5) 第三章Quartus II与Verilog HDL相关介绍 (7) 3.1 Quartus II (7) 3.2 Verilog HDL (7) 第四章设计方案 (8) 4.1数字钟的工作原理 (8) 4.2 按键消抖 (8) 4.3时钟复位 (8) 4.4时钟校时 (8) 4.5数码管显示模块。 (8) 第五章方案实现与验证 (9) 5.1产生秒脉冲 (9) 5.2秒个位进位 (9) 5.3按键消抖 (9) 5.4复位按键设置 (10) 5.5 数码管显示。 (10) 5.6 RTL结构总图 (11) 第六章实验总结 (14) 第七章Verilog HDL源代码附录 (15)
基于FPGA的多功能数字钟的设计 摘要数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。关键词数字钟、分频器、译码器、计数器、校时电路、报时电路。 Design of Abstract Keywords
目录 0.引言 (4) 1.设计要求说明 (4) 1.1设计要求 (4) 1.2完成情况说明 (4) 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 (4) 2.1计时电路 (5) 2.2异步清零电路 (5) 2.3校时、校分功能电路 (5) 2.4报时电路 (6) 2.5分频电路 (7) 2.6闹钟及音乐闹铃电路 (9) 2.7秒表计时电路 (15) 2.8译码显示电路 (15) 2.9逻辑总图 (16) 3.设计感想 (17) 参考文献 (17)
0．引言 数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 1.设计要求说明 1.1设计要求 1）设计一个具有校时、校分、清零，保持和整点报时功能的数字钟。 2）多数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图方法实现，也可采用文本输入法实 现。 3）数字钟的具体设计要求具有如下功能： ①数字钟的最大计时显示23小时59分59秒； ②在数字钟正常工作时可以进行快速校时和校分，即拨动开关K1可对小 时进行校正，拨动开关K2可对分钟进行校正； ③在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K3 可以使时、分、秒回零； ④整点报时是要求数字钟在每小时整点来到前进行鸣叫，鸣叫频率是在 59分53秒、55秒、57秒时为500Hz，59分59秒时为1KHz； ⑤哟啊去所有开关具有去抖动功能。 4）对设计电路进行功能仿真。 5）将仿真通过的逻辑电路下载到EDA实验系统，对其进行验证。 1.2完成情况说明： 对于实验要求的基本功能我们设计的电路都能准确实现。另外，我们还附加了显示星期、秒表、闹钟时间来时播放音乐等功能。 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1所示：
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 学号：20133638 姓名：王一丁 指导教师：李世平 设计时间：2016年1月
摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟
目录 摘要 1 课程设计目的 2 课程设计内容及要求 2.1 设计任务 2.2 设计要求 3 VHDL程序设计 3.1方案论证 3.2 系统结构框图 3.3设计思路与方法 3.3.1 状态控制模块 3.3.2 时分秒模块 3.3.3 年月日模块 3.3.4 显示模块 3.3.5脉冲产生模块 3.3.6 扬声器与闹钟模块 3.4 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献
1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。 2 课程设计内容及要求 2.1 设计任务 (1)6个数字显示器显示时分秒，setpin按键产生一个脉冲，显示切换为年月日。 (2)第二个脉冲可预置年份，第三个脉冲可以预置月份，依次第四、 五、六、七个脉冲到来时分别可以预置时期、时、分、秒，第八个脉冲到来后预置结束正常从左显示时分秒。 (3)up为高时，upclk有脉冲到达时，预置位加一，否则减一。 2.2 设计要求 (1)在基本功能的基础上，闹钟在整点进行报时，产生一定时长的高电平。 (2)实现闹钟功能,可对闹钟时间进行预置，当达到预置时间时进行报时。
xxxx大学 电子设计自动化技术与应用 设计报告 设计题目：基于FPGA的数字时钟 学院：通信学院 姓名： 学号：
目录 一、设计任务 (3) 二、总体设计方案 (3) 1、设计思想 (3) 2、总体设计框图 (3) 三、单元电路设计 (4) 1、秒计数器模块设计与实现 (4) 2、分计数器模块设计与实现 (5) 3、时计数器模块设计与实现 (6) 4、2选1选择器模块设计与实现 (7) 5、译码器模块的设计与实现 (8) 6、3-8线译码器模块设计与实现 (9) 7、分频器的设计与实现 (9) 8、顶层原理设计图 (10) 四、硬件测试与结果分析 (11) 1、硬件测试： (11) 2、测试过程及结果分析 (12) 五、收获与体会 (12)
一、设计任务 1、能进行正常的时、分、秒计时功能，由LED数码管显示时间，最大计时 为23：59：59。 2、小时显示采用24进制，分显示和秒显示都采用60进制。 3、具有调时和调分功能。 二、总体设计方案 1、设计思想 本设计是基于Altera公司的Cyclone III 系列的EP3C16Q240C8芯片设计的，采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、2选1选择器、译码器、分频器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2、总体设计框图 完整的数字时钟设计硬件框图如图所示。
三、单元电路设计 1、秒计数器模块设计与实现 1.1秒计数器流程图如下： 1.2秒计数器生成模块如图1所示: 图1 其中，clk 是时钟信号，daout 是60计数输出，enmin 是向分进位的高电平。 1.3 波形仿真图
收稿日期:2004-09-16 第22卷 第12期 计 算 机 仿 真 2005年12月 文章编号:1006-9348(2005)12-0303-04 用M ATLAB 在FPGA 芯片中实现数字下变频设计 贾雪琴,李强,王旭,李景宏 (东北大学信息科学与工程学院,辽宁沈阳110004) 摘要:数字下变频在接收系统的数字化和软件化过程中起到了至关重要的作用。该文研究了高倍抽取的数字下变频设计,重点分析了基于级联积分梳状滤波器和级联半带滤波器的多级抽样频率算法。采用最新的设计软件Systemgenerator 软件可以方便地在MAT LAB 中实现算法仿真并可生成FPG A 芯片的下载文件,简化了设计流程,降低了开发成本和周期。提出了一种基于计算机IS A 总线的系统验证方法。用Systemgenerator 设计和仿真基于FPG A 芯片的的硬件设计有效地验证了算法并降低了试验成本,是一种好方法。 关键词:数字下变频;半带滤波器;级联积分梳状滤波器;现场可编程门阵列中图分类号:T N998 文献标识码:A Rea liza tion of D ig ita l D own Conversion i n FPGA Ch ip by Usi ng M ATLAB J I A Xue -qin,L IQ iang,WAN G Xu,L I J ing -hong (College of Infor mation Science &Engineering,Northeastern University,Shenyang L iaoning 110004,China )ABSTRACT:D igital down conversion p lays a key role in the digitized and soft ware -oriented p rocess of the receiver system.This paper studies the high deci m ation ratio of digital down converter,and especially analyzes the multi -stage deci mation algorithm based on C I C filter and HB filter . It w ill reduce the cost and the development ti m e by using the newest Systemgenerator which can si m ulate the design and download it to FPG A easily .And verifying the design w ith an IS A bus of computer w ill save lots of money,effectively .U singMAT LAB design and si mulation hardware p rojects based on FPG A is a good method .KEYWO RD S:DDC;HB -filter;C I C -filter;FPG A 1 序言 现代数字信号处理中,为了满足系统的性能而使用可变 频率来实现数字信号处理的过程,称为多速率数字信号处理(multirate digital signal p rocessing ),而其中以数字下变频(DDC )技术应用最为广泛。它将采样后的数据传输速率降低到最小,使信号接收系统的数字化和软件化得以实现。与早期的由分立式器件组合而成的下变频器相比,目前市场上出现了多种集成下变频器(如:AD6620,HSP50124b 等),广泛应用于无线电通讯和数据采集等领域。 本文提出一种采用FPG A 器件来实现数字下变频的方案。与集成器件相比,FPG A 芯片在速度和灵活性上都有很大的提高。并且,使用FPG A 器件实现的下变频器可以更加方便的采用软件方法对射频链路上引入的干扰进行有效的补偿,同时也可将存储器、控制器等外围器件集成到芯片内部,提 高了整个系统的稳定性和集成度。 本设计选用Xilinx 公司的Spartan3系列芯片为设计对象,采用Xilinx 公司与M athwork 公司合作的Systemgenerator 软件进行设计与仿真。该软件的使用,使得Xilinx 公司提供的IPcore 和M atlab 中的si m ulink 工具得到完美结合,令计算结果可以更加直观的表现出来。并且,可以将设计模型直接编译成可在FPG A 器件中布局布线的网表文件。成功地解决了算法研究人员和硬件实现工程师之间的工作协调问题,使得用户能够以最快的速度将他们的算法得到硬件实现。 2 数字下变频原理与实现 如图1所示,数字下变频器主要由数字混频器和数字滤波器组两部分组成。混频器部分由DDS 和两路乘法器组成,数字滤波器部分主要由级联积分梳状滤波器(以下称C I C 滤波器),半带滤波器(以下称HB 滤波器)和后级F I R 滤波器组成的链路构成。2.1 混频器 软件无线电系统接收到的数据是对自然信号调制产生 — 303—
基于FPGA 的数字时钟的设计 课 题： 基于FPGA 的数字时钟的设计 学 院： 电气信息工程学院 专 业 ： 测量控制与仪器 班 级 ： 08测控（2）班 姓 名 ： 潘 志 东 学 号 ： 08314239 合作者姓名： 颜志林 2010 年 12 月 12 日
综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。
1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析