VHDL语言的UART串行接口芯片设计程序清单
附录1 数据接收据器的VHDL语言描述清单
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
ENTITY UART_receiver IS
PORT(RxD, Bclkx8, sysclk, reset, RDRF:IN STD_LOGIC;
RDR:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
setRDRF, setOE, setFE:OUT STD_lOGIC);
END UART_receiver;
ARCHITECTURE rtl OF UART_receiver IS
TYPE stateTYPE IS (R_WAiT, START_DETECTED,R_DATA); SIGNAL state, nextstate:stateTYPE;
SIGNAL RSR:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL cnt1:INTEGER RANGE 0 TO 7;
SIGNAL cnt2:INTEGER RANGE 0 TO 8;
signal clr1,clr2 : std_logic;
SIGNAL inc1, inc2, shftRSR, loadRDR : STD_LOGIC; SIGNAL Bclkx8_Dlayed, Bclkx8_rising:STD_LOGIC;
BEGIN
BclkX8_rising<=Bclkx8 AND (NOT Bclkx8_dlayed);
R_control:PROCESS(state,RxD,RDRF,cnt1,cnt2,BclkX8_rising) BEGIN
--inc1<='0';inc2<='0';
--clr1<='0';clr2<='0';
shftRSR<='0'; loadRDR<='0'; setRDRF<='0'; setOE<='0'; setFE<='0';
CASE state IS
WHEN R_WAIT =>
IF(Rxd='0')THEN nextstate<=START_DETECTED;
ELSE nextstate<=R_WAIT;
END IF;
WHEN START_DETECTED=>
IF(Bclkx8_rising='0')THEN
nextstate<=START_DETECTED;
ELSIF(RxD='1') THEN
clr1<='1';nextstate<=R_WAIT;
ELSIF(cnt1=3) THEN
clr1 <='1'; nextstate<=R_WAIT;
ELSE
inc1<='1';nextstate<=START_DETECTED;
END IF;
WHEN R_DATA =>
IF(Bclkx8_rising='0') THEN nextstate<=R_DATA;
ELSE inc1<='1';
IF(cnt1 /= 7) THEN nextstate<=R_DATA;
ELSIF(cnt2/=8) THEN
shftRSR<='1'; inc2<='1'; clr1<='1';
nextstate<=R_DATA;
ELSE
Nextstate<=R_WAIT;
setRDRF<='1'; clr1<='1'; clr2<='1';
IF(RDRF='1') THEN setOE<='1';
ELSIF(RXD='0') THEN setFE<='1';
ELSE loadRDR<='1';
END IF;
END IF;
END IF;
END CASE;
END PROCESS;
R_update:PROCESS(sysclk,reset)
BEGIN
IF(reset='0') THEN state<=R_WAIT;BclkX8_Dlayed<='0';
cnt1<=0; cnt2<=0;
ELSIF(syscLk'EVENT AND sysclk='1') THEN
state<=nextstate;
IF(clr1='1') THEN cnt1 <=0;
ELSIF(inc1='1') THEN cnt1<=cnt1+1;
END IF;
IF(clr2='1') THEN cnt2<=0;
ELSIF(inc2='1') THEN cnt2<=cnt2+1;
END IF;
IF(shftRSR='1') THEN RSR<= RxD & RsR(7 DOWNTO 1);
END IF;
IF(loadRDR='1') THEN RDR<=RSR;
END IF;
BclkX8_Dlayed<=BclkX8;
END IF;
END PROCESS;
END rtl;
附录2 数据发送器的VHDL语言描述清单
LIBRARY IEEE;
ENTITY UART_transmitter IS
PORT(
Bclk，sysclk，reset，TDRE，loadTDR：IN STD_LOGIC; DBUS：INSTD_LOGIC_VECTOR(7 DOWNTO 0); setTDRE，TxD：OUT STD_ LOGIC);
END UART_transmitter;
ARCHITECTURE rtl OF UART_transmitter IS TYPEstateTYPE IS(T_WAlT，SYNCH，T—DATA); SIGNAL state，nextstate：stateTYPE；
SIGNAL TDR：STD_LOGIC__VECTOR(7 DOWNTO 0)：SIGNAL TSR：STD_LOGIC_VECTOR(8 DOWNTO 0);
SIGNALBcnt：INTEGER RANGE 0 TO 9;
SIGNAL inc，clr，loadTSR，shftTSR，start：STD-LOGIC; SIGNAL Bclk_rising，Bclk_Dlayed：STD_LOGIC;
BEGIN
TxD<=TSR(0)：
setTDRE<=loadTSR；
Bclk_rising<=Bclk AND (N0T Bclk_Dlayed);
T_control:PROCESS(state，TDRE，Bcnt，Bclk_rising) BEGIN
inc=’0’：clr<='0'；loadTSR<=’0’；shftTSR<='0';
start<='0';
CASE state IS
WHEN T_WAIT=>
IF(TDRE=’0’)THEN loadTSR<=’1’nextstate<=SYNCH; ELSE nextstate<=T_WAIT;
END lF;
WHEN SYNCH=>
IF(Bclk_rising=’1’)THEN start<=’1’;n extstate<=T_DATA;
ELSE nextState<=SYNCH;
END IF;
WHENT_ DATA=>
IF(Bclk_rising='0')THEN nextstate<=T_DATA;
ELSIF(Bcnt／=9)THEN
shftTSR='l';iucl;nextstate<=T_DATA;
ELSE clr<=’1’;nextstate<=T_WAIT;
END IF;
END CASE;
END PROCESS;
T_updale;PROCESS(sysclk,reset)
BEGIN
IF(reset=’0’)THEN
TSR<=”111111111”;state<=T_WAIT,Bcnt<=0;Bclk_dlayed<=’0’; ELSIF(sysclk’EVENT AND sysclk=’1’)THEN
State<=nextstate;
IF(clr=’l’)THEN Bcnt<=0;ELSIF(inc=’l')THEN
Bcnt<=Bcnt+1;
END IF;
IF（loadTDR=T)THENTDR<=DBUS;ENDIF;
IF(loadTSR=‘1’)THEN TSR<=TDR&’1’;
ELSIF(START='I')THENTSR(0)<=‘0’;
ELSIF(shffrSR='1')THENTSR<='I，&TSR(8DOWNT01);ENDIF; Bclk_Dlayed<=Bclk;
END IF;
IF(loadTDR=’1’)THEN TDR<=DBUS;END IF;
IF(loadTSR=’1’)THER TSR<=TDR&’1’;
ELSEI F(START=’1’)THEN TSR(0),=’0’;
ELSEIF(shiftTSR=’1’)THEN TSR<=’1’&TSR(8 DOWNTO 1);
END IF;
Bclk_Dlayed<=Bclk;
END IF;
END PROCESS;
END rtl;
附录3 波特率发生器的VHDL语言描述清单
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGlC_UNSIGNED.ALL;
ENTITY UART_clkdiv IS
POPT(
sysclk:iN STD_LOGlC;
sel:IN STD_LOGIC_VECTOR (2 DOWNTO 0);
BclkX8:BUFFER STD_LOGIC;
Bclk:OUT STD_LOGIC);
END UART_clkdiv;
ARCHITECTURE rtl OF UART_clkdiv IS
SIGNAL divl:STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; SIGNAL div2:STD_LOGIC_VECTOR (7 DOWNTO 0):="00000000"; SIGNAL div3:STD_LOGIC_VECTOR(2 DOWNTO 0)="000"; SIGNAL clkdivl3:STD_LOGIC;
BEGIN
div_13:prOCESS(syselk)
BEGIN
IF(sysclk'EVENT AND sysclk='1')THEN
IF(div1="1100")THEN div1<="0000";
ELSE div1<=divl+1;
END IF;
END IF;
END PROCeSS;
BEGIN
IF(clkdivl3'VENT AND clkdivl3='1')THEN
div2<=div2+l;
END IF;
END PROCESS;
clkdiv13<=div1(3);
div_pro:PROCESS(clkdiv13);
BEGIN
IF(clkdiv13'EVENT AND clkdiv13='1')THEN
div2<=div2=1;
END IF;
END PROCESS;
BclkX8<=div2(CONV_INTEGER(sel))；--select baud rate
div_8:pROCESS(BclkX8)
BEGIN
IF(BclkX8'EVENT AND BcLkXS='1')THEN
div3<=dlv3+1;
END IF;
END PROCESS;
bclk<=div3(2);
END rtl;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_11164.ALL;
USE IEEE.STD_LOGlC_UNSIGNED.ALL;
ENTITY UART_clkdiv IS
POPT(
sysclk：IN STD_LOGlC;
sel:IN STD_LOGIC_VECTOR (2 DOWNTO 0);
BclkX8：BUFFER STD_LOGIC;
Bclk:OUT STD_LOGIC);
END UART_clkdiv;
ARCHITECTURE rtl OF UART_clkdiv IS
SIGNAL divl:STD_LOGIC_VECTOR(3 DOWNTO 0)：=”0000”;
--divide by 13 counter
SIGNAL div2：STD_LOGIC_VECTOR (7 DOWNTO 0)：=”00000000”;
--divide by 256 counter
SIGNAL div3:STD_LOGIC_VECTOR(2 DOWNTO 0)=”000”; --Divide by 8 counter
SIGNAL clkdivl3:STD_LOGIC;
BEGIN
div_13：PROCESS(syselk)
BBGIN
IF(sysclk’EVENT AND sysclk=’1’)THEN
IF(div1="1100")THEN div1<="0000";
ELSE div1<=divl+1;
END IF;
END IF;
END PROCSS （clkdivl3）
BEGIN
IF(clkdivl3’VENT AND clkdivl3=’1’)THEN
div2<=div2+l;
END IF;
END PROCESS;
clkdiv13<=div1(3);
div_pro:PROCESS(clkdiv13);
BEGIN
IF(clkdiv13’EVENT AND clkdiv13=’1’)THEN
div2<=div2=1;
END IF;
END PROCESS;
BclkX8<=div2(CONV_INTEGER(sel))；--select baud rate
div_8：PROCESS(BclkX8)
BEGIN
IF(BclkX8'EVENT AND BcLkXS=’1’)THEN
div3<=dlv3+1;
END IF;
END PROCESS;
bclk<=div3(2);
END rtl;
附录4 UART总体的VHDL语言描述清单
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.aLL;
USE IEEe.STD_LOGIC_UNSIGNED.aLL;
ENTITY UART IS
PORT(
reset, cs, R_W, clk, RxD, a1,a0:IN STD_LOGIC;
IRQ, TxD:OUT STD_LOGIC);
END UART;
ARCHITECTURE rtl OF UART IS
COMPONENT UART_Receiver
PORT(
RxD,BclkX8,sysclk, reset, RDRF:IN STD_LOGIC;
RDR:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
setRDRF, SETOE,setFE:OUT STD_LOGIC);
END COMPONENT;
COMPONENT UART_transmitter
PORT(
Bclk,sysclk,reset, TDRE, IoadTDR:IN STD_LOGIC;
DBUS:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
setTDRE, TxD:OUT STD_LOGIC);
END COMPONENT;
COMPONENT UART_clkdiv
PORT(
Sysclk:IN STD_LOGIC;
sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
BclkX8:BUFFER STD_LOGIC;
Bclk:OUT STD_LOGIC);
END COMPONENT;
SIGNAL RDR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL SCSR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL SCCR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL TDRE, RDRF, OE, FE, TIE, RIE:STD_LOGIC;
SIGNAL Baudsel :STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL addr :STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL setTDRE, setRDRF, setOE, setFE, loadTDR, loadSCCR:STD_LOGIC;
SIGNAL clrRDRF,Bclk,BclkX8,SCI_Read, SCI_Write:STD_LOGIC;
BEGIN
addr<=a1&a0;
u0:UART_Receiver PORT MAP(RxD,BclkX8,clk,reset,RDRF,RDR,setRDRF,setOE,setFE); U1:UART_Transmitter PORT MAP(Bclk,clk,reset,TDRE,LoadTDR,d,
setTDRE,TxD);
u2:UART_clkdiv PORT MAP(clk,Baudsel,BclkX8,Bclk);
PROCESS(clk, reset)
BEGIN
IF(reset='0') THEN
TDRE<='1'; RDRF<='0'; oE<='0'; FE<='0';
TIE<= '0'; RIE<='0';
ELSIF(clk'EVENT AND clk='1') THEN
TDRE<=(setRDRf AND NOT TDRE) OR (NOT loadTDR AND TDRE);
OE<=(setOE AND NOT OE) OR (NOT clrRDRF AND OE); FE<=(setFE AND NOT FE) OR (NOT clrRDRF AND FE);
IF(loadSCCR='1') THEN TIE<=d(7); RIE<=d(6);
Baudsel<=d(2 DOWNTO 0);
END IF;
END IF;
END PROCESS;
IRQ<= '1' WHEN ((RIE='1' AND (RDRF='1' OR OE='1'))
OR(TIE='1'AND TDRE='1'))
ELSE
'0';
SCSR<= TDRE & RDRF & "0000" & OE & FE;
SCCR<=TIE & RIE & "000" & Baudsel;
SCI_Read <='1' WHEN (cs='1'AND R_W='1') ELSE
'0';
SCI_Write<= '1' WHEN (cs='1' AND R_W='0') ELSE
'0';
clrRDRF <='1' WHEN (SCI_Read='1' AND addr="00") ELSE '0';
loadTDR <='1' WHEN (SCI_Write='1' AND addr="00") ELSE '0';
loadSCCR <='1' WHEN (SCI_Write='1' AND addr="10")ELSE '0';
d <="ZZZZZZZZ" WHEN (SCI_Read='0')ELSE
RDR WHEN (addr="00") ELSE
SCSR WHEN (addr="01") ELSE
SCCR;
END rtl;
LIRARY IEEE;
USE IEEE.STD_LOGIC _1164．ALL;
USE IESE .STD_LOGIC_UNSIGNED．ALL;
ENTITY UART IS
PORT(
reset, cs, R_W, clk, RxD, a1,a0: IN STD_LOGIC;
d:INOUT STD_LOG1C_ VECTOR(7 DOWNTO 0);
IRQ, TxD:OUT STD_LOGIC);
END UART;
ARCHITECTURE rtl OF UART IS
COMPONENT UART_Receiver
PORT(
RxD,BclkX8,sysclk, reset, RDRF:IN STD_LOGIC;
setRDRF, SETOE,setFE:OUT STD_LOGIC;
END COMPONENT;
COMPONENT UART_transmitter
PORT(
Bclk,sysclk,reset, TDRE, IoadTDR:IN STD_LOGIC;
DBUS:IN STD_LOGIC_ VECTOR(7 DOWNTO 0);
setTDRE, TxD:OUT STD_LOGIC);
END COMPONENT;
COMPONENT UART_clkdiv
PORT(
Sysclk:IN STD_LOGIC;
sel:IN STD_LOGIC _VECTOR(2 DOWNTO 0);
BclkX8:BUFFER STD_LOGIC;
Bclk:OUT STD_LOGIC);
END COMPONENT;,
SIGNAL RDR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL SCSR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL SCCR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL TDRE, RDRF, OE, FE, TIE, RIE:STD_LOGIC;
SIGNAL Baudsel :STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL addr :STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNALsetTDRE, setRDRF, setOE, setFE, loadTDR, loadSCCR:STD_LOGIC; SIGNALclrRDRF,Bclk,BclkX8,SCI_Read, SCI_Write:STD_LOGIC;
BEGIN
addr<=a1&a0;
u0:UART_ReceiverPORT MAP(RxD,BclkX8,clk,reset,RDRF,RDR,setRDRF,setOE,setFE); U1:UART_Transmitter PORT MAP(Bclk,clk,reset,TDRE,loadTDR,d,
setTDRE,TxD);
u2:UART_clkdiv PORT MAP(clk,Baudsel,BclkX8,Bclk);
PROCESS(clk, reset)
BEGIN
IF(reset='0') THEN
TDRE<='1'; RDRF<='0'; 0E<='0'; FE<='0';
TIE<= '0'; RIE<='0'
ELSIF(clk'EVENT AND clk='1') THEN
TDRE<=(setRDRE AND NOT TDRE) OR (NOT loadTDRE AND TDRE);
RDRF<=(setRDRF AND NOT RDRF) OR (NOT clrRDRF AND RDRF);
OE<=(setOE AND NOT OE) OR (NOT clrRDRF AND OE);
FE<=setFE AND NOT FE) OR (NOT clrRDRF AND FE);
IF(loadSCCR=’1’) THEN TIE<=d(7); RIE<=d(6);
Baudsel<=d(2 DOWNTO 0);
END IF;
END IF;
END PROCESS;
OR(TIE='I'AND TDRE='1’))
ELSE
'0';
SCSR<= TDRE & RDRF & "0000" & OE & FE;
SCCR<=TIE & RIE & "000" & Baudsel;
SCI_Read <=' 1' WHEN (cs=’1’, AND R_W='1') ELSE
'0';
SCI_Write<= '1' WHEN (cs=’1’ AND R_ W='0') ELSE
'0';
clrRDRF <= '1’ WHEN (SCI_Read=’1’ AND addr=”00”) ELSE ’0’;
loadTDR <= '1’ WHEN (SCI_Write=’1’ AND addr=”00”) ELSE ’0’;
loadSCCR <=’1’ WHEN (SCI_Write=’1’ AND addr=”10”)ELSE ’0’;
d <=”ZZZZZZZZ” WHEN (SCI_Read=’0’)ELSE
RDR WHEN (addr=-"00") ELSE
SCSR WHEN (addr="0l') ELSE
SCCR;
END rtl;
LIbRARY IEEE;
USE IEEE.STD_LOGIC_1164.aLL;
USE IEEe.STD_LOGIC_UNSIGNED.aLL;
ENTITY UART IS
PORT(
reset, cs, R_W, clk, RxD, a1,a0:IN STD_LOGIC;
d:INOUT STD_LOGiC_VECTOR(7 DOWNTO 0);
IRQ, TxD:OUT STD_LOGIC);
END UART;
ARCHITECTURE rtl OF UART IS
COMPONENT UART_Receiver
PORT(
RxD,BclkX8,sysclk, reset, RDRF:IN STD_LOGIC;
RDR:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
setRDRF, SETOE,setFE:OUT STD_LOGIC);
END COMPONENT;
COMPONENT UART_transmitter
PORT(
Bclk,sysclk,reset, TDRE, IoadTDR:IN STD_LOGIC;
DBUS:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
setTDRE, TxD:OUT STD_LOGIC);
END COMPONENT;
PORT(
Sysclk:IN STD_LOGIC;
sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
BclkX8:BUFFER STD_LOGIC;
Bclk:OUT STD_LOGIC);
END COMPONENT;
SIGNAL RDR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL SCSR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL SCCR :STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL TDRE, RDRF, OE, FE, TIE, RIE:STD_LOGIC;
SIGNAL Baudsel :STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL addr :STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL setTDRE, setRDRF, setOE, setFE, loadTDR, loadSCCR:STD_LOGIC;
SIGNAL clrRDRF,Bclk,BclkX8,SCI_Read, SCI_Write:STD_LOGIC;
BEGIN
addr<=a1&a0;
u0:UART_Receiver PORT MAP(RxD,BclkX8,clk,reset,RDRF,RDR,setRDRF,setOE,setFE); U1:UART_Transmitter PORT MAP(Bclk,clk,reset,TDRE,LoadTDR,d,
setTDRE,TxD);
u2:UART_clkdiv PORT MAP(clk,Baudsel,BclkX8,Bclk);
PROCESS(clk, reset)
BEGIN
IF(reset='0') THEN
TDRE<='1'; RDRF<='0'; oE<='0'; FE<='0';
TIE<= '0'; RIE<='0';
ELSIF(clk'EVENT AND clk='1') THEN
TDRE<=(setRDRf AND NOT TDRE) OR (NOT loadTDR AND TDRE);
RDRF<=(setRDRF AND NOT RDRF) OR (NOT clrRDRF AND RDRF);
OE<=(setOE AND NOT OE) OR (NOT clrRDRF AND OE);
FE<=(setFE AND NOT FE) OR (NOT clrRDRF AND FE);
IF(loadSCCR='1') THEN TIE<=d(7); RIE<=d(6);
Baudsel<=d(2 DOWNTO 0);
END IF;
END IF;
END PROCESS;
IRQ<= '1' WHEN ((RIE='1' AND (RDRF='1' OR OE='1'))
OR(TIE='1'AND TDRE='1'))
ELSE
'0';
SCSR<= TDRE & RDRF & "0000" & OE & FE;
SCCR<=TIE & RIE & "000" & Baudsel;
SCI_Read <='1' WHEN (cs='1'AND R_W='1') ELSE
'0';
SCI_Write<= '1' WHEN (cs='1' AND R_W='0') ELSE
clrRDRF <='1' WHEN (SCI_Read='1' AND addr="00") ELSE
'0';
loadTDR <='1' WHEN (SCI_Write='1' AND addr="00") ELSE
'0';
loadSCCR <='1' WHEN (SCI_Write='1' AND addr="10")ELSE
'0';
d <="ZZZZZZZZ" WHEN (SCI_Read='0')ELSE
RDR WHEN (addr="00") ELSE
SCSR WHEN (addr="01") ELSE
SCCR;
END rtl;
///////
1. 顶层程序与仿真
（1）顶层程序
--文件名：top.vhd。
--功能：顶层射。
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity top is
Port (clk32mhz,reset,rxd,xmit_cmd_p_in:in std_logic; --总的输入输出信号的定义rec_ready,txd_out,txd_done_out:out std_logic;
txdbuf_in:in std_logic_vector(7 downto 0); --待发送数据输入
rec_buf:out std_logic_vector(7 downto 0)); --接收数据缓冲
end top;
architecture Behavioral of top is
component reciever
Port (bclkr,resetr,rxdr:in std_logic;
r_ready:out std_logic;
rbuf:out std_logic_vector(7 downto 0));
end component;
component transfer
Port (bclkt,resett,xmit_cmd_p:in std_logic;
txdbuf:in std_logic_vector(7 downto 0);
txd:out std_logic;
txd_done:out std_logic);
end component;
component baud
Port (clk,resetb:in std_logic;
bclk:out std_logic);
end component;
signal b:std_logic;
begin
u1:baud port map(clk=>clk32mhz,resetb=>reset,bclk=>b); --顶层映射u2:reciever port map(bclkr=>b,resetr=>reset,rxdr=>rxd,r_ready=>rec_ready, rbuf=>rec_buf);
u3:transfer port map(bclkt=>b,resett=>reset,xmit_cmd_p=>xmit_cmd_p_in, txdbuf=>txdbuf_in,txd=>txd_out,txd_done=>txd_done_out);
2.波特率发生器程序与仿真
（1）波特率发生器VHDL程序
--文件名：baud.vhd.
--功能：将外部输入的32MHz的信号分成频率为153600Hz的信号。--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity baud is
Port (clk,resetb:in std_logic;
bclk:out std_logic);
end baud;
architecture Behavioral of baud is
begin
process(clk,resetb)
variable cnt:integer;
begin
if resetb='1' then cnt:=0; bclk<='0'; --复位
elsif rising_edge(clk) then
if cnt>=208 then cnt:=0; bclk<='1'; --设置分频系数 else cnt:=cnt+1; bclk<='0';
end if;
end process;
end Behavioral;
3. UART发送器程序与仿真
（1）UART发送器VHDL程序
--文件名：transfer.vhd。
--功能：UART发送器。
--说明：系统由五个状态（x_idle,x_start,x_wait,x_shift,x_stop）和一个进程构成。--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity transfer is
generic(framlent:integer:=8);
Port (bclkt,resett,xmit_cmd_p:in std_logic; --定义输入输出信号txdbuf:in std_logic_vector(7 downto 0):="11001010";
txd:out std_logic;
txd_done:out std_logic);
end transfer;
architecture Behavioral of transfer is
type states is (x_idle,x_start,x_wait,x_shift,x_stop); --定义个子状态signal state:states:=x_idle;
signal tcnt:integer:=0;
process(bclkt,resett,xmit_cmd_p,txdbuf) --主控时序、组合进程variable xcnt16:std_logic_vector(4 downto 0):="00000"; --定义中间变量variable xbitcnt:integer:=0;
variable txds:std_logic;
begin
if resett='1' then state<=x_idle; txd_done<='0'; txds:='1'; --复位
elsif rising_edge(bclkt) then
case state is
when x_idle=> --状态1，等待数据帧发送命令
if xmit_cmd_p='1' then state<=x_start; txd_done<='0';
else state<=x_idle;
end if;
when x_start=> --状态2，发送信号至起始位
if xcnt16>="01111" then state<=x_wait; xcnt16:="00000";
else xcnt16:=xcnt16+1; txds:='0'; state<=x_start;
end if;
when x_wait=> --状态3，等待状态
if xcnt16>="01110" then
if xbitcnt=framlent then state<=x_stop; xbitcnt:=0;
else state<=x_shift;
end if;
xcnt16:="00000";
else xcnt16:=xcnt16+1; state<=x_wait;
when x_shift=>txds:=txdbuf(xbitcnt); xbitcnt:=xbitcnt+1; state<=x_wait; --状态4，将待发数据进行并串转换when x_stop=> --状态5，停止位发送状态
if xcnt16>="01111" then
if xmit_cmd_p='0' then state<=x_idle; xcnt16:="00000";
else xcnt16:=xcnt16; state<=x_stop;
end if; txd_done<='1';
else xcnt16:=xcnt16+1; txds:='1'; state<=x_stop;
end if;
when others=>state<=x_idle;
end case;
end if;
txd<=txds;
end process;
end Behavioral;
4. UART接收器程序与仿真
（1）UART接收器VHDL程序
--文件名：reciever.vhd。
--功能：UART接受器。
--说明：系统由五个状态（r_start,r_center,r_wait,r_sample,r_stop）和两个进程构成
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity reciever is
generic(framlenr:integer:=8);
Port (bclkr,resetr,rxdr:in std_logic; --定义输入输出信号r_ready:out std_logic;
rbuf:out std_logic_vector(7 downto 0));
end reciever;
architecture Behavioral of reciever is
type states is (r_start,r_center,r_wait,r_sample,r_stop); --定义各子状态signal state:states:=r_start;
signal rxd_sync:std_logic;
begin
pro1:process(rxdr)
begin
if rxdr='0' then rxd_sync<='0';
else rxd_sync<='1';
end if;
end process;
pro2:process(bclkr,resetr,rxd_sync) --主控时序、组合进程variable count:std_logic_vector(3 downto 0); --定义中间变量variable rcnt:integer:=0;
variable rbufs:std_logic_vector(7 downto 0);
begin
if resetr='1' then state<=r_start; count:="0000"; --复位
elsif rising_edge(bclkr) then
case state is
when r_start=> --状态1，等待起始位
if rxd_sync='0' then state<=r_center; r_ready<='0'; rcnt:=0;
else state<=r_start; r_ready<='0';
end if;
when r_center=> --状态2，求出每位的中点
if rxd_sync='0' then
if count="0100" then state<=r_wait; count:="0000";
else count:=count+1; state<=r_center;
end if;
else state<=r_start;
end if;
when r_wait=> --状态3，等待状态
if count>="1110" then
if rcnt=framlenr then state<=r_stop;
else state<=r_sample;
end if;
count:="0000";
else count:=count+1; state<=r_wait;
end if;
when r_sample=>rbufs(rcnt):=rxd_sync; rcnt:=rcnt+1;state<=r_wait;
--状态4，数据位采样检测
when r_stop=>r_ready<='1'; rbuf<=rbufs; state<=r_start; --状态4，输出帧接收完毕信号
when others=>state<=r_start;
end case;
end if;
end process;
end Behavioral;
/////
摘要：本文介绍了一种用CPLD实现键盘控制器的崭新方法。该键盘控制器具有结构简单，通用性强等优点。
1. 引言
键盘作为单片机系统的一种主要输入设备被广泛使用，目前用于实现键盘控制的手段有很多，例如采用键盘专用控制芯片或软件扫描查询方式等。本人在制作MP3 播放器的过程中使用Altera 公司生产的CPLD 芯片EPM7128SLC84-15 实现了包括键盘控制器在内的多个系统功能。本键盘控制器具有结构简单器件少、可与51 系列单片机数据总线连接、能够发出中断请求等功能。经实际验证完全满足设计要求。此外它也可应用在单片机开发实验板、PDA、随身听等设备中。
2. 工作原理
本键盘控制器的每个键盘输入端口对应一个按键，并与一个独立工作的控制电路相连，每个控制电路由三个D触发器组成。第一个触发器主要用于键盘去抖，同时配合第二个触发器将键码转化为键码脉冲，最后一个触发器负责键码输出和中断请求。单片机响应中断请求后，读取键码并回写任意一个字节作为清除键码和中断请求的信号。键盘控制器与单片机的连接方式如图1所示。
图 1 键盘控制器与单片机接口原理图
2.1. 键盘去抖
键盘在被按下和释放时通常会造成持续时间不大于10ms 的信号抖动，这种抖动使系统无法正确识别按键操作次数。图2是用D触发器实现键盘去抖功能的示意图。触发器的输入端D与下拉电阻R相连，时钟信号为50Hz，触发器在时钟的上升沿触发。当键盘未按下时，触发器输入端D被电阻R 下拉至低电平，触发器在clk 的上升沿输出低电平。当键盘被按下后，D 变为高电平，触发器在clk 的上升沿输出高电平。通过时序图可以推断出，在按键过程中可能有三种情况发生。
第一种：抖动发生在时钟信号的某个上升沿，并且此时的输入信号为高电平，则触发器在该上升沿输出高电平。
第二种：抖动同样发生在时钟信号的某个上升沿，但此时的输入信号为低电平，因为一般按键时间在200ms 以上，所以触发器在下一个上升沿（20ms 后）输出高电平。第三种：抖动发生在时钟信号的两个相邻上升沿之间，则触发器将在第二个上升沿输出高电平。释放键盘时的情况类似。可见，只要时钟信号周期大于抖动时间且小于按键时间，去抖电路就能正确识读按键次数。
《创新实验》实验报告 —基于VHDL的编程和硬件实现
一、实验目的 1.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 2.掌握软件Xilinx ISE 10.1的使用； 3.熟悉SDZ-6电子技术实验箱的使用； 4.了解节拍脉冲发生器等基本电路的实现； 5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。 二、实验内容 1.Xilinx ISE 10.1软件的使用； 2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现 三、实验器材 1、PC机 2、SDZ-6电子技术实验箱 3、正负5V电源 4、I/O接口线 四、软件的使用 在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。 安装完成之后就可以使用这个软件编写相应的VHDL的程序。 1.新建工程 File—>New Project 弹出下面的对话框 输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。
以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个VHDL的源文件。 在上图中，右击工程选择New Source ，弹出如下对话框。
在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。 该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。 3.编写和编译代码 将事先编好的代码复制到源文件里，然后保存文件。 选中左边的文件名，在窗体的左边出现如下编辑文档内容。
课程设计报告 实践课题：VHDL与数字系统课程设计 学生：XXX 指导老师：XXX、XXX 系别：电子信息与电气工程系 专业：电子科学与技术 班级：XXX 学号：XXX
一、设计任务 用VHDL设计一个简单的处理器，并完成相关的仿真测试。 .设计要求： 图1是一个处理器的原理图，它包含了一定数量的寄存器、一个复用器、一个加法/减法器（Addsub）,一个计数器和一个控制单元。 图1 简单处理器的电路图 数据传输实现过程：16位数据从DIN输入到系统中，可以通过复用器分配给R0~R7和A，复用器也允许数据从一个寄存器传通过Bus送到另外一个寄存器。 加法和减法的实现过程：复用器先将一个数据通过总线放到寄存器A中，然后将另一个数据放到总线上，加法/减法器对这两个数据进行运算，运算结果存入寄存器G中，G中的数据又可根据要求通过复用器转存到其他寄存器中。 1）Rx ←[Ry] :将寄存器Ry中的内容复制到Rx； 2）Mvi Rx，#D ：将立即数存入寄存器Rx中去。 所有指令都按9位编码（取自DIN的高9位）存储在指令存储器IR中，编编码规则为IIIXXXYYY，III表示指令，XXX表示Rx寄存器，YYY表示Ry寄存器。立即数#D是在mvi指令存储到IR中之后，通过16位DIN输入
的。 有一些指令，如加法指令和减法指令，需要在总线上多次传输数据，因此需要多个时钟周期才能完成。控制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。当Run信号置位时，处理器开始执行DIN输 时间 指令 T0T1T2T3 (mv):I0 (mvi):I1 (add):I2 (sub):I3 IR in IR in IR in IR in RY out,RX in,Done DIN out,RX in,Done RX out,A in RX out,A in ---- ---- RY out,G in,Addsub RY out,G in,Addsub ---- ---- G out,RX in,Done G out,RX in,Done 二、实现功能说明 2.1 mv Rx,Ry 实现的功能：将寄存器Rx的值赋给寄存器Ry（以mv R0, R5为例） （1 ）计数器为“00”时,指令寄存器的置位控制信号输入端IRin=1有效，将DIN输入的数据的高9位锁存。 置位的控制信号如图3加粗黑线所示。 图3 （2）计数器为“01”时,首先控制单元根据设计器为“00”时输入的指令，向复用器发出选通控制信号，复用器根据该控制信号让R5的值输出到总线上，然后控制单元控制寄存器R0将总线上的值锁存，完成整个寄存器对寄存器的赋值过程。置位的控制信号和数据流如图4加粗黑线所示。 图4
VHDL课程设计-PS2键盘
目录 一、课程设计的目的与任务 (3) 二、课程设计题目 (3) 1、指定题目： (3) 2、自选题目： (3) 三、课程设计的内容与要求 (3) 1、设计内容 (4) 2、设计要求 (4) 四、实验仪器设备 (4) 五、设计方案 (4) 1、PS2解码 (4) 2、设计思路 (6) 3、模块设计 (7) 4、各模块分析 (8) （1）PS2时钟检测模块 8 （2）PS2解码模块 10 （3）PS2组合模块 12 （4）控制LED模块 14 （5）PS2总的组合模块 16 六、综合与仿真 (17) 1、综合 (17) 2、仿真 (18) （1）电平检测模块仿真 (18) （2）LED灯控制模块仿真 (18)
（3）PS2_module总模块仿真 (19) 七、硬件下载 (23) 八、心得体会 (24) 九、参考文献 (24) 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用； （2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器；1 ：数字秒表；2 ：简易数字钟；3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器；8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。三、课程设计的内容与要求
VHDL实验报告 60 庄炜旭实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计 一．实验目的 学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术 1. 学习４位可逆计数器的设计 2. 学习４位可逆二进制代码－格雷码转换器设计 二．实验内容 设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。 [具体要求] 1.4位可逆计数器 a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁， 人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。（可 利用实验一） b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减 法计数器，同时使用LEDR17显示SW17的值。 c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时， 置“0000”，当为减法计数器时，置“1111”。 d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 2.4位可逆二进制代码――格雷码转换器 a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换， 置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0 为低位。 c)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高 位，LEDR0为低位。 三．管脚设定 SW[0]PIN_N25 SW[1]PIN_N26 SW[2]PIN_P25 SW[3] PIN_AE14 SW[17] PIN_V2 LEDR[0] PIN_AE23 LEDR[1] PIN_AF23 LEDR[2] PIN_AB21 LEDR[3] PIN_AC22 LEDR[17] PIN_AD12 KEY[3] PIN_W26
湖南人文科技学院 课程设计报告课程名称： VHDL语言与EDA课程设计 ~ 设计题目：出租车自动计价器设计 系别： 专业： 班级： 学生姓名: 学号: 起止日期: 2011年6月13日～2011年6月26日 $ 指导教师: 教研室主任:
摘要 随着我国社会经济的全面发展，各大中小城市的出租车营运事业发展迅速，出租车已经成为人们日常出行选择较为普遍的交通工具。出租车计价器是出租车营运收费的专用智能化仪表，是出租车市场规范化、标准化以及减少司机与乘客之间发生纠纷的重要设备。一种功能完备、简单易用、计量准确的出租车计价器是加强出租车行业管理、提高服务质量的必备品。根据预定的设计要求和设计思路，我们使用VHDL硬件描述语言设计了一个实际的基于Altera FPGA芯片的出租车自动计价器系统，介绍了该系统的电路结构和程序设计。通过在软件中编译和下载测试，得到了仿真波形和关键的设计结果。经过在实验箱上进行硬件测试，证明该出租车计价系统具有实用出租车计价器的基本功能，如能进一步完善，将可以实用化和市场化。 关键词：出租车自动计价器；VHDL； FPGA ；
目录 设计要求 (1) 1、方案论证与对比 (1) 方案一 (1) 方案二 (2) 两种方案的对比 (2) 2、实验步骤和设计过程 (2) 计程模块 (2) 等待计时模块 (2) 计费模块 (3) 3、调试与操作说明 (3) 中的VHDL程序 (3) 程序的编译与及仿真波形 (6) 程序的下载与功能的测试 (7) 4、课程设计心得体会 (9) 5、元器件及仪器设备明细 (10) 6、参考文献 (11) 7、致谢 (12)
目录 一、课程设计的目的与任务 （1）熟练掌握EDA工具软件QuartusII的使用；
（2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、课程设计题目 1、指定题目： 0 ：多功能计数器； 1 ：数字秒表； 2 ：简易数字钟； 3 ：简易频率计； 4 ：彩灯控制器； 5 ：交通灯控制器； 6 ：四路智力竞赛抢答器； 7 ：简易微波炉控制器； 8 ：表决器；9 ：数字密码锁； 我的的学号尾数是2，所以我要做的题目是简易数字钟。由于我之前已经学过Verilog HDL和VHDL，所以简易数字钟相对于我比较简单，我完成了简易数字钟并验收后，再选择了另一个自选题目来完成。 简易数字钟：设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时可实现整点报时和清零（我已经完成，而且已经验收了）。 2、自选题目： 在完成了数字钟的设计后，我选择了另一个设计的题目，那就是PS2键盘扫描。所以这次课程设计我的报告主要详细写的是PS2键盘扫描的程序，而不是简易数字钟。 PS键盘扫描：设计一个PS键盘扫描程序，能接受键盘的输入时钟和数据，区别哪一个键输入，同时解译通码和断码，使用LED灯来显示收到的数据。 三、课程设计的内容与要求 1、设计内容 （1）系统功能的分析； （2）实现系统功能的实际方案； （3）编写各功能模块的VHDL语言程序； （4）对各功能模块进行编译、综合、仿真、分析； （5）顶层文件设计 （6）对整个系统进行编译、综合、仿真、分析； （7）在CPLD\FPGA实验开发系统试验箱上进行硬件验证； （8）写实验报告；
跑马灯VHDL课程设计 一、设计任务 控制8个led进行花式显示,设计四种显示模式: 1.从左到右逐个点亮led; 2.从右到左逐个点亮led; 3.从两边到中间逐个点亮led; 4.从中间到两边逐个点亮led; 四种模式循环切换,由复位键rst控制系统的运行与停止. 二、设计过程 根据系统设计要求，采用状态机进行设计,状态机具有四种状态,每种状态完成一种显示模式四种状态间使用case语句进行切换. 程序如下: library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_1164.all; entity pmd is port( clk, rst: in std_logic; y: buffer std_logic_vector(7 downto 0)); end pmd; architecture behave of pmd is type states is (state0, state1, state2, state3); signal state: states;
begin process (clk, rst) begin if rst='1' then y<="00000000" ; state <= state0; elsif (clk'event and clk='1') then case state is when state0 => if y="00000000" then y<="10000000";state <= state0; elsif y="10000000" then y<="01000000";state <= state0; elsif y="01000000" then y<="00100000";state <= state0; elsif y="00100000" then y<="00010000";state <= state0; elsif y="00010000" then y<="00001000";state <= state0; elsif y="00001000" then y<="00000100";state <= state0; elsif y="00000100" then y<="00000010";state <= state0; elsif y="00000010" then y<="00000001";state <= state1; end if; when state1 => if y="00000001" then y<="00000010";state <= state1; elsif y="00000010" then y<="00000100";state <= state1; elsif y="00000100" then y<="00001000";state <= state1; elsif y="00001000" then y<="00010000";state <= state1; elsif y="00010000" then y<="00100000";state <= state1; elsif y="00100000" then y<="01000000";state <= state1;
湖南科技大学 信息与电气工程学院 课程设计任务书 20 —20 学年第学期 专业：学号：姓名： 课程设计名称： 设计题目： 完成期限：自年月日至年月日共周设计依据、要求及主要内容（可另加附页）： 指导教师（签字）： 批准日期：年月日
目录 一、摘要 二、VHDL语言介绍 三、设计的目的 四、设计内容 五、电路工作原理 六、主要程序及仿真结果 七、对本次设计的体会和建议 八、参考文献
一、摘要 人类社会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化(EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用软件进行电路波形仿真。 关键词：数字钟EDA VHDL语言 二、VHDL语言介绍 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 三、设计的目的 本项实验通过六十进制计数器和数字钟的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器和数字钟源程序，应用VMAX+plusII软件进HDL文本输入设计与波形仿真。熟练地运用数字系统的设计方法进行数字系统设计，能进行较复杂的数字系统设计，按要求设计一个数字钟。 四、设计内容 1、60进制计数器计数器 60进制计数器计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按
EDA 实验报告 ——多功能电子钟 姓名:张红义 班级：10级电科五班 学号：1008101143 指导老师：贾树恒
电子钟包括：主控模块，计时模块，闹钟模块，辅控模块，显示模块，蜂鸣器模块，分频器模块。 1．主控模块： 主要功能：控制整个系统，输出现在的状态，以及按键信息。 源代码: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity mc is port(functionswitch,k,set,lightkey: in std_logic; chose21,setout: out std_logic; lightswitch:bufferstd_logic; modeout,kmodeout : out std_logic_vector(1 downto 0); setcs,setcm,setch,setas,setam,setah:outstd_logic); end mc; architecture work of mc is signalmode,kmode:std_logic_vector(1 downto 0); signal light,chose21buf:std_logic; signalsetcount:std_logic_vector(5 downto 0); begin process(functionswitch,k,set,lightkey) begin iffunctionswitch'event and functionswitch='1' then mode<=mode+'1'; end if; iflightkey'event and lightkey='1' then lightswitch<=not lightswitch; end if; if mode="01" thenchose21buf<='0'; else chose21buf<='1'; end if; ifk'event and k='1' then if mode="01" or mode="11" then kmode<=kmode+'1'; end if;end if; if set='1' then if mode = "01" then ifkmode="01" then setcount<="000001"; elsifkmode="10" thensetcount<="000010"; elsifkmode="11" then setcount<="000100";
本科实验报告 实验名称：数字系统设计与实验（软件部分）
实验一 QuartusII9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用. 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验内容 1.十进制加法计数器的VHDL文本及仿真 功能图： VHDL文本： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin if(load='1')then q_temp<=data_in; elsif(clk'event and clk='1')then
if(en='0')then qout<=qout; elsif(qout="1001")then qout<="0000"; else qout<=qout+1; end if; q_temp<=qout; end if; end process; process(q_temp) begin case q_temp is when"0000"=>seg<="1000000"; when"0001"=>seg<="1111001"; when"0010"=>seg<="0100100"; when"0011"=>seg<="0110000"; when"0100"=>seg<="0011001"; when"0101"=>seg<="0010010"; when"0110"=>seg<="0000010"; when"0111"=>seg<="1111000"; when"1000"=>seg<="0000000"; when"1001"=>seg<="0010000"; when others=>seg<="0001000"; end case; end process; end beha; 功能仿真流程及结果： 全编译通过后，进行仿真 新建波形文件，在其中添加所需节点。将clk设置为时钟信号，将en设置为高电平，将load 设置为低电平，将data_in设置为想要预置的数值。 运行Generate Functional Simulation Nest List命令产生能仿真的网标文件。点击Start Simulation开始模拟仿真 仿真结果：
专用集成电路实验报告 13050Z01 1305024237 刘德文
实验一开发平台软件安装与认知实验 实验内容 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计 电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0); y : out std_logic_vector(7 downto 0)); end ls74138; architecture Behavioral of ls74138 is begin process(g1,g2,inp) begin if((g1 and g2)='1') then case inp is when "000"=>y<="00000001"; when "001"=>y<="00000010";
课程设计 课程名称：交通灯设计. 学院：电气工程学院专业：测仪姓名：学号： 年级：级任课教师： 2012年 1月12日
电气工程学院 课程设计任务书 课题名称：交通灯控制器的设计 专业、班级：测控技术与仪器测仪班 指导教师： 20 年1 月2 日至20 年1 月13 日共2周 指导教师签名： 教研室主任签名： 分管院长签名：
一、课程设计内容 1．学习ALTERA公司的FPGA/CPLD的结构、特点和性能。 2．学习集成开发软件MAX+plus II/Quartus II的使用及设计过程。 3．熟悉EDA工具设计数字电路设计方法，掌握VHDL硬件描述语言设计方法。 4．根据给定题目设计数字电路，来加深对可编程逻辑器件的理解和掌握。 二、课程设计应完成的工作 1．在所选择器件内完成交通灯控制器的设计，要求设计完成后芯片具有交通灯控制器的全部功能、包括显示和操作接口。 2．交通灯控制器要求控制十字路口两道路的交通灯，两道路交替通行，每次通行时间可设定20——60秒之间，每个路口要求有前行、禁止、人行灯。 （根据实际设计进度考虑可以增加左右转向灯，等待和通行时间显示等）。 3．撰写设计说明书一份(不少于2000字)，阐述系统的工作原理，软、硬件设计方法，重点阐述软件思路。说明书应包括封面、任务书、目录、摘要、正文、参考文献(资料)等内容，以及硬件电路综合图和软件程序清单等材料。 注：设计说明书题目字体用小三，黑体，正文字体用五号字，宋体，小标题用四号及小四，宋体，并用A4纸打印。 三、课程设计进程安排
四、设计资料及参考文献 1．康华光主编，《电子技术基础-数字部分》，高等教育出版社，1998。2．谭会生等主编，《EDA技术及应用》，西安电子科技大学出版社，2001 3．潘松等主编，《EDA技术实用教程》，科学出版社，2006 4．雷伏容主编，《VHDL电路设计》，清华大学出版社，2006 5．Charles H.Roth等著，《数字系统设计与VHDL》，电子工业出版社，2008 五、成绩评定综合以下因素： (1) 说明书及设计图纸的质量(占50%)。 (2) 独立工作能力及设计过程的表现(占30%)。 (3) 回答问题的情况(占20%)。 说明书和图纸部分评分分值分布如下：
EDA综合课程设计实验报告 题目：设计一个全双工UART电路院系：XXXX学院 学号：XXXXX 姓名：严XX 教师：林XX 时间：2012.06.02
1 课程设计的摘要原理 (2) 2 设计一个全双工UART电路，具体要求如下： (6) 3．UART设计 (7) 3.1 UART结构 (7) 3.2 UART的帧格式 (8) 4 UART的Verilog HDL语言设计 (9) 4.1 UART分频器 (9) 4.2UART发送模块 (10) 4.3 UART的接收模块 (14) 4.4 UART的硬件测试 (18) 5 课程设计总结 (19)
1摘要 UART协议是数据通信及控制系统中广泛使用的一种全双工串行数据传输协议，在实际工业生产中有时并不使用UART的全部功能。只需将其核心功能集成即可。波特率发生器、接收器和发送器是UART的三个核心功能模块，利用Vefilog-HDL语言对这三个功能模块进行描述并加以整合UART（即Universal AsynchronousReceiver Transmitter 通用异步收发器）是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。串行外设用到RS232-C异步串行接口，一般采用专用的集成电路即UART实现。如8250、8251、NS16450等芯片都是常见的UART器件，这类芯片已经相当复杂，有的含有许多辅助的模块（如FIFO），有时我们不需要使用完整的UART的功能和这些辅助功能。或者设计上用到了FPGA/CPLD器件，那么我们就可以将所需要的UART功能集成到FPGA内部。使用VHDL或Veriolog -HDL将UART的核心功能集成，从而使整个设计更加紧凑、稳定且可靠。本文应用EDA技术，基于FPGA/CPLD器件设计与实现UART。 实际应用上，有时我们不需要使用完整的UART的功能和这些辅助功能。使用Verilog-HDL将所需要的UART的核心功能集成到FPGA／CPLD内部，就可以实现紧凑、稳定且可靠的UART数据传输。这样，既可以满足实际的应用，实现所要求的简单的通信和控制，又能够去除更多不需要的繁杂复杂的功能实现。 一、UART的原理 串行通信是指外部设备和计算机间使用一根数据线(另外需要地线，可能还需要控制线)进行数据传输的方式。数据在一根数据线上一位一位传输，每一位数据都占据一个固定的时间长度。与并行通信方式相比，串行通信方式的传输速度较慢，但这种通信方式使用的数据线少，在远距离通信中可以节约通信成本，因此得到了广泛的应用。 基本的UART只需要发送和接收两条数据线就可以完成数据的全双工通信，其基本功能是在发送端将控制器通过总线传过来的并行数据，以设定的格式，设定的频率串行地传输出去，并同时在接收端将串行接收到的数据，转换成相应的并行数据发送出去。UART的基本帧格式如图1所示。其中，起始位总是逻辑O状态，停止位总是逻辑l状态，其持续时间可选为1位、1．5位或2位，其数据位可为5、6、7、8位，校验位可根据需要选择奇校验位，偶校验位或无校验位。
VHDL 实验报告 一、实验目的 1、掌握蜂鸣器的使用； 2、通过复杂实验，进一步加深对VHDL语言的掌握程度。 二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。 乐曲的12 平均率规定：每2 个八度音（如简谱中的中音1 与高音1）之间的频率相差1 倍。在2个八度音之间，又可分为12个半音。另外，音符A（简谱中的低音6）的频率为440Hz, 音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音I至高音1 之间每个音符的频率,如表所示。 音名频率/Hz 音名频率/Hz 音名频率/Hz 低音1 中音1 高音1 低音2 中音2 高音2 低音3 中音3 高音3 低音4 中音4 高音4 低音5 392 中音5 784 高音5 1568 低音6 440 中音6 880 高音6 1760 低音7 中音7 高音7 表简谱音名与频率的对应关系 产生各音符所需的频率可用一分频器实现, 由于各音符对应的频率多为非整数, 而分频系数又不能为小数, 故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低, 则由于分频系数过小, 四舍五入取整后的误差较大；若时钟频率过高,虽然误差变小,但分频数将变大。实际的设计应综合考虑两方面的因素, 在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此, 要控制音符的音 长,就必须知道乐曲的速度和每个音符所对应的节拍数, 本例所演奏的乐曲的最短的音符为四分音符,如果将全音符的持续时间设为1s 的话,那么一拍所应该持续的时间为秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。 本例设计的音乐电子琴选取40MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行40分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器 输出的波形是脉宽极窄的脉冲波, 为了更好的驱动蜂鸣器发声, 在到达蜂鸣器之前需要均衡占空比, 从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频, 频率变为原来的二分之一即。 因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为 523. 3Hz,它的分频系数应该为： 0.375MHZ 0.375 106 716 523.3 523.3
院系： 姓名： 学号： 课程设计名称： 指导老师： 时间：
摘要 VHDL的特点 应用VHDL进行系统设计，有以下几方面的特点。 （一）功能强大 VHDL具有功能强大的语言结构。它可以用明确的代码描述复杂的控制逻辑设计。并且具有多层次的设计描述功能，支持设计库和可重复使用的元件生成。VHDL是一种设计、仿真和综合的标准硬件描述语言。 （二）可移植性 VHDL语言是一个标准语言，其设计描述可以为不同的EDA工具支持。它可以从一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工作平台。此外，通过更换库再重新综合很容易移植为ASIC设计。 （三）独立性 VHDL的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。程序设计的硬件目标器件有广阔的选择范围，可以是各系列的CPLD、FPGA及各种门阵列器件。 （四）可操作性 由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构。 （五）灵活性 VHDL最初是作为一种仿真标准格式出现的，有着丰富的仿真语句和库函数。使其在任何大系统的设计中，随时可对设计进行仿真模拟。所以，即使在远离门级的高层次（即使设计尚未完成时），设计者就能够对整个工程设计的结构和功能的可行性进行查验，并做出决策。VHDL的设计结构 VHDL描述数字电路系统设计的行为、功能、输入和输出。它在语法上与现代编程语言相似，但包含了许多与硬件有特殊关系的结构。 VHDL将一个设计称为一个实体Entity（元件、电路或者系统），并且将它分成外部的可见部分（实体名、连接）和内部的隐藏部分（实体算法、实现）。当定义了一个设计的实体之后，其他实体可以利用该实体，也可以开发一个实体库。所以，内部和外部的概念对系统设计的VHDL是十分重要的。
福建农林大学计算机与信息学院 信息工程类 实验报告 2013年11 月13 日
实验项目列表
福建农林大学计算机与信息学院信息工程类实验报告 系：电子信息工程系专业：电子信息工程年级： 2010级 姓名：学号：实验课程： VHDL数字系统设计 实验室号：__ 田C407 实验设备号： 07 实验时间： 11.12 指导教师签字：成绩： 实验一数控分频器的设计 1．实验目的和要求 学习数控分频器的设计、分析和测试方法。 2．实验原理 信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。 数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。 100.0μs200.0μs300.0μs400.0μs 图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机一台 GW48 EDA实验开发系统一套 电源线一根 十芯JTAG口线一根 USB下载线一根 USB下载器一个 示波器 实验的软件环境是： Quartus II 9.0软件
4．操作方法与实验步骤 （1）创建工程，并命名位test。 （2）打开QuartusII,建立VHDL文件，并输入设计程序。保存为DVF. （3）选择目标器件。Acex1k—EP1K100QC208-3。 （4）启动编译。 （5）建立仿真波形图。 （6）仿真测试和波形分析。 （7）引脚锁定编译。 （8）编程下载。 （9）硬件测试 5．实验内容及实验数据记录 在实验系统上硬件验证例5-20的功能。可选实验电路模式1（第一章图4）；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz 或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。 6．实验数据处理与分析 1）实验代码 【例1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END; ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数 FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN CNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反
期末大作业课程设计实验报告设计题目：基于VHDL电子钟的设计
目录 一、概述 (3) 1.1目的 (3) 1.2课程设计的要求和功能 (3) 二、总结 (3) 2.1课程设计进行过程及步骤 (3) 2.2所遇到的问题，如何解决问题 (15) 2.3体会收获以及建议 (15) 3.4参考资料（书，网络资料） (15) 三、教师评语 (16) 四、成绩 (16)
一、概述 1.1目的 1. 基于CPLD系统模块板，设计一个电子钟。来熟悉CPLD的工作原理以及 对VHDL的使用。 2. 通过设计出一个电子钟具有校时功能，来巩固分频，键盘扫描，计数，动 态扫描等知识内容。 1.2课程设计的要求和功能 设计一个电子钟，能进行正常的时分秒计时功能，分别有六个数码管显示24小时，60分钟，60秒的计数器显示。 利用实验箱系统上的按键实现“校时”、“校分”功能： （1）按下“SA”键时，计时器快速递增，按24小时循环，进行时校正； （2）按下“SB”键时，计分器快速递增，按60分循环，进行分校正 （3）按下“SC”键时，秒清零，进行秒校正； 二、总结 2.1课程设计进行及步骤 1．设计提示 系统框图见下
2．系统结构设计描述（1）系统顶层文件 1.顶层原理图见下
2.各个模块的解释 （1）五个输入量clk50MHz,SA,SB,SC,reset： 其中clk50MHz为总体系统提供时钟，并且经过分频来分别对电子 钟模块提供时钟，产生一秒一秒的进位信号，对显示模块的计数器 提供时钟实现显示模块的扫描功能，对按键去抖动提供时钟，实现 键盘扫描的功能。SA,SB,SC用来控制按键，实现按键控制，SA是 实现“时”加一，SB是实现“分”加一，SC是实现“秒”清零。 Reset是来控制按键功能的使能。 （2）按键功能模块 三个输入chos ,date0,date1的功能是：chos接受来自按键的信号， 若按键按下，则将date0的内容，也就是通过按键产生的脉冲来控 制电子钟进行加一，若按键没有按下，则将“秒”分频信号接入电 子钟的clk计数输入端，通过时钟脉冲来控制电子钟。 （3）电子钟计数模块 有5个输入ci,nreset,load,clk,d[7..0]，作用分别是ci是使能端，直 接接高电位，nreset是复位，load和d[7..0]是用来置数的，clk提供 计数时钟，也就是一秒一个脉冲。 输出端有三个，co是进位功能，只有“秒”和“分”模块有效， qh[3..0],ql[3..0]是分位的数字输出端，一个是十位，一个是个位。