0引言
数据采集测试系统在现代工业生产及科学研究中的地位日益突出，且实时性要求也不断提高。目前，市场上通用的数据采集设备（采集卡）接口一般多是PCI、PXI、ISA、CPCI、1394等标准，这样的采集设备存在很多缺点，比如安装麻烦，价格昂贵，尤其是受计算机插槽数量、地址、中断资源的限制，可扩展性差等。通用串行总线(USB)的出现克服了以上的缺点，它具有即插即用、可热插拔，接口体积小、带宽高、扩展方便、传输速率高，采用总线供电、成本低等优点。另外在一些恶劣环境（高温、高压、强冲击、强振动、高过载）下，市场上通用的数据采集设备数据无法完成实时传输,还必须用到存储测试的方法。它是能工作在高温、高压、强冲击、强振动、高过载等恶劣环境下,自动完成对被测信息的实时采集与存储记忆的一种动态测试技术[1]。该系统具有较高可靠性，在市场上有很强竞争力。
本文设计的FPGA多路采集测试系统就是一种存储测试系统，主要完成对惯组数据和加速度等参数的记录和测试。下面对此数据采集测试系统的具体设计加以详细说明。
1多路数据采集测试系统硬件设计
1.1技术指标
数据存储容量：双通道1G字节；
数据存储时间：不小于5400s；
A/D分辨率：10bit，采样率为15kHz；
传输速率：921.6Kbps，通讯接口采用EIA RS-422，4路数据同时上传给测试系统；
USB接口传输速率：10MByte/s；
信号源：产生正弦波、方波、锯齿波波形。
基于FPGA的多路采集测试系统设计*
王立恒，任勇峰，李圣昆，张永乐
（中北大学电子测试技术国家重点实验室，山西太原030051）
摘要：针对在恶劣环境下对设备参数进行采集、测试的实际情况，本文介绍了基于FPGA的多路数据采集测试系统设计。系统采用FPGA作为整个系统的控制芯片，实现对USB单片机控制、数据传输的控制和DA信号发生器的控制等。该系统还可以实现4路422串行数据同时上传给主控芯片FPGA。系统能够完成数据的采集、存储以及测试存储设备的可靠性。该系统目前成功应用于某记录器数据采集和测试。
关键词：可编程逻辑器件；USB2.0；多路数据传输；单片机
中图分类号：TP274文献标识码：B文章编号：1001-1390（2009）02-0020-05 The Design of Multiple Channel Measurement System Based on FPGA
WANG Li-heng,REN Yong-feng,LI Sheng-kun，ZHANG Yong-le
（National Key Laboratory for Electronic Measurement Technology,North University of China,Taiyuan
030051,China）
Abstract：According to the real situation of acquisition and measurement to equipment in the bad situation,a design of multiple channel measurement system based on FPGA is introduced in the paper.FPGA is used in the system as control core,which controls the USB core,the process of data transfer,and DA Converter at the same time.It also can carry out four channel of serial data transmitting to FPGA by RS-422.This system can realize data acquisition, data storage and measurement of the reliability to equipment.At present this measurement system has been applied to some recorder successfully.
Key words：FPGA，USB2.0，multiple channel of data transmission，MCU
*国家自然科学基金资助项目（50535030）
1.2系统功能
多路数据采集测试系统使用PC机作为控制平台和接收终端。USB总线接口负责PC机与采集测试系统之间的通信,完成以下功能：(1)惯组数据数字量与加速度模拟量采集功能；（2）4路采集存储模块的数据同时上传给PC机功能；（3）模拟正弦波，方波，锯齿波的信号发生功能；（4）PC机发送指令控制数据的采集、存储和发送模拟信号。
1.3系统组成
该系统有数据采集存储模块、USB2.0通信模块、
图1系统结构框图
Fig.1System structure diagram
FPGA主控模块、信号发生模块和单片机422串口通信模块组成，系统结构框图如图1所示。
在整个系统中，数据采集存储模块采集信号（惯组数据与加速度模拟信号），通过422接口，4路串行数据上传给数据测试系统（FPGA），最后通过USB总线，数据传送给上位机（PC机）。同时上位机（PC机）可以实时对数据采集存储模块进行监控，并完成相应控制指令的下发。信号发生模块可以产生模拟信号（正弦波、方波、锯齿波）。单片机CY7C68013负责PC 机与FPGA的通信。单片机C8051F060实现422串口数据的接收与发送，与FPGA进行串转并数据操作。下面对其设计过程中的关键技术进行详细叙述。
1.4系统功能模块化设计
系统的硬件设计采用功能模块化设计的方法，这种方法的优越性在于把一个系统分解成多个模块，各个模块具有相对独立性，而局部范围之间存在一定联系，这种设计思想有助于系统设计、调试以及维护，又易于功能的扩展。该系统设计过程中，主要功能模块有数据采集存储模块、FPGA模块、单片机模块等，其中，FPGA模块是整个系统的核心，主要任务是处理上传数据和控制外围电路。
1.4.1数据采集存储模块
该模块选用SILABS公司的C8051F060单片机和三星电子的K9K8G08U0M Flash芯片。C8051F060单片机内置8通道、10bitA/D，其采样率为1Msps，精度可达1‰。Flash芯片为1G Byte，采用双备份，实现冗余设计，满足系统设计指标。同时为了扩大串行通信的有效传输距离,提高通信传输速率,增强抗干扰能力，采集存储模块通过422接口与测试系统相接。系统要求串行通信传输速率为921.6Kbps，C8051F060单片机有两个串口UART0，UART1。其中UART0传输速率最高可达1.5Mbps，UART1传输速率最高可达7Mbps，满足系统设计指标。
1.4.2FPGA主控模块
FPGA(现场可编程门阵列)是广泛使用的超大规模和高速可编程逻辑器件，该数据采集测试系统使用的FPGA是Xilinx公司的XC2S100E[2]。
该系统的最大特点是充分利用FPGA资源，在内部构建4KByte的FIFO存储器，其目的是为了克服写入FPGA的速率和读出速率不一致，同时，还具有数据缓冲的功能，实现单片机C8051F060和FPGA的无缝连接。由于系统工作时，既有数据上传给上位机，也有部分命令下传给系统，此时，必须分时复用单一的USB总线，内部集成的512KByteFIFO存储器就能很好的解决此问题。此时，上位机可以下发所需执行的命令。由于命令产生数据量小，下传时间很短，命令下
图2FPGA 和单片机的接口示意图
Fig.2Interface schematic diagram between
MCU and FPGA
图3信号发生器电路
Fig.3The circuit of signal generator
传完成以后，系统处于挂起状态，当单片机检测到FPGA 内部集成FIFO 半满信号后，单片机才开始从
FIFO 中读取数据，执行每次读操作，连续从FIFO 中读取1KByte 数据，然后，读FIFO 使能信号无效，此时USB 总线处于挂起状态或下传其它命令。以后，FPGA 实时检测FIFO 的半满信号，每检测到此信号有效后，读1KByte 数据，这样重复以上操作，实现数据的连续采集。特别注意的是：在设计FIFO 过程中，读FIFO 的时钟信号必须大于写FIFO 的时钟信号，否则，将会导致FIFO 溢出，
采集数据丢失。1.4.3单片机CY7C68013模块
为了满足数据采集传输速度的需要，该系统选择了Cypress 公司的内置USB 接口微控制器芯片EZ-USB FX2系列(CY7C68013)，电路如图2所示。
该系统采用GPIF Master 模式。在这种模式下，通过芯片内部集成的GPIF 核[3]进行编程，在USB 芯片内部产生读FIFO 的时钟信号，自动将FIFO 内的数据读入片内的端口缓冲器或者将缓冲器中的数据输出到FPGA 中FIFO 内。在本系统中，单片机和FPGA 的接口示意图如图2所示。
从图2可知，FD0～FD15为数据总线，主要任务是是采集到的数据上传给上位机，在GPIF 模式下，也可以对寄存器的设置，实现8位或16位数据传输。在该系统中，
PA 口设置为命令的下发接口。首先，上位机必须确定下发命令的种类，利用编程使此类操作和PA 口电平一一对应，当执行某操作时，PA 口向FPGA 的I/O 口发出相应电平，FPGA 判断到预设的逻辑电平后，开始执行相应的操作，如果没有任何操作时，PA 口全部输出为高电平。CTL0～CTL5设置为波形产生端口，在一般的数据采集系统中，只需要两个端口
即可，一个用于向上位机上传数据时的时钟；另一个
用于从上位机中读取数据时的时钟。对于CY7C68013单片机而言，读/写时钟频率都是以内部时钟频率48MHz 为基准进行调整，其时钟频率可在Cypress 控制面板（EZ-USB Control Panel ）内设置。RDY0～RDY2[4]管脚用于接收从FPGA 反馈回的必要信息，上位机根据返回信息，然后判断并下传相应的操作命令。1.4.4
信号发生模块
信号发生模块是系统中模拟电路部分，是获得模
拟信号的来源。
系统选用了AD 公司的D/A 数模转换芯片AD768，AD768是一款具有16位精度，最高可
达40MSPS 采样速率的高速DAC ，
电图如图3所示。2数据采集系统软件设计
软件设计是该系统开发的必备环节，该系统主要是FPGA 程序和单片机C8051F060串口通信程序设计。
2.1FPGA 程序设计
FPGA 程序主要分为D/A 控制及数据读取模块、
1
2
3
4
4
图4FPGA 控制fifo 流程图
Fig.4The flow chart of FPGA controlling fifo
时钟分频模块、FIFO 读写模块、接收上位机命令并判决状态模块、发送数据给上位机模块等。FPGA 控制4个1Kfifo 的流程图如图4所示。2.2
单片机C8051F060串口通信程序设计
串口通信程序主要是接收采集系统的串行数据，
并且把串行数据转换成并行数据，发送给FPGA ，
流程图如图5所示。
3结论
以上介绍了一种基于FPGA 的多路数据采集测试系统，整个数据采集系统结构简单，精度可达1‰，是一个成本相对较低且能够满足数据采集测试的解
决方案。实验证明，
该系统可以工作在高温、高压、强冲击、强振动、高过载等恶劣环境下,自动完成对被测信息的实时采集与存储记忆，因此该设计具有较高可
靠性，在市场上有很强竞争力。而且该数据采集测试系统具有较强的通用性，目前成功应用于在某型号测试系统中。
参
考
文
献
[1]文丰,赵小珍,甄国涌.基于USB 总线的高速数据采集存储测试系统的设计[J].电测与仪表.2007，44（503）：47~49.
WEN Feng,ZHAO XiaoZhen,ZHEN GuoYong.The design on high speed data acquisition and stor age measur ement system based on USB bus[J].Electr ical Measurement &Instrumentation.2007,44(503):47~49.[2]R.L.Smith,A.Sawant,L.Santanam,R.Venkat,J.Newell,B.Cho,P.
图5串口通信流程图
Fig.5The flow chart of serial communication
Poulsen,H.Catell,P.Keall,P.J.Parikh.IMRT Dosimetric Measurements from a Real-time Internal Position Monitoring System Coupled with a Dynamic Multileaf Collimator Tracking System International Journal of Radiation Oncology*Biology*Physics,Volume72,Issue1,Supplement1, 1September2008,Pages S612-S613.
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WU ZhenYu,CHANG YuBao,FENG Lin.Chinese Journal of Scientific Inst rument[J].2006,27(6):125-126.
作者简介：
王立恒（1983-），男，汉族，河北石家庄人，硕士研究生，研究方向为高速数字采集、存储。Email:wangliheng-0207@https://www.doczj.com/doc/e96615005.html,
任勇峰（1968-），男，汉族，山西中阳人，博士，教授，现从事动态测试、高速数据采集等领域的研究。
李圣昆（1980-），男，汉族，山西太原人，硕士，助教，从事动态测试、高速数据采集等领域的研究。
张永乐（1982-），男，汉族，山西运城人，硕士研究生，研究方向为高速数字采集、存储。
收稿日期：2008-10-10
（常会敏编发）
的特性，并且同样适用于静态测量系统，具有较好的适应性。该建模方法的特点如下：
（1）可在小样本的基础上建立测量系统模型；
（2）克服了传统灰色建模方法不考虑数据随机波动的弊端，使模型精度得到提高；
（3）以参数随时间变化的动态模型代替传统的单一模型，能够表征系统的动态性。
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作者简介：
汉泽西（1948-），男，汉族，山东日照人，教授/硕士研究生导师，从事测试计量技术与仪器的教学和科研工作。
甘志强（1984-），男，汉族，硕士研究生，从事动态信息获取与综合应用技术的研究。Email：gzqfast@https://www.doczj.com/doc/e96615005.html,。
收稿日期：2008-09-03
（常会敏编发）
（上接第19页）
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fpga毕业设计开题报告 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。以下是fpga毕业设计，欢迎阅读。 1选题目的意义和可行性 在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试，而且由于FPGA的I /O 端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。满足人们得到精确时间以及时间提醒的需求，方便人们生活。 2 研究的基本内容与拟解决的主要问题 2.1研究的基本内容 数字时钟是采用电子电路实现对时间进行数字显示的计时
装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。 数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。 本设计使用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能显示时，分，秒，以及通过按键实现校准时钟主要功能，使用LED液晶屏显示，分别显示时，分，秒。并且能够实现附加功能----闹铃设置功能和整点报时。 2.2 拟要解决的问题 本设计电子钟系统功能简单，用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能。 本课题主要解决以下问题： (1) 学习VerilogDHL语言、运用Quartus II环境进行程序设计。 用VerilogDHL语言能进行综合的电路设计，也可用于电路的仿真；设计的 规模是任意的，语言不对设计规模施加任何限制；内置各种基本的逻辑门。便于改进和扩充，有利于本系统的研制，并使其性能更完备的。
【基础?应用】 基于FP GA 的脉冲发生器的设计 ① 张 涛 (北方交通大学电子信息工程学院,北京100044)【摘 要】 以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。 【关键词】 脉宽调制;脉冲发生器;可编程门阵列 1 FP G A 简介 FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。FP G A 已成为当前主流的PLD 器件之一。 1.1 PLD 的主要特点 (1)缩短研制周期。 (2)降低设计成本。用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。 (3)提高设计灵活性和可靠性。大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。 由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。 ⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。 ⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。 综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。 参考文献 [1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456 [2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699 [3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337 (责任编辑:常 平) 2003年4月第19卷第2期 武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2 ①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。
FPGA课程设计 实 验 报 告
实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin
武汉轻工大学 毕业设计外文参考文献译文本 2013届 原文出处：from Vin Skahill.VHDL for Programmable Logic page 76-88 毕业设计题目：基于FPGA的数字频率计设计 院（系）：电气与电子工程学院 专业名称：电子信息科学与技术 学生姓名： 学生学号： 指导教师：
Introduction of digital frequency meter Digital Frequency is an indispensable instrument of communications equipment, audio and video, and other areas of scientific research and production . In addition to the plastic part of the measured signal, and digital key for a part of the show, all the digital frequency using Verilog HDL designed and implemented achieve in an FPGA chip. The entire system is very lean, flexible and have a modification of the scene. 1 、And other precision measuring frequency Principle Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals. Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issued by the MCU, GATE time width on the frequency measurement accuracy of less impact, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M Signals are not overflow line, in accordance with the theoretical calculation GATE time can be greater than the width Tc 42.94 s, but due to the single-chip microcomputer data processing capacity constraints, the actual width of less time, generally in the range of between 0.1 s choice, that is, high-frequency, shorter gate;, low gate longer. This time gate width Tc based on the size of the measured frequency automatically adjust frequency measurement in order to achieve the automatic conversion range, and expanded the range of frequency measurement; realization of the entire scope of measurement accuracy, reduce the low-frequency measurement error. The design of the main methods of measuring the frequency measurement and control block diagram as shown in Figure 1. Figure 1 Preferences gated signal GA TE issued by the MCU, GA TE time width of less frequency measurement accuracy, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M
毕业论文Array 基于FPGA的四层电梯控制系统设计
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日
研究生课程论文 课程名称基于FPGA的模拟IIC接口设计与实现授课学期2012 学年至2013 学年第一学期学院电子工程学院 专业电子与通信工程 学号2012011603 姓名 任课教师 交稿日期2013.01.10 成绩 阅读教师签名 日期 广西师范大学研究生学院制
基于FPGA的模拟I2C接口设计与实现 摘要：本文论述了I2C总线的基本协议，以及基于FPGA 的模拟I2C 总线接口模块的设计,在QuartusII软件中用Verilog HDL语言编写了部分I2C总线接口功能的程序代码，生成原理图模块。并连接好各个模块，进行了时序仿真。最后，下载到FPGA的板运行测试。 关键词：I2C 接口FPGA Verilog 1课题研究意义、现状及应用分析 目前市场上主流的嵌入式设备主要是微处理器、DSP等，但FPGA 以其独有的高抗干扰性、高安全性正在逐步取得开发公司的青睐，在FPGA上开发I2C势在必行。并且利用EDA 工具设计芯片实现系统的功能，已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。模块化的设计思想在软件设计过程中越来越被重视。I2C总线是Philips 公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。因此，基于FPGA的I2C总线设计有着广泛的应用前景。
2课题总体方案设计及功能模块介绍 本设计主要分三大模块，分别是I2C 总线接口模块、按键输入控制模块、数码管显示模块。I2C总线模块集成了I2C协议用于和总线相接EEPROM的通信；按键输入控制模块用于控制I2C模块的页读、页写、字节读、字节写功能；数码管显示模块用于显示通过I2C总线读取EEPROM中的数据。 3I2C接口设计原理 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10 Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。 3.1总线的构成 I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都
1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图
B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。
盼盼电子设计网本网站承接电子类毕业设计论文一条龙服务！！！ 电子毕业设计：12 1.基于FPGA的PCI总线设计 2.基于FPGA的UART接口设计 3.基于单片机的数字电压表 4.单片机控制的全自动洗衣机毕业设计 电梯控制的设计与实现 6.恒温箱单片机控制 7.单片机脉搏测量仪 8.单片机控制步进电机毕业设计论文 9.函数信号发生器设计论文 变电所一次系统设计 11.报警门铃设计论文 单片机交通灯控制 13.单片机温度控制系统 通信系统中的接入信道部分进行仿真与分析 15.仓库温湿度的监测系统 16.基于单片机的电子密码锁 17.单片机控制交通灯系统设计 18.基于DSP的IIR数字低通滤波器的设计与实现
19.智能抢答器设计 20.基于LabVIEW的PC机与单片机串口通信设计的IIR数字高通滤波器 22.单片机数字钟设计 23.自动起闭光控窗帘毕业设计论文 24.三容液位远程测控系统毕业论文 25.基于Matlab的PWM波形仿真与分析 26.集成功率放大电路的设计 27.波形发生器、频率计和数字电压表设计 28.水位遥测自控系统毕业论文 29.宽带视频放大电路的设计毕业设计 30.简易数字存储示波器设计毕业论文 31.球赛计时计分器毕业设计论文 数字滤波器的设计毕业论文 机与单片机串行通信毕业论文 34.基于CPLD的低频信号发生器设计毕业论文 35. 基于labVIEW虚拟滤波器的设计与实现序列在扩频通信中的应用 37.正弦信号发生器 38.红外报警器设计与实现 39.开关稳压电源设计 40.基于MCS51单片机温度控制毕业设计论文
41.步进电动机竹竿舞健身娱乐器材 42.单片机控制步进电机毕业设计论文 43.单片机汽车倒车测距仪 44.基于单片机的自行车测速系统设计 45.水电站电气一次及发电机保护 46.基于单片机的数字显示温度系统毕业设计论文 47.语音电子门锁设计与实现 48.工厂总降压变电所设计-毕业论文 49.单片机无线抢答器设计 50.基于单片机控制直流电机调速系统毕业设计论文 51.单片机串行通信发射部分毕业设计论文 52.基于VHDL语言PLD设计的出租车计费系统毕业设计论文 53.超声波测距仪毕业设计论文 54.单片机控制的数控电流源毕业设计论文 55.声控报警器毕业设计论文 56.基于单片机的锁相频率合成器毕业设计论文 57.基于Multism/protel的数字抢答器 58.单片机智能火灾报警器毕业设计论 59.无线多路遥控发射接收系统设计毕业论文 60.单片机对玩具小车的智能控制毕业设计论文 61.数字频率计毕业设计论文 62.基于单片机控制的电机交流调速毕业设计论文
二线制I2C CMOS 串行EEPROM 的FPGA设计 姓名：钱大成 学号：080230114 院系：物理院电子系 2011年1月1日
一、课程设计摘要： （1）背景知识： A、基本介绍： 二线制I2C CMOS 串行EEPROM AT24C02/4/8/16 是一种采用CMOS 工艺制成的串行可用电擦除可编程只读存储器。 B、I2C （Inter Integrated Circuit）总线特征介绍： I2C 双向二线制串行总线协议定义如下： 只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1 是被定义的总线状态。· ①总线非忙状态（A 段） 数据线SDA 和时钟线 SCL 都保持高电平。 ②启动数据传输（B 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。
③停止数据传输（C 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。 ④数据有效（D 段） 在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。 ⑤应答信号 每个正在接收数据的EEPROM 在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM 在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM 读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM 的读操作中，EEPROM 读写控制器对EEPROM 完成的最后一个字节不产生应答位，但是应该给EEPROM 一个结束信号。 C、3. 二线制I2C CMOS 串行EEPROM读写操作 ① EEPROM 的写操作（字节编程方式） 所谓EEPROM 的写操作（字节编程方式）就是通过读写控制器把一个字节数据发送到EEPROM 中指定地址的存储单元。其过程如下：EEPROM 读写控制器发出“启动”信号后，紧跟着送4 位I2C 总线器件特征编码1010 和3 位EEPROM 芯片地址/页地址XXX 以及写状态的R/W 位(=0)，到总线上。这一字节表示在接收到被寻址的EEPROM 产生的一个应答位后，读写控制器将跟着发
[1] Using FPGA technology towards the design of an adaptive fault tolerant framework Erdogan, Sevki (University of Hawaii); Gersting, Judith L.; Shaneyfelt, Ted; Duke, Eugene L. Source: Conference Proceedings - IEEE International Conference on Systems, Man and Cybernetics, v 4, IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, 2005, p 3823-3827 ISSN: 1062-922X CODEN: PICYE3 Conference: IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, Oct 10-12 2005, Waikoloa, HI, United States Sponsor: IEEE Systems, Man and Cybernetics Society Publisher: Institute of Electrical and Electronics Engineers Inc. Abstract: In this paper we propose architecture for a Reconfigurable, Adaptive, Fault-Tolerant (RAFT) framework for application in real time systems with require multiple levels of redundancy and protection. Typical application environments include distributed processing, fault-tolerant computation, and mission and safety-critical systems. The framework uses Field Programmable Gate Array (FPGA) technologies with on the fly partial programmability achieving reconfiguration of a system component when the existing components fail or to provide extra reliability as required in the specification. The framework proposes the use an array of FPGA devices to implement a system that, after detecting an error caused by a fault, can adaptively reconfigure itself to achieve fault tolerance. The FPGAs that are becoming widely available at a low cost are exploited by defining a system model that allows the system user to define various levels of reliability choices, providing a monitoring layer for the system engineer. ? 2005 IEEE. (21 refs.) [2]METHOD FOR PROTECTING COMPUTER THROUGH REAL-TIME MONITORING BY PROTECTING EXECUTION FILE, AND COMPUTER AND SYSTEM PROTECTED BY THE SAME Patent number: KR20040083409 Publication date: 2004-10-01 Inventor: AHN MU GYEONG Applicant: SAFEI CO LTD Classification: - international: G06F11/30; G06F11/30; (IPC1-7): G06F11/30 - european: Application number: KR20040072633 20040910 Priority number(s): KR20040072633 20040910 View INPADOC patent family View forward citations