当前位置：文档之家› VHDL元件声明及例化语句 -与非网专题： EDA原理及应用

VHDL元件声明及例化语句 -与非网专题： EDA原理及应用

第9节 VHDL元件声明及例化语句 -与非网专题： EDA原理及应用

网站首页 │ 技术应用 │ 数据手册 │ 热点专题 │ 招聘求职 │ 图书专栏 │ 互动社区 │ 厂商专区 │ 博客 │ 技术论坛 │ 我的空间
您的位置：首页>>EDA原理及应用>>正文第9节 VHDL元件声明及例化语句
推荐给好友打印加入收藏更新于2010-03-26 00:14:01

元件端口半加器 EDA

3.9.4 生成语句

生成语句主要用于复制建立0个或多个备份。其实质就是一种并行结构。生成语句分为两类：
1)for ┅ generate语句：采用一个离散的范围决定备份的数目。
for…generate语句的格式：
:
for in to generate
begin
;
;
end generate;
其中：LABEL_1>为标号，为循环变量的名字，和分别为整数表达式的下限和上限。为并行描述语句。

【例3-67】用for_generate生成语句创建8比特加法器
entity EXAMPLE is
port (
A,B : in BIT_VECTOR (0 to 7);
CIN : in BIT;
SUM : out BIT_VECTOR (0 to 7);
COUT : out BIT );
end EXAMPLE;
architecture ARCHI of EXAMPLE is
signal C : BIT_VECTOR (0 to 8);
begin
C(0) <= CIN;
COUT <= C(8);
LOOP_ADD : for I in 0 to 7 generate
SUM(I) <= A(I) xor B(I) xor C(I);
C(I+1) <= (A(I) and B(I)) or (A(I) and C(I)) or (B(I) and C(I));
end generate;
end ARCHI;
2) if –generate语句：有条件地生成0个或1个备份。If -generate为并行语句。if-generate没有类似于
if语句的else或elsif 分支语句。
if generate语句的语法格式：
:
if generate
begin
;
end generate;
其中：为标号，为产生语句的运行条件，为并行描述语句。

【例3-68】用if-generate语句创建8比特加法器
entity EXAMPLE is
generic (N : INTEGER := 8);
port (
A,B : in BIT_VECTOR (N downto 0);
CIN : in BIT;
SUM : out BIT_VECTOR (N downto 0);
COUT : out BIT );
end EXAMPLE;
architecture ARCHI of EXAMPLE is
signal C : BIT_VECTOR (N+1 downto 0);
begin
L1: if (N>=4 and N<=32) generate
C(0) <= CIN;
COUT <= C(N+1);
LOOP_ADD : for I in 0 to N generate
SUM(I) <= A(I) xor B(I) xor C(I);
C(I+1) <= (A(I) and B(I)) or (A(I) and C(I)) or (B(I) and C(I));
end generate;
end generate;
end ARCHI;

上一节下一节

分页：1 2 相关链接

添加评论

暂无评论，点击此处发表评论

各家IC厂商财报大PK
诺西完成首个LTE切换测试
Cree：LED供不应求是长期问题
IBM给我们的启示在哪里
中国首台千万亿次计算机诞生
常用MCU产品选型
高交会热点抢“鲜”看
ADC设计全接触
NI LabVIEW 2009助您超越
wimax09：侃技术谈发