解：分析习题4.3图（a ）所示的锁存器逻辑图，当锁存命令CP =1，输入信号D 被封锁，锁存器的输出状态保持不变；当锁存命令CP =0，锁存器输出D Q =，Q=D ；当锁存命令CP 出现上升沿，输入信号D 被封锁。
根据上述分析，画出锁存器输出Q 及Q 的波形如习题4.3图（c ）所示。
习题4.4 习题图4.4是作用于某主从JK 触发器CP 、J 、K 、R D 及S D 端的信号波形图，试绘出Q 端的波形图。
解：主从JK 触发器的R D 、S D 端为异步清零和复位端，
且为低有效。只有当1==D D S R 时，在CP 下降沿的作用下，J 、K 决定输出Q 状态的变化。Q 端的波形如习题4.4图所示。
习题4.5 习题4.5图（a ）是由一个主从JK 触发器及三个非门构成的“冲息电路”， 习题4.5图（b ）是时钟CP 的波形，假定触发器及各个门的平均延迟时间都是10ns ，试绘出输出F 的波形。
解：由习题4.5图（a ）所示的电路连接可知：1D ===K J S ，F R =D 。当1D =R 时，在CP 下降沿的作用下，且经过10 ns ，状态Q 发生翻转，再经过30ns ，F 发生状态的改变，
Q F =。0D =R 时，经过10ns ，状态Q =0。根据上述对电路功能的分析，得到Q 和F 的波形如
习题4.5图（c ）所示。
习题4.6 习题4.6图（a ）是一个1检出电路，图（b ）是CP 及J 端的输入波形图，试绘出R D 端及Q 端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意CP =1时主触发器的存储作用）。
解：分析习题4.6图（a ）的电路连接：
Q CP R K S ?===D D ,0,1；分段分析习题
习题4.6图
（a ）
（b ）
CP J
（c ）
CP J
Q
R D
（a ）
（b ） 100ns
CP
习题4.5图
10ns
100ns
CP
Q
F
（c ）
F 10ns
30ns
30ns
4.6图（b ）所示CP 及J 端信号波形。
（1）CP =1时，设Q 端初态为0，则1D =R 。J 信号出现一次1信号，即一次变化的干扰，且K =0，此时Q 端状态不会改变；
（2）CP 下降沿到来，Q 端状态变为1，CP R =D ，此时CP =0，异步清零信号无效； （3）CP 出现上升沿，产生异步清零信号，使Q 由1变为0，在很短的时间里R D 又恢复到1；
（4）同理，在第2个CP =1期间，由于J 信号出现1信号，在CP 下降沿以及上升沿到来后，电路Q 端和R D 端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c ）所示。
结论：该电路可以实现1信号的检出功能。
习题4.7 习题4.7图（a ）是用主从JK 触发器构成的信号检测电路，用来检测CP 高电平期间u I 是否有输入脉冲，若CP 、u I 电压如习题4.7图（b ）所示，试画出输出电压u O 的波形。
解：分析习题4.7图（a ）的电路连接：Q u u CP R u J K =?===O O D I ,,,1；分段
分析习题4.7图（b ）给定的信号波形。
（1）CP =1时，设Q 端初态为0，则1D =R 。u I 信号出现一次1信号，即一次变化的干扰，且K =1，此时Q 端状态不变；
（2）CP 下降沿到来，Q 端状态由0变为1，CP R =D ，此时CP =0，异步清零信号无效；
（3）CP 出现上升沿，异步清零信号有效，使Q 端由1变为0，当Q 变为0后，R D
又恢复为1；
（4）同理，在以后的CP =1期间，u I 信号出现一次1信号，在CP 下降沿以及上升沿到来后，电路Q 端和R D 端的变化与（2）、（3）过程的分析相同，其波形如习题4.7图（c ）所示。
习题4.8 习题4.8图（a ）是由一个维持阻塞D 触发器及一个边沿JK 触发器构成的电路，图（b ）是输入信号，试绘出Q 1及Q 2的波形。
解：分析习题4.8图（a ）的电路连接：该电路是同步电路，由D 触发器和JK 触发器组成，D 触发器的D 端接外部输入信号，JK 触发器J 端与D 触发器的Q 端相连，且K =1。
输出波形分析如习题4.8图（c ）所示。
习题4.9 试利用触发器的特征方程式写出习题4.9图（a ）、（b ）、（c ）中各触发器次态输出Q n +1与现态Q n 和A 、B 之间的逻辑函数式。
（a ）
CP u I
（b ）
u
O
习题4.7图
CP
u I Q
（c ）
解：习题4.9图（a ）由D 触发器组成，D 触发器的特征方程为：D Q n =+1，根据电路连接n AQ D =，将D 代入特征方程，因此触发器次态Q n +1与现态Q n 和A 之间的逻辑函数式为：
n n AQ Q =+1
习题4.9图（b ）由JK 触发器组成，JK 触发器的特征方程为：n n n Q K Q J Q +=+1，根据电路连接B A K J ⊕==，将J 、K 代入特征方程，因此触发器次态输出Q n +1与现态Q n 和A 、B 之间的逻辑函数式为：
n n n Q B A Q B A Q ⊕+⊕=+)(1
习题4.9图（c ）由D 触发器组成，根据电路连接n n Q A Q B D ?=，将D 代入特征方程，因此触发器次态输出Q n +1与现态Q n 和A 、B 之间的逻辑函数式为：
n n n n n Q A Q B Q A Q B Q +=?=+1
习题4.10 设习题4.10图中各触发器初始状态为0，试画出各触发器在CP 作用下Q 端的波形。
解：各触发器在CP 作用下Q 端的波形如习题4.10图（i ）所示。
习题4.9图
（a ） （b ） （c ）
Q
2
（a ）
Q 2 R D D CP R D （b ）
D
习题4.8图
CP R D （c ）
D
Q 1 Q 2
习题4.11 已知电路如习题4.11图（a）所示，若CP及A波形如题图（b）所示，各触发器初态为0，试画出各触发器输出端Q1和Q2的波形。
解：分析习题4.11图（a）的电路连接：该电路是同步电路，由JK触发器组成。
习题4.10图
(a) (b) (c)
Q
(d)
1
(e)
Q
(f) (g) (h)
Q
习题4.10图（i）
CP
Q a
Q b
Q c
Q d
Q e
Q f
Q g
Q h
（a）
（c）
CP
A
习题4.11图
（b）
CP
A
Q1
Q2
????
?====1
1111Q A K J A
K J Q 1和Q 2波形分析如习题4.11图（c ）所示。
习题4.12 分析习题4.12图（a ）所示同步时序电路，作出它的状态转换表和状态转换图。作出当电平输入X 序列为1011100时电路的时序波形图，设初态为0。
解：驱动方程：n Q X D ⊕= 状态方程：n n Q X Q ⊕=+1 输出方程：XQ Z =
状态转换表如习题4.12表所示。
1011100时电路的时序波形图如习题4.12图（c ）所示。
习题4.13 习题4.13图（a ）所示同步计数器，由JK 触发器构成。写出状态转换表与状态转换图，并说明该计数器的模是多少？
解：根据逻辑电路列写下列方程：
驱动方程：???
??======1
12102
0101020K Q Q J Q K Q J K Q J
1/1 0/0 0/0 X /Z
习题4.12图
Z
X （a ） （b ） CP X
（c ） Q
Z
状态方程：
?
?
?
??
?
?
=
+
=
=
+
+
+
2
1
1
2
1
1
1
1
2
1
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
n
n
n
根据状态方程，求出状态转换表如习题4.13表所示。
由状态转换表得到状态转换图如习题4.13图（b）所示。
习题4.14 分析习题4.14图（a）所示时序电路，画出状态转换图，并说明该电路的逻辑功能。
解：根据逻辑电路列写下列方程：
驱动方程：
??
?
?
?
=
=
=
1
2
1
2
1
Q
X
K
Q
X
J
X
D
状态方程：
??
?
?
?
+
=
=
+
+
2
1
2
1
1
2
1
1
Q
Q
X
Q
Q
X
Q
X
Q
n
n
根据状态方程，求出状态转换表如习题4.14表所示。
Q2
Q2
X
习题4.14
(a)
X/
习题4.13图
(a) (b)
Q2Q1Q0
由习题4.14表画出状态转换图如习题4.14图（b ）所示。电路记录了输入1010序列。 习题4.15 试画出习题4.15图(a)所示电路的状态转换表及状态转换图，说明它是几进制计数器？
解：根据逻辑电路列写下列方程：
驱动方程：?
??
??======1
21201212001Q K Q J Q K Q J Q K J
状态方程：????
???=+=+=+=+=+++1
2121121012112002010Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q n n n
根据状态方程，求出状态转换表如习题4.15表所示。
计数器。
习题4.16 试分析习题4.16图所示时序电路的逻辑功能。 解：根据逻辑电路列写下列方程：
习题4.15图
(b) (a)
驱动方程：???⊕=⊕===1212
111
1Q X K Q X J K J
状态方程：?????⊕⊕==++211
2111Q Q X Q Q Q
n n
根据状态方程，求出状态转换表如习题4.16表所示。
由状态转换表可知这是一个可控计数器，当控制端X =1时，实现减法计数；X =0时，
实现加法计数。
习题 4.17 分析习题 4.17图(a)所示同步时序电路的功能，并作出当电平输入X ＝110111110010的序列时，电路的时序波形图（设初态Q １、Q ２均为0）。
解：根据逻辑电路列写下列方程：
驱动方程：?????====X K XQ J XQ K X J 2122
11
状态方程：?????+=+=++2
21121
2111XQ Q XQ Q Q XQ Q X Q n n
输出方程：21Q XQ Z =
根据状态方程，求出状态转换表如习题4.17表所示。
习题4.16图
习题4.17图
Q Q (b)
(a) CP
X
Q 1
Q 2 Z
根据状态转换表及电平输入X ＝110111110010的序列，画出电路的时序波形如习题4.17图（b ）所示。该电路在连续输入3个或3个以上的1信号时输出为1。
习题4.18 试分析习题4.18图所示电路的逻辑功能。 解：根据逻辑电路列写下列方程：
驱动方程：????
???
==⊕=2312321321Q D Q D Q Q Q Q Q D
状态方程：???
?
???
==⊕=+++2131123213211Q Q
Q Q Q Q Q Q Q Q n n n
根据状态方程，求出状态转换表如习
题4.18表所示。
由状态转换表所示的状态变化可以看出该电路是一个可以自启动的7进制计数器。 习题4.19 设计一个同步时序电路，识别串行输入码X 中的01码，即当X 中有01码时输出Z 为１，而其他输入码时，输出Z 为0，用JK 触发器实现。用VHDL 实现上述功能的行为描述。
解：根据设计要求，电路应有一个输入信号X 和一个输出信号Z 。该时序电路只有一个输入，所以每个现态可能有两个转移方向。
设电路的初态为A ，若输入X 为1，停在状态A ，电路输出为0；若输入X 为0，意味着出现了需要识别01序列的第一位代码0，电路从初态A 进入次态B ，电路输出仍为0。状态B 表示有一个代码0输入。
若电路处于状态B ，输入X 为0时，可能是又一个序列开始的第一位代码0，电路停在状态B ，输出Z 为0；若输入X 为1，表示出现了被识别01序列的第二位代码1，电路输出为1，电路回到初始状态A 。
习题4.18图
根据上述分析，求出原始状态转换表如习题4.19表（a ）所示。表中X 为输入，S n 为现态，S n +1为次态，Z 为输出。
将原始状态转换表用二进制代码进行 编码，表中有A 、B 两个状态，用一位编 码0和1分别代表A 、B 两个状态，得到 习题4.19表（b ）的状态转换表。
由于状态转换表比较简单，可直接写 出状态方程和输出方程：
XQ Z X Q n ==+,1
根据状态方程以及题目规定使用的JK 触发器，求触发器的驱动方程：
X K X J ==,
最后，根据驱动方程和输出方程画出逻辑图如习题4.19图所示。 该电路的VHDL 描述如下：
LIBRARY ieee;
USE ieee.std_logic_1164.all; ENTITY xiti4_19 IS
PORT (clk,reset : IN std_logic; x : IN std_logic; z : OUT std_logic); END xiti4_19;
ARCHITECTURE be OF xiti4_19 IS TYPE fsm_st IS (s0, s1); --状态的枚举类型定义 SIGNAL current_state, next_state: fsm_st; --状态信号的定义 BEGIN
reg: PROCESS (reset,clk) --时序进程 BEGIN
IF reset = '1' THEN current_state <= s0; --异步复位 ELSIF rising_edge(clk) THEN current_state <= next_state; --状态转换 END IF;
END process;
com: PROCESS (current_state, x) --组合进程 BEGIN
CASE current_state IS WHEN s0 => --现态s0 IF x = '1' THEN next_state<=s0;z<= '0'; --输入不同，次态不同 ELSIF x = '0' THEN next_state<=s1;z<= '0'; end if;
WHEN s1 => --现态s1
IF x= '0' THEN next_state<=s1;z<= '0'; --输入不同，次态和输出不同
习题4.19表（a ） 原始状态转换表
S n +1╱
Z
表4.19（b ） 状态转换表
S n +1╱Ｚ
习题4.19图
X Z
ELSIF x= '1' THEN next_state<=s0;z<= '1'; END IF; END CASE; END PROCESS; END be;
习题4.20 设计一个两输入端X 1、X 2的时序电路，只有在连续两个时钟或两个以上时钟作用期间，两个输入都一致时，才能使输出为１，用D 触发器实现。
解：根据设计要求，电路有两个输入信号X 1、X 2和一个输出信号Z 。该时序电路有两个输入，所以每个现态可能有四个转移方向。
设电路的初态为A ，若输入X 1X 2=00或X 1X 2=11，表示输入一致，电路从初态A 进入次态B ，输出为0；若输入X 1X 2=01或X 1X 2=10，表示输入不一致，电路停在状态A ，输出为0。
电路处于状态B ，若输入X 1X 2=00或X 1X 2=11，表示连续输入一致，电路停在状态B ，输出为1；若输入X 1X 2=01或X 1X 2=10，表示输入不一致，电路从状态B 进入状态A ，输出为0。
根据上述分析，求出原始状态转换表如习题4.20表（a ）所示。表中X 1、X 2为输入，S n
为现态，S n +1为次态，Z 为输出。
习题4.20表（a ） 原始状态转换表
S n +1\Z
用一位编码0和1分别代表A 、B 两个状态， 得到习题4.20表（b ）的状态转换表。
表4.20（b ） 状态转换表
S n +1\Z
根据状态转换表求状态方程：
21211X X X X Q n +=+
根据状态方程以及题目规定使用的D 触发器，求触发器的驱动方程：
21X X D ⊕=
根据状态转换表求输出方程：Q X X Z 21⊕=
根据驱动方程和输出方程画出逻辑图如习题4.20图所示。 习题4.21 设计一个串行检测器，要求连续输入3个或3个以上的１时，电路输出为１，否则输出为0，要求采用JK 触发器实现。用VHDL 实现上述功能的行为描述。
解：根据设计要求，电路应有一个输入信号X 和一个输出信号Z 。该时序电路只有一个输入，所以每个现态可能有两个转移方向。
设电路的初态为A ，若输入X 为0，停在状态A ，电路输出为0；若输入X 为1
，意味着出现了需要识别111序列的第一位代码1，电路进入次态B ，电路输出仍为0。状态B 表示有一个代码1输入。
若电路处于状态B ，输入X 为0时，电路返回状态A ，输出Z 为0；若输入X 为1，表示出现了111序列的第二位代码1，电路进入下一状态C ，输出为0。状态C 表示连续两个
X 习题4.20图
X Z
1输入。
若电路处于状态C ，输入X 为0时，电路返回状态A ，输出Z 为0；若输入X 为1，表示出现了111序列的第三位代码1，电路停在状态C ，输出为1。状态C 表示连续三个或三个以上1输入。
根据上述分析，求出原始状态转换表如习题4.21表（a ）所示。表中X 为输入，S n 为现态，S n +1为次态，Z 为输出。
S n +1/Z
用两位状态编码Q 1Q 0的取值00、01、
11分别代表A 、B 和C 三个状态，得到习题 4.21表（b ）的状态转换表。
表4.21（b ） 状态转换表
S n+1\Z
根据状态转换表画出次态及输出卡诺图，如习题4.21图（a ）所示，卡诺图化简后，求状态方程和输出方程：
1
10011,XQ Z X
Q XQ Q n n ===++
根据状态方程以及题目规定使用的JK 触发器，求触发器的驱动方程：
??
?====X K J XQ K J 00
11 最后，根据驱动方程和输出方程画出逻辑图如习题4.21图（b ）所示。
用VHDL 实现上述功能的程序清单如下：
LIBRARY ieee;
USE ieee.std_logic_1164.all; ENTITY xiti4_21 IS
PORT ( clk,reset : IN std_logic; x : IN std_logic; z : OUT std_logic); END xiti4_21;
ARCHITECTURE be OF xiti4_21 IS TYPE fsm_st IS (s0,s1,s2);
--状态的枚举类型定义 SIGNAL current_state, next_state: fsm_st;
--状态信号的定义
BEGIN
reg: PROCESS (reset,clk)
--时序进程
BEGIN
IF reset = '1' THEN current_state <= s0;
--异步复位
ELSIF rising_edge(clk) THEN current_state <= next_state;
--状态转换 (a)
习题4.21图
(b)
Z
END IF;
END PROCESS;
com: PROCESS (current_state, x) --组合进程
BEGIN
CASE current_state IS
WHEN s0 => --现态s0，输入1个1，状态转s1，否则停在s0 IF x = '0' THEN next_state<=s0;z<= '0';
ELSIF x = '1' THEN next_state<=s1;z<= '0';
END IF;
WHEN s1 => --现态s1，输入2个1，状态转s2，否则转s0 IF x= '0' THEN next_state<=s0;z<= '0';
ELSIF x= '1' THEN next_state<=s2;z<= '0';
END IF;
WHEN s2 => --现态s2，输入3个或3个以上个1，输出为1 IF x= '0' THEN next_state<=s0;z<= '0';
ELSIF x= '1' THEN next_state<=s2;z<= '1';
END IF;
END CASE;
END PROCESS;
END be;
习题4.22设计巴克码序列检测器。巴克码是一种具有尖锐的自相关性的编码，常用在信息传输设备中作同步信号。有几种巴克码，1110010序列码就是一种常用的巴克码，要求采用JK触发器实现。
解：根据设计要求，电路应有一个巴克码输入信号X和一个检测输出信号Z。
设电路的初态为A，状态B表示有一个1输入，状态C表示11输入，状态D表示输入111，状态E表示输入1110，状态F表示输入11100，状态G表示输入111001，状态H表示输入1110010。
根据输入信号、输出信号、状态的定义以及题目的要求，得到状态转换表如习题 4.22表（a）所示。
分析状态转换表，状态A、H是等价状态对，合并状态用状态A表示，由此得到简化状态转换表习题4.22表（b）所示。
用3位二进制编码Q2Q1Q0的7种取值表示状态A～G，电路采用的编码方案不同，将得到不同的设计结果，这里采用的编码定义如下：A=000、B=001、C=100、D=110、E=010、F=011、G=101。根据简化状态转换表作出全状态转换表如习题4.22表表（c）所示。根据全状态转换表作出各激励信号卡诺图，如习题4.22图（a）所示，化简后，求激励方程和输出方程：
求输出方程：012Q Q Q X Z
卡诺图化简，求触发器的驱动方程：
习题4.22表（c ） 全状态转换表
(a) J 1 J 2 K 2 K 0
K 1 0
????
???=+=+====1
021202010
21202XQ K Q X Q Q J Q X Q K Q XQ J X K XQ J 最后，根据驱动方程和输出方程画出逻辑图如习题4.22图（b ）所示。 习题4.23 用观察法简化习题4.23表各状态转换表。
解：观察习题4.23表（a ），状态B 、E 在X =I 时，输出相同，次态交错；在X =J 时，输出和次态均一致，因此状态B 、E 为等价状态，合并后用状态B 代表。状态C 和G 在相同的输入条件下，输出和次态均相同，为等价状态，合并后用状态C 表示。状态A 和F 在输入X =I 时，输出相同，次态为原态；在X =J 时，输出及次态均相同，为等价状态，合并后用状态A 表示。经过上述简化，得到简化状态转换表如习题4.23表（c ）所示。
习题4.23表（c ） 简化状态转换表
观察习题4.23表（b ），状态A 、B 在对应的输入情况下输出均相同；当输入X =I 时，次态为A 、B ，与各自现态相同；X =J 时，次态交错；X =K 时，次态为E 、F 。状态E 、F 在对应的输入情况下输出均相同；在X =I 时，次态为A 、B ，状态A 、B 和状态E 、F 两对状态循环；X =J 时，次态相同；X =K 时，次态与各自现态相同。状态A 、B 为等价状态，合并后用状态A 表示。状态E 、F 为等价状态，合并后用状态E 表示。经过上述简化，得到简化状态转换表如习题4.23表（d ）所示。
习题4.24用隐含表简化习题4.24表（a ）状态转换表。
S n +1/Z
习题4.24表（b ） 简化状态转换表 S n +1/Z
习题4.23表（a ）状态转换表
S n +1/Z
S n +1/Z
解：分析已知状态转换表中所有的状态对，将比较结果填入隐含表如习题4.24图所示。其中：×表示状态不等价，√表示状态等价，其余表示需要判断隐含条件。
分析习题图4.24可知，等价状态对有[A ，C ]、[A ，F ]、[A ，H ]、[C ，F ]、[C ，H ]和[F ，H ]。根据等价的传递性，[A ，C ，H ，F ]是一个等价类，合并为一个状态，合并后用A 表示；
B C
D
E F G H
A
B
C D
E
F
G
习题4.25 已知电路如习题4.25图（a ）所示，若CP 波形如图（b ）所示，设触发器初
态为0，试画出各触发器输出端Q 1、Q 2和Q 3的波形。
解：该电路是异步时序电路，分析时应特别注意各触发器的时钟输入端是否有边沿信号，只有当触发器的时钟边沿有效时，该触发器才可能翻转，否则触发器将保持原状态不变。
1. 列写各触发器的驱动方程和时钟方程
习题4.24
图 习题4.25图 （a ） （b ） CP
?
??
??====3
32111
1Q D T K J 1231,Q CP CP CP CP ===
2. 求触发器的状态方程
??
???
??===+++331322121111CP Q Q CP Q Q CP Q Q n n n n n n )
()
()( 3. 画输出波形
分析状态方程，Q 1在每个时钟信号CP 的下降沿翻转，Q 2在每个Q 1的下降沿翻转，Q 3
在每个时钟信号CP 的下降沿翻转，画出Q 1、Q 2和Q 3的波形，如习题4.25图（c ）所示。
习题4.26已知电路如习题4.26图（a ）所示，各触发器初态为0，CP 及A 的波形如图（b ）所示，试画出各触发器输出端B 、C 的波形。
解：1. 列写各触发器的驱动方程和时钟方程
010
0,
Q D Q D ==
CP CP A CP ==10,
2. 求触发器的状态方程
????
?==++10110n 010CP Q Q CP Q Q n n n )
()( 状态方程表明：Q 0在每个A 信号的下降沿翻转；Q 1在每个CP 信号的下降沿接受Q 0
信号。
另外还应注意清零信号的连接：10Q R =。当1Q 变为0时，清零信号有效，Q 0状态被清零。
3. 求输出方程
10
,Q C Q B ==
4. 画输出波形
画输出波形如习题4.26图（c ）所示。
A
习题4.26图
（a ）
CP （b ）
CP
A
（c ）
B
C
习题4.27 已知电路如习题4.27图（a ）所示，各触发器初态为0，试画出在连续七个时钟脉冲CP 作用下输出端Q 1、Q 2和Z 的波形，分析输出Z 与时钟脉冲CP 的关系。
解：1. 列写各触发器的驱动方程
122
1,
Q D Q D ==
2. 求触发器的状态方程
????
?==++n
n n
n Q Q Q Q 112211 121,1Q R R == Q 1变为0时，清零信号有效，Q 2状态被清零。
3. 求输出方程
1Q CP Z +=
4. 画输出波形
画输出波形如习题4.27图（b ）所示。
结论：Z 是CP 的3分频信号，Z 的正脉冲宽度与CP 相同。 习题4.28 作0010序列检测器的状态转换图，并求出最简状态转换表。序列码可以重叠。如：
输入：X ＝1001001000010010… 输出：Z ＝0000100100001001…
解：根据设计要求，电路应有一个序列信号输入端X 和一个序列信号检测输出端Z 。 设电路的初态为A ，状态B 表示有一个0输入，状态C 表示00输入，状态D 表示输入001。
根据输入信号、输出信号、状态的定义以及题目的要求，得到状态转换图如习题 4.28
图所示。
习题4.29 试设计一个可控的同步加法计数器，当控制信号X ＝0时为六进制，X ＝１时是三进制，要求采用JK 触发器实现。用VHDL 实现上述功能的行为描述。
Z
习题4.27图
（b ） （a ）
CP Q 1
Q 2 Z 习题4.28图 1/0
东南大学电工电子实验中心 实验报告 课程名称：数字逻辑电路设计实践 第 4 次实验 实验名称：基本时序逻辑电路 院（系）：信息科学与工程学院专业：信息工程姓名：学号： 实验室: 实验组别： 同组人员：无实验时间： 评定成绩：审阅教师：
时序逻辑电路 一、实验目的 1.掌握时序逻辑电路的一般设计过程； 2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3.掌握时序逻辑电路的基本调试方法； 4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 二、实验原理 1.时序逻辑电路的特点（与组合电路的区别）： ——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。 2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器） 触发器实现状态机（流水灯中用到） 3.时序电路中的时钟 1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端） 2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过 电路产生，就是用到此原理。 4.常用时序功能块 1)计数器（74161） a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联 b)序列发生器 ——通过与组合逻辑电路配合实现（计数器不必考虑自启动） 2)移位寄存器（74194） a)计数器（一定注意能否自启动） b)序列发生器（还是要注意分析能否自启动） 三、实验内容 1.广告流水灯 a.实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 ①写出设计过程，画出设计的逻辑电路图，按图搭接电路。 ②将单脉冲加到系统时钟端，静态验证实验电路。 ③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。 b．实验数据 ①设计电路。 1）问题分析 流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。
第六章时序逻辑电路
6.1 概述 一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入， 还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①一定包含存储电路 ②存储器状态和输入变量共同决 定输出.
二、时序电路的一般结构形式与功能描述方法
可以用三个方程组来描述：?????===),...,,,...,,(... ),...,,,,....,,() ,(21211212111l j l i q q q x x f y q q q x x x f y Q X F Y 输出方程?????===),...,,,,...,,(...),...,,,,...,,(),(21211212111l i k l i q q q x x x g z q q q x x x g z Q X F Y 驱动方程?????===+++) ,...,,,,...,,(...),...,,,,...,,() ,(2121121211111n l n n i l n l n l n n i n n n q q q z z z h q q q q z z z h q Q Z H Q 状态方程
三、时序电路的分类 1、同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的cp, 触发器状态变化发生在同一时刻。 异步：没有统一的cp,触发器状态的变化有先有后。 2、Mealy 型和Moore 型 Mealy 型：Moore 型：仅取决于电路状态有关、与) Q (F Y Q X ) Q ,X (F Y ==
第四章 时序逻辑电路 本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。 第一节 基本知识、重点与难点 一、基本知识 （一）触发器的基本概念 1. 触发器特点 触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。触发器具有记忆功能，是构成时序电路的基本单元电路。触发器具有两个稳定的状态0和1。在不同的输入信号作用下，触发器可以置成0，也可以置成1。当输入信号消失后，触发器能保持其状态不变。 2. 触发器控制信号 触发器的外部控制信号分为三类： （1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。 （2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。 （3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。 3. 触发器类型 触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。 4. 触发器逻辑功能描述方法 触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。描述触发器的逻辑功能常用方法有： （1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图 （二）触发器的基本类型 1. 基本RS 触发器 基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。只要输入变化，输出立即变化。 基本RS 触发器的特征方程为：?????=++=+1 D D D D 1S R Q R S Q n n
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
6 时序逻辑电路 6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。 解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。 6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。 解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。 解：按图题6.1.3列出的状态表如表题解6.1.3所示。 6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。 解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序 电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。 解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析 6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
《时序逻辑电路》练习题及答案 [6.1] 分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P6-1 [解] 驱动方程：311Q K J ==， 状态方程：n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+； 122Q K J ==， n n n n n n n Q Q Q Q Q Q Q 12212112 ⊕=+=+； 33213Q K Q Q J ==，， n n n n Q Q Q Q 12313 =+； 输出方程：3Q Y = 由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 123 Y Q Q Q n n n 111213+++ n n n Q Q Q 123 Y Q Q Q n n n 1112 13+++ 0 00 00 1 010 01 1 0010 0100 0110 1000 100 10 1 110 11 1 000 1 011 1 010 1 001 1 图A6-1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 [6.2] 试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图P6-2
[解] 驱动方程：21 Q A D =， 2 12Q Q A D = 状态方程：n n Q A Q 21 1 =+， )(122112n n n n n Q Q A Q Q A Q +==+ 输出方程：21Q Q A Y = 表6-2 由状态方程可得状态转换表，如表6-2所示；由状态转换表 可得状态转换图，如图A6-2所示。 电路的逻辑功能是：判断A 是否连续输入四个和四个以上“1” 信号，是则Y=1，否则Y=0。 图A6-2 [6.3] 试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图P6-3 [解] 321Q Q J =，11=K ； 12Q J =，312Q Q K =； 23213Q K Q Q J ==， =+11n Q 32Q Q ·1Q ； 211 2 Q Q Q n =++231Q Q Q ； 3232113Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A6-3所示，电路能够自启动。 图A6-3 [6.4] 分析图P6-4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。 n n Q AQ 12 Y Q Q n n 1 112++ 000 00 1 010 01 1 100 11 1 110 10 1 010 100 110 00 1 11 1 100 010 000
实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。 第六章时序逻辑电路复习练习题 一、填空题： 1.构造一个模6计数器需要个状态，个触发器。构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。 2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。 3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 5. 要组成模15计数器，至少需要采用 4 个触发器。 6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。 7. 74LS161是_a_（a.同步b.异步）二进制计数器。它具有_清除_，_置数__，_保持_和计数等四种功能。 8. 74LS290是__b__（a.同步b.异步）非二进制计数器。 9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。 10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。 二、选择题： 1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。 （1）4 （2）5 （3）加（4）减 2、用n个触发器构成计数器，可得到的最大计数长度为（ A ） A. 2n B.2n C.2n D.n 3、一块7490十进制计数器中,它含有的触发器个数是( A ) A. 4 B. 2 C. 1 D. 6 4.一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10 5、利用中规模集成计数器构成任意进制计数器的方法有( ABC ) A.复位法 B.预置数法 C.级联复位法 三．判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×）1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个 第9章 习题解答 9.1 题9.1图所示电路由D 触发器构成的计数器，试说明其功能，并画出与CP 脉冲对应的各输出端波形。 Q CP 题9.1图 解：(1)写方程 时钟方程：0CP CP =；10CP Q =；21CP Q = 驱动方程：00n D Q =；11n D Q =；22n D Q = 状态方程：0100n n Q D Q CP +==↑；11110n n Q D Q Q +==↑；2122 1n n Q D Q Q +==↑ (2)列状态转换表 （3）画状态转换图 111 210210n n n n n n CP Q Q Q Q Q Q +++0 0 0 0 1 1 11 1 1 1 1 1 02 1 1 0 1 0 13 1 0 1 1 0 04 1 0 0 0 1 15 0 1 1 0 1 06 0 1 0 0 0 17 0 0 1 0 0 0 (4)画波形图 CP 2Q 1Q 0 Q (5)分析功能 该电路为异步三位二进制减法计数器。 9.6 已知题9.6图电路中时钟脉冲CP 的频率为1MHz 。假设触发器初状态均为0，试分析电路的逻辑功能，画出Q 1、Q 2、Q 3的波形图，输出端Z 波形的频率是多少？ CP 题9.6图 解：(1)写方程 时钟方程：123CP CP CP CP === 驱动方程：113n n D Q Q =；212n n D Q Q =⊕；312n n D Q Q = 状态方程： 11113n n n Q D Q Q CP +==↑;12212n n n Q D Q Q CP +==⊕↑;13312n n n Q D Q Q CP +==↑ 输出方程：3n Z Q = (2)列状态转换表 （3）画状态转换图 111321321n n n n n n CP Q Q Q Q Q Q Z +++0 0 0 0 0 0 1 01 0 0 1 0 1 0 02 0 1 0 0 1 1 03 0 1 1 1 0 0 04 1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1 (4)画波形图 (5)分析功能 该电路为能够自启动的同步5进制加法计数器。Z 波形的频率为200K. CP 2Q 1 Q 0Q Z 时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。 2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。 第九章习题参考答案 9-1 对应于图 9-1a 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原态为1对应时刻得Q 和Q 波形。 图9-54 题9-1图 解 得到的波形如题9-1解图所示。 9-2 逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑真值表，说明它们是什么类型的触发器。 解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为： ???? ?+=+=Q S Q Q R Q D D （9-1） 原态为0： 原态为1： 题9-1解图 a ） b) 图9-55 题9-2图 下面按输入的不同组合，分析该触发器的逻辑功能。 (1) D R ＝1、D S ＝0 若触发器原状态为0，由式(9-1)可得Q ＝0、Q ＝1；若触发器原状态为l ，由式(9-1)同样可得Q ＝0、Q ＝1。即不论触发器原状态如何，只要D R ＝1、D S ＝0，触发器将置成0态。 (2) D R =0、D S ＝l 用同样分析可得知，无论触发器原状态是什么，新状态总为：Q ＝1、Q ＝0，即触 发器被置成1态。 (3) D R =D S ＝0 按类似分析可知，触发器将保持原状态不变。 (4) D R ＝D S ＝1 两个“与非”门的输出端Q 和Q 全为0，这破坏了触发器的逻辑关系，在两个输入 信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。因此这种情况是不允许出现的。 逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS 触发器，逻辑符号如题9-2（a ）的逻辑符号所示。 对于（b ）：此图与（a ）图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP ＝1时的功能与（a ）相同，真值表与表9-1相同；而在CP ＝0时相当于（a ）中（3）的情况，触发器保持原状态不变。逻辑符号见题9-2（b ）逻辑符号。这是一类同步RS 触发器。 D R D S Q 1 0 0 0 1 1 0 不变 表9-1 题9-2（a ）真值表 5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 1021()n n n n n D Q Q Q D Q D Q ?=??=?? =?? 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012 11012 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=?? 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图 1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示 Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。 习题13 13-1分析如习题13-47图所示电路的逻辑功能。 图13-47 习题13-1图 解：Array + = Y+ AB ABC AC 该电路功能为三人表决电路， A具有否决权。 13-2分析如习题13-48图所示电路的逻辑功能。 图13-48 习题13-2图 解： B A C B C A Y ++= 从真值表中可以看出此电路实现的功能是：检测三个输入是否全相同。 13-3 已知一个组合逻辑电路的输入A ，B 和输出Y 的波形如图13-49所示，写出Y 的逻辑表达式，用与非门实现该组合逻辑电路。 图13-49 习题13-3图 解： B A B A B A B A Y ?=+= A B Y 13-4由两个或非门组成的基本RS 触发器及S ，R 端的波形如图13-50所示，请画出Q 端和Q 端的波形。 图13-50 习题13-4图 解： S R 状态不定 状态不定 Q Q 13-5 JK 触发器的逻辑图及输入波形如图13-51，请画出输出端Q 的波形。 图13-51 习题13-5图 解： Q J CP K 13-6 判断下列说法是否正确： (1) 仅有触发器构成的逻辑电路一定是时序逻辑电路。 (2) 仅有门电路构成的逻辑电路一定是组合逻辑电路。 (3) 计数器是执行连续加1操作的逻辑电路。 (4) n 个触发器可以组成存放2n 位二进制代码的寄存器。 (5) 左移移位寄存器是将所存储的数码逐位向触发器的高位移。 (6) 左移移位寄存器的串行输入端应按照先高位后低位的顺序输入代码。 答：（1）对；（2）错；（3）错；（4）错；（5）错；（6）错。 13-7 由四位双向移位寄存器74LS194构成的电路如图13-52所示，设初态为0000，请列出状态转换表。 第8章触发器和时序逻辑电路及其应用习题解答 8.1已知基本RS触发器的两输入端S D和R D的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Q的波形图。 图8-33 习题8.1图 解：根据基本RS触发器的真值表可得：初始状态为0和1两种情况下，Q的输出波形分别如下图所示： 民 _________________ °-------- ? 鳥h □□I oh——： 卯 _____ t ol ? 习题8.1输出端Q的波形图 8.2已知同步RS触发器的初态为0，当S、R和CP的波形如图8-34所示时，试画出输出端Q的波形图。矚慫润厲钐瘗睞枥庑赖。 图8-34 题8.2图 解：根据同步RS触发器的真值表可得：初始状态为0时，Q的输出波形分别如下图所示: 8.3已知主从JK 触发器的输入端CP 、J 和K 的波形如图8-35所示，试画出触发器初 始状态分别为0时，输出端Q 的波形图。聞創沟燴鐺險爱氇谴净。 CP 根据主从JK 触发器的真值表可得：初始状态为 0情况下，Q 的输出波形分别如下 图所示: 已知各触发器和它的输入脉冲 CP 的波形如图8-36所示，当各触发器初始状态均 试画出各触发器输出 Q 端和Q 端的波形。残骛楼諍锩瀨濟溆塹籟。 CP 解 : 8.4 为1时, 习题8.2输出端Q 的波形图 图8-35 习题8.3图 习题8.3输出端Q 的波形图 图8-36 习题8.4图 解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。即：(a) J= K = 1; Q n+ 1=Q n，上升沿触发酽锕极額閉镇桧猪訣锥。 (b)J= K = 1; Q n+1=Q n,下降沿触发 (c)K = 0, J= 1; Q n+1= J刁+ K Q n= 1，上升沿触发 (d)K = 1, ; Q n+1= J?+ K Q n=Q n & + 0?Q n=Q n，上升沿触发 (e)K = Q n, J=Q n; Q n+1= J Q n+ K Q n= Q n Q n+ 0 =Q n，上升沿触发 (f)K = Q n, J=Q n; Q n+1= J Q7+ K Q n= Q n刁+ 0 =&，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Q的波形 分别如图(a)、( b)、(c)、(d)、(e)和(f)所示，其中具有计数功能的是：(a)、(b)、(d)、(e )和(f)。各个电路输出端Q的波形与相应的输出端Q的波形相反。彈贸摄尔霁毙攬砖卤庑。 CP 何 (/) 习题8.4各个电路输出端Q的波形图 教案 第四章 组合逻辑电路 ▲4.1 概述 1．逻辑电路的分类 （1）组合逻辑电路（简称组合电路）； （2）时序逻辑电路（简称时序电路）。 2、组合逻辑电路的特点 （1）功能特点：任一时刻的输出状态仅仅取决于同一时刻的输入状态，而与前 一时刻的状态无关。 （2）结构特点：不包含记忆单元，即存储单元。 3、组合逻辑电路的描述 如图所示： 用一组逻辑函数表示为： 4.2组合逻辑电路的分析和设计方法 一、 分析方法 分析就是已知电路的逻辑图，分析电路的逻辑功能。 分析步骤如下： （1）根据已知的逻辑图，从输入到输出逐级写出逻辑函数表达式。 （2）利用公式法或卡诺图法化简逻辑函数表达式（最简与或表达式）。 （3）列真值表。 （4）确定其逻辑功能。 例1、分析下图组合逻辑电路的功能。 解 （1）AC BC AB Y ??= （2）化简：Y=AB+BC+AC & A B B C A C Y && &组合逻辑电路 … …X 1X 2 X n Y 1Y 2 Y m 输入信号 输出信号 ．． ． )X X X (f Y ) X X X (f Y )X X X (f Y n 21n n n 2122n 2111???=???=???=、、、、、、 （3）列真值表： （4）由真值表知： 若输入两个或者两个以上的1，输出Y 为1。 功能：在实际应用中可作为多数表决电路使用。 练习：分析如图所示组合逻辑电路的功能。 ▲二、设计方法 设计就是已知实际逻辑问题，设计实现该功能的最简电路。 设计步骤如下： （1）根据实际逻辑问题进行逻辑抽象，即确定输入、输出变量的个数, 并对 它们进行逻辑赋值(即确定0和1代表的含义)。 （2）根据逻辑功能列出真值表，求出逻辑函数表达式。 （3）选定逻辑器件。 1、若选用SSI （小规模门电路），则化简函数表达式，画出实现电路； 2、若选用MSI （中规模门电路），则变换函数表达式形式，画出实现电路。 例2、有三个班学生上自习，大教室能容纳两个班学生，小教室能容纳一个班学生。设计两个教室是否开灯的逻辑控制电路，用SSI 门电路实现。要求如下： （1）一个班学生上自习， 开小教室的灯。 （2）两个班上自习， 开大教室的灯。 （3）三个班上自习， 两教室均开灯。 解：（1）逻辑抽象： 设输入变量Ａ、Ｂ、Ｃ分别表示三个班学生是否上自习, 1表示上自习, ０表示不上自习； 输出变量Ｙ、 F 分别表示大教室、小教室的灯是否亮, １表示亮, ０表示灭。 （2）列真值表： A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 & & & & A B Y 1 Y 2 Y 3 Y 触发器 一、单项选择题： (1)对于D触发器，欲使Q n+1=Q n，应使输入D=。 A、0 B、1 C、Q D、 (2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。 A、0 B、1 C、Q (4)请选择正确的RS触发器特性方程式。 A、 B、 C、 (约束条件为) D、 (5)请选择正确的T触发器特性方程式。 A、 B、 C、 D、 (6)试写出图所示各触发器输出的次态函数(Q )。 n+1 A、 B、 C、 D、 (7)下列触发器中没有约束条件的是。 A、基本RS触发器 B、主从RS触发器 C、同步RS触发器 D、边沿D触发器 二、多项选择题： (1)描述触发器的逻辑功能的方法有。 A、状态转换真值表 B、特性方程 C、状态转换图 D、状态转换卡诺图 (2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。 A、J=K=0 B、J=Q,K= C、J=,K=Q D、J=Q,K=0 (3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。 A、J=K=1 B、J=0,K=0 C、J=1,K=0 D、J=0,K=1 (4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。 A、J=K=1 B、J=1,K=0 C、J=K=0 D、J=0，K=1 三、判断题： (1)D触发器的特性方程为Q n+1=D，与Q 无关，所以它没有记忆功能。（） n (2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。 （） (3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。（） (8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。 (9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。 (10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。 四、填空题： (1)触发器有（）个稳态，存储8位二进制信息要 （）个触发器。 (2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。 (3)按逻辑功能分，触发器有（）、（）、（）、（）、（）五种。 (4)触发器有（）个稳定状态，当＝0，＝1时，称为（）状态。 时序逻辑电路 一、单项选择题： (2)某512位串行输入串行输出右移寄存器，已知时钟频率为4MHZ，数据从输入端到达输出端被延迟多长时间？ A、128μs B、256μs C、512μs D、1024μs (3)4个触发器构成的8421BCD码计数器共有（）个无效状态。 A、6 B、8 C、10 D、4 (4)四位二进制计数器模为 A、小于16 B、等于16 C、大于16 D、等于10 (5)利用异步预置数端构成N进制加法计数器，若预置数据为0，则应将（）所对应的状态译码后驱动控制端。 A、N B、N－1 C、N+1 (7)采用集成中规模加法计数器74LS161构成的电路如图所示，选择正确答案。 A、十进制加法计数器 B、十二进制加法计数器时序逻辑电路试题
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