CADENCE芯片版图设计工具VIRTUSO/DIV A/DRACULA入门手册 (2)
1、使用V IRTUSO/D IV A/D RACULA之前的准备 (2)
1．1、要找一台装有工具IC的计算机 (2)
1．2、要能连接到该计算机上 (2)
2、工具IC的软件环境配置 (3)
2．1、创建工具IC的启动目录，即工作目录。 (3)
2．3、将(.cdsinit和.cdsenv)拷贝到工具IC的启动目录 (3)
2．4、在工作目录下创建工艺库文件 (3)
2．5、启动工具IC,命令为icfb& (3)
2．6、配置工艺库路径 (4)
2．7、添加工艺提供的一些辅助库............................................................ 错误！未定义书签。
2．8、添加Multipart Path ........................................................................... 错误！未定义书签。
2．9、安装PCELL ....................................................................................... 错误！未定义书签。
3、开始一个新的设计---编辑电路图与版图 (5)
3．1、新建一个设计库 (5)
3．2、Attach库 (6)
3．3、创建新设计 (6)
3．4、编辑电路图 (7)
3．5 编辑版图 (8)
3．6 可以根据习惯改变版图的层次显示特性 (9)
3．7、完成版图编辑之后先保存再退出 (10)
4版图的DRC检查 (10)
4．1、基于Diva的方式 (10)
4．2、基于Dracula的方式 (10)
5、LVS (12)
5．1、准备版图的GDS文件 (12)
5．2、准备电路网表 (12)
5．3、用LOGLVS转换电路网表成LVS要求格式 (14)
5．4、修改lvs的命令文件 (14)
5．6、运行dracula来生成lvs任务的可执行文件 (14)
5．7、在控制台下，运行https://www.doczj.com/doc/e02595788.html,文件 (14)
5．8、查看错误 (14)
5．9、修改 (15)
6、PAD相关 (15)
6．1、准备pad库 (15)
6．2、导入pad版图的GDS文件 (15)
6．3、更新gds和cdl (16)
6．4、修改cdl (16)
7、一些小经验 (17)
8、附件清单 (18)
9、后记 (18)
Cadence芯片版图设计工具Virtuso/Diva/Dracula入门手册
（以上华0.6um DPDM工艺设计库为例）
Cadence 是一套功能强大的EDA软件，包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的。IC本身仍是一套工具集。该手册主要讨论其中的全定制版图设计工具Virtuso/ Diva/Dracula之使用方法。Diva和Dracula用于版图检查及验证
，其中前者是基于Xwindow的方式，而后者是基于命令行的方式；Virtuso中提供这两者的相关接口。
采用Virtuso/ Diva/Dracula设计芯片大致有如下几步：准备schmematic(电路)、画layout(版图)、作版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)和导出最终版图的gds文件。
1、使用Virtuso/ Diva/Dracula之前的准备
1．1、要找一台装有工具IC的计算机
Virtuso不能单独安装，所以只有在安装了IC的计算机上才能使用。
[例] eda机房的eda16服务器IC(ip:166.111.64.105)和eda17(ip:166.111.64.106)都能使用Virtuso/Dracula.
1．2、要能连接到该计算机上
除非是在自己的计算机上安装有工具IC，否则您必须保证能够从您的计算机远程登录到装有工具IC的计算机上。
[例]以登录服务器IC来说明远程登录方法：
a、向管理员申请用户
b、下载远程登录软件Exceed，
在本地计算机上安装；
远程登录配置：
在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client
Wizard设定xterm，Host:166.111.64.105，Host type: SUN（下拉菜单选择），其余
next即可。
还可以采用vnc或SSH Secure Shell Client等远程终端方法登录。
c、完成登录。
『注意』也可使用其他的远程登陆软件连接服务器；不同的服务器所需的软件设置
均有所不同，配置细节请咨询曾经使用过该服务器的师兄师姐。
2、工具IC的软件环境配置
2．1、创建工具IC的启动目录，即工作目录。
[例]：mkdir project↙
2．3、将(.cdsinit)拷贝到工具IC的启动目录
将IC工具中自带的.cdsinit文件拷贝过来
1.执行命令
instdir↙
得到IC的安装目录
eda16中得到的目录为
/net/eda450/disk1/cadence/IC5.0/tools.sun4v/dfII
2..cdsinit文件在上面得到目录下的cdsuser目录中将其copy到自己的根目
录下(例如: /home/ldm0345)
cd /net/eda450/disk1/cadence/IC5.0/tools.sun4v/dfII↙
cp ./cdsuser/.cdsinit ~/
这样，在原理图和版图界面中就可以使用快捷键了
2．4、将库文件(techfile.tf)及显示初始化文件(display.drf)拷贝至工作目录
通过FTP上传（用户名和密码为dea机房的帐号和密码）
上传到目录： ~/project 中
2．5、启动工具IC,命令为icfb&
[例]：cd ~/project/
icfb &↙
出现CIW窗口,如图1所示。以后大部分操作都是从这个窗口开始的。
图1 CIW窗口
2．6、配置工艺库路径
在Library Path Editor中指定工艺库路径。该步的操作结果将保存到工作目录
下的cds.lib文件中。
『注意1』：所有的库或其他任何一个设计目录要被4)所启动的CIW所使用，都必
须使用前先在工作目录下的cds.lib文件作定义，指明其引用名称（在cadence
环境中的标识名）及绝对路径。
『注意2』为了能使用Cadence自带的一些库（如画电路图时的Basic symbols），
需要在cds.lib文件的开头部分添加“INCLUDE <工具IC的安装目
录>/share/cdssetup/cds.lib” . 在命令行中输入instdir可查看工具IC的可执行程序
所在目录。[例]在线路组ic_linux上命令行模式输入instdir可得到：
/usr/cadence/ic5033/tools.lnx86/dfII，则工具IC的安装目录为/usr/cadence/ic5033/,
需要添加的内容为”INCLUDE /usr/cadence/ic5033/share/cdssetup/cds.lib”
在本次设计中工艺库完全通过techfile.tf提供，需要用technology file manager来
导入工艺文件。
1．csmc06目录上传到~/project 目录下
（csmc06中包含了n管，p管，电阻，电容以及金属1与金属2连接，金属1
与poly连接等等的pcell，方便以后绘制版图）
2．CIW窗口→Tools→Technology File Manager→NEW 如图所示
在Technology Library Name中输入工艺库的名字， csmc06；在Load ASCII
Technology File 中输入techfile.tf 单击OK，程序会将techfile.tf中的数据
导入至文件夹csmc06中。此时用Library Path Editor可以查看到刚才添加的库
文件。
如果还有其他的库文件，则在technology file tool box 中选择LOAD 在ASCII Technology File输入框输入包含*.tf的文件名（如devices.tf）
在Classes多选项里，根据*.tf 中提供的内容以及期望导入的内容决定。
在Technology Library多选一框里，选择对应的库。
在多选一框下方，有 Merge Replace 二选一，选 Merge则新导入的*.tf库是补充原有的库；选Replace则新导入的*.tf将覆盖对应库的原有内容.
点击 OK 按钮3、开始一个新的设计---编辑电路图与版图
3．1、新建一个设计库
在CIW 窗口，点击File → New → Library 弹出 New Library 窗口. 在 Name
输入框中输入设计库名字，在右边 Technology File 处选择 Attach to an
existing techfile。点击 OK。一般每个芯片设计都采用一个对应的设计库。然
后在这个设计库下面创建各个子模块。
[例]：如图所示，创建clock设计库。
图4 New Library
3．2、Attach库
在弹出的 Attach Design Library to Technology File 窗口，将 Technology
Library 一项选择为相应的库，在本设计中应为刚才添加的csmc06，点击 OK
[例]：如图4所示。将设计库clock attach到5)中定义的工艺库csmc06。
图5Attach工艺库
3．3、创建新设计
在CIW 窗口，点击File → New → Cellview, 弹出 Create New File窗口，在
Create New File窗口，将 Library Name 项选择为刚才所创建的库, 在 Cell
Name 项输入要创建的Cell 名，在 Tool 项，选择Composer-Schematic 则为
编辑电原理图，选择Virtuoso 则为编辑版图；点击 OK
[例]：如图5所示。Library Name 选为clock;Cell Name输入inverter.
图6、New File
3．4、编辑电路图
用3）的方法为cell创建一个的schematic view。用Composer-Schematic编辑
电路图。编辑原理图时可使用cadence自带的analogLib库中的model。『注意』
如不能找到analogLib库则根据2.6中『注意2』进行设置。
编辑完之后，选Design->Design and Save，如果有错则改正；没有错误后便可
保存电路图，退出编辑。
常使用的快捷键说明：
i:添加新元件；
p:添加输入输出pin
l:添加wire name
w:添加连接线
W:添加总线
[例]如图6所示。大部分菜单项上都有相应的快捷健定义。
快捷键
图6、电路图编辑环境
3．5 编辑版图
用3)的方法为一个cell创建一个Layout view。用Virtuoso编辑版图。
打开Vituoso编辑窗口的同时,会弹出一个细长型的窗口，其名称为LSW,该窗口定
义了版图各层的显示特性。
画版图的基本操作步骤为：在LSW中选定相应层，然后在版图编辑窗口的Create
下选要画的几何形状，再在可编辑区域完成绘图。而且可以调用前面创建的
csmc06库中的pcell。
版图编辑有很多快捷键可用。它们的定义都可以在相应的菜单项上找到。
[例]如图7所示，编辑inverter的layout view。
图7 LSW 窗口及版图编辑窗口 3．6 可以根据习惯改变版图的层次显示特性
方法为LSW->Edit->Display Resource Editor ；在弹出的窗口中可以重新定义个
层次的显示特性（边框线型及颜色、、填充类型及颜色等等）；定义之后单击Apply
按钮，LSW 中将发生相应改变。退出Display Resource Editor 时可以选择保存
到Display.drf 中，从而使得这次修改在每次icfb&启动之后都能生效；否则，
选择No 退出，再次打开LSW 后的设置将恢复到本次修改之前的形式。
[例] 如图8所示
图8 Display Resource Editor
3．7、完成版图编辑之后先保存再退出
4 版图的DRC检查
有两种方式：基于Diva的方式和基于Dracula的方式。
4．1、基于Diva的方式
该方式操作比较简单。但效率不高，所以不推荐使用。这里只作简单说明。
将DRC命令文件放在工作目录，然后打开需要做DRC的Layout View，在弹出
窗口中选Verify->DRC. 在弹出的DRC对话框中单击Set Switches，在Set
Switches对话框中选择all，单击OK；在Drc Rules框中填DRC命令文件名，单
击DRC对话框中的OK。
DRC的结果会在CIW窗口显示，若有错误，在版图上也会出现许多对角连线的矩形框。要查看错误种类，单击Verify →Markers →Explain，此时鼠标指针处有一个小方块，选中连线中的其中一条，就会弹出一个窗口，说明错误类型。修正错误，直至DRC完全通过。
4．2、基于Dracula的方式
推荐使用该方式。
a、在~/home/project/ 目录下创建verify目录，并在verify目录中分别为DRC和
LVS创建目录drc以及目录lvs
b、准备DRC和LVS命令文件：
[例]上华提供的DRC和LVS文件为csmc06.drc和csmc06.lvs，将它们分别上传至verify 中的目录drc以及目录lvs中
c、准备版图的GDS文件：CIW窗口 File Export Stream…
[例] CIW窗口 File Export Stream…，在弹出的窗口中用Library Browser 选择clock库中的Inverter（view选择layout）做如图9设置（注意Run Directory 设置为verify/drc），然后点击OK；
图9 gds的导出
导出成功后，会出现对话框显示
PIPO STRMOUT (PID = ipc:1) completed successfully, see log file './PIPO.LOG' for more details.
c、修改DRC的命令文件
[例]修改DRC的命令文件（如csmc06.drc）的前几行输入输出，指明要检查的GDS 文件的路径名称：
;---------------------------------------------------------------------------
;……………………………………………………………INPUT GDS2
INDISK =inverter.gds （需修改）
;……………………………………………………………ERROR GDS2
OUTDISK = out.sf
;……………………………………………………………TOP CELL NAME
PRIMARY = inverter（顶层元件）（需修改）
;---------------------------------------------------------------------------
并将KEEPDA TA = SMART 改为KEEPDA TA = YES（已经修改）
iii.控制台下，cd ~/project/verify/drc 然后敲入：PDRACULA（一定要大写），启动命令行界面；
iv.该界面下，敲入/g csmc06.drc
v.如果编译无误，敲入/f，退出PDRACULA界面并生成https://www.doczj.com/doc/e02595788.html,文件，此即真正用来进行DRC检查的文件；
vi.在控制台下，执行如下命令./https://www.doczj.com/doc/e02595788.html,
vii.检查完毕，在版图窗口，打开inverter的layout，选择Tools->Dracula Interactive，出现DRC菜单选项，选择其下的setup，对检查过后得到的数据文件路径进
行设置（如下图所示），如果有DRC错误，则跳出几个显示窗口，可以通过
它们观察并定位错误；点击view DRC Error窗口上的Fit Current Error 可定
位当前错误；Rules Layer Window 显示该错误违反了哪条设计规则，可根据
该规则去Design Rule中去查询错误的改正方法。
viii.修改完毕，重新输出GDS文件，再次检查，直至无误，点击DRC－>quit退出DRC检查。
5 、LVS
也有两种方式：基于Diva的方式和基于Dracula的方式。基于Diva的方式在LVS之前要做Extrated(版图网表提取)。提取和LVS的操作类似DRC,这里不再细述。
基于Dracula的方式：
5．1、准备版图的GDS文件
[例] 先导出版图的GDS文件：inverter.gds（或可直接用上一步得到的GDS2文件）；
5．2、准备电路网表
若采用cadence编辑的电路图，则可以参照下例导出电路网表。
别的工具如Epd也可以进行电路图的输入并导出用于LVS的电路网表。
[例] 导出前述设计inverter的电路网表。
导出schematic的CDL文件netlist：CIW窗口File → Export → CDL…在弹出
的窗口中用Library Browser选择clock库中的interver（view为schematic）做如
图10设置，然后点击OK；
图10 CDL的导出
注1：所要做的改动：取消选择Run In Background选项；单击Library Browser找到要输出的原理图；修改Run Directory为LVS的工作目录~/project/ verify/lvs；
修改Resistor Threshold V alue为20（此数值为版图提取的时候可以识别的电阻的阈值，即小于此数值的电阻将不予识别）；修改Output File为inverter.cdl；
如果在实际layout设计中使用了电阻和电容，那么在图片中的Check Resistors 和Check Capacitors两行选项中分别选中value。
注2：导出之后的cdl文件中的MOS管模型名称需要修改为与版图提取的模型名称一致，lvs检查方可通过
例如: PMOS模型应由PM改为P，NMOS模型应由NM改为N
原cdl文件语句为：
…
MM1 out in avdd avdd PM W=2u L=600.0n M=1
MM0 out in agnd agnd NM W=2u L=600.0n M=1
…
修改为：
…
MM1 out in avdd avdd P W=2u L=600.0n M=1
MM0 out in agnd agnd N W=2u L=600.0n M=1
…
电阻，电容也需要作相应的修改，修改目标可以在后面介绍的lvs.lvs中观察到
5．3、用LOGLVS转换电路网表成LVS要求格式
[例]控制台下，cd ~/project/verify/lvs 敲入LOGLVS，出现命令行界面；
该界面下，依次敲入htv；cir inverter.cdl（导出的cdl文件）；con inverter（版图单
元名）；这四条命令，用exit退出该界面；
5．4、修改lvs的命令文件
[例]修改cz6_lvs.rul（LVS的命令文件）的前几行输入输出，指明要检查的GDS文件和网表文件的路径：
;---------------------------------------------------------------------------DESCRIPTION
;------------------------------------------LAYOUT
INDISK = inverter.gds ; INPUT LAYOUT FILE NAME (需要修改)
PRIMARY = inverter ;LAYOUT TOPCELL NAME （需要修改）
;------------------------------------------SCHMA TIC
SCHEMA TIC = LVSLOGIC.DAT ;INOUT SCHEMATIC FILE NAME
OUTDISK = err.gds
;------------------------------------------VDD/GND NAME
并将KEEPDATA = SMART 改为KEEPDATA = YES LVSCHK[LS] ... 改为LVSCHK[XRE] ...
5．6、运行dracula来生成lvs任务的可执行文件
[例]控制台下，cd ~/project/verify/lvs 敲入：PDRACULA，启动命令行界面；
a)该界面下，敲入/g csmc06.lvs（LVS命令文件名）；
b)如果编译无误，敲入/f，退出PDRACULA界面并生成https://www.doczj.com/doc/e02595788.html,文件，此即真
正用来进行LVS检查的文件；
5．7、在控制台下，运行https://www.doczj.com/doc/e02595788.html,文件
./https://www.doczj.com/doc/e02595788.html,
5．8、查看错误
检查完毕，在版图窗口，打开inverter的layout，选择Tools->Dracula Interactive，出现LVS菜单选项，选择其下的setup，对检查过后得到的数据文件路径进行设置([例]~/project/verify/lvs)，则跳出一个错误显示窗口，可以通过它观察是否有错，并定位错误；
注：查看错误报告文件lvs.lvs，可以得到更多的有关错误的信息！
下面为lvs.lvs中的一段
…
TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE
SCH. LAY. SCH. LAY.
MOS PM 1 0 1 0
MOS NM 1 0 1 0
MOS P 0 1 0 1
***************************************************
**/W* -- SCHEMATIC AND LAYOUT MAY NOT MATCH **
** CHECK ALL ABOVE DISCREP ANCY **
** AND WARNING MESSAGES **
*************************************************** …
可以看出，原理图（SCH）与版图（LAY）中的模型名称不一致，器件个数也不一致，原理图中有一个N管，一个P管，版图中仅有一个P管。在这里，也可以知道如果cdl中的模型名称不正确，我们需要修改的目标（PM－>P, NM－>N）
5．9、修改
修改完毕，重新输出GDS文件，再次检查，直至无误。
6、PAD相关
（最后加入pad时看）：
6．1、准备pad库
[例]在icfb&启动目录下的cds.lib文件中加入下面一行：
DEFINE basic /export/disk3/cds/ic446/tools.sun4v/dfII/etc/cdslib/basic
加入pad的layout：
Pad的文件在/library/SGNEC_CZ6_lib/pad_lib/gds2下，这里只有layout文件，完整的pad （含电路图symbol）放到IC上/tmp/for_sgpad，可以在导入gds2文件后在将schematic和symbol拷贝到相应目录，或者使用cp –r /tmp/for_sgpad ~/Cadence_work/ pad。
6．2、导入pad版图的GDS文件
icfb的CIW窗口File → Import → Stream…在弹出的窗口中
用Library Browser做如图11设置/library/SGNEC_CZ6_lib/pad_lib/gds2/cz6pad.gds2，然后点OK；
图11 导入PAD的GDS
6．3、更新gds和cdl
在版图和电路图中分别加入pad版图和pad的symbol/schematic。
导出包含pad的版图gds及包含pad的总电路图的cdl
6．4、修改cdl
根据需要修改生成的cdl文件pad中的电阻或电容等的类型参数。
这是因为般带ESD（静电保护）的pad所使用的电阻/电容类型往往有别于功能电路中所使用的类型。为了LVS识别所以需要修改CDL。
需要修改生成的cdl文件，如netlist，使用unix/Linux下的vi编辑器，在~/poject/verify 目录下敲入vi netlist，编辑文件。
[例]对首钢工艺有四种PAD:
（cz6_vddpadring，cz6_gndpadring，cz6_padout，cz6_padins）
在ic上使用的cdl文件导出，对pad导出时会存在问题需要手工改动，在for_lvs.cdl 文件中找到相关pad的描述，修改其中的电阻和N管类型。以下面一段cdl为
例,对于cz6_padout：
* Block: cz6_vddpadring
.subckt cz6_vddpadring GND VDD
*.PININFO GND:I VDD:I
M2 VDD net9 GND GND n w=25.2u l=810n m=16
R1 VDD net13 521.625 $[r2]
R0 net9 GND 521.625 $[r2]
M0 VDD net13 GND VDD p w=28.32u l=780n m=14
.ends cz6_vddpadring
改动：（对N管和电阻模型）
M2 VDD net9 GND GND w=25.2u l=810n m=16 $LDD[FN]
R1 VDD net13 521.625 $[RO]（注意，是RO（字母），不是R0（数字））
R0 net9 GND 521.625 $[RO]
7、一些小经验
以下是一些同学使用过程中的心得小经验。罗列出来与大家分享：
1）vi编辑器简介，
vi编辑器有两种模式，控制模式和输入模式，在输入模式下按Esc键退到控制模式，控制模式下箭头键移动光标。小写x删除当前字符；而小写i插入字符进入输入模式（即直接响应键盘输入）。如在上述带PAD的netlist文件改动中，启动vi netlist后用箭头键先将光标移动到m=16的6的位置，小写i，然后输入6 $LDD[FN],再ESC到控制模式，删除多出的数字6。其它改动同上操作。
对于详细的vi帮助可在unix/Linux的命令行提示符下敲入man vi↙2）版图设计中牢记快捷键可以大大加快编辑速度。
3）使用cadence编辑电路图时，若晶体管的长和宽正好为默认长度，则导出的cdl中，相应的晶体管参数将不完整，无法作Lvs。
比如一个nmos管，它的Width和Length默认为是9u m 和540n m，那么设计中的管子使用了540n m，导出cdl时没有Length的参数。改动办法，在icfb窗口中，
tools→CDF→Edit，browser选择CZ6_LAY中的nenh，改变其默认参数，如图12示：
图12 改变mos管缺省设置
4）版图编辑过程中最好是每完成一个小模块的编辑就做相应的drc和lvs。这样在总电路的drc和lvs时纠查时就容易多了，可以大大加快设计进度。
5）对于首钢工艺，Layout设计完毕时，必须在外面加一29层（layer 29）的大框（框住所有元件即可），表示当前cell大小，否则导出gds文件做lvs检查时有错，无法有效识别元件。
8、附件清单
.cdsenv
.cdsinit
UNIX命令帮助手册（内含Vi编辑器的使用）
9、后记
本手册是基于线路组IC实验室各位老师、同学相关设计文档总结出来的。可能还有很多不完善的地方，希望大家在使用过程中不断挑刺。同时也希望使用者把自己的使用体会、经验和教训补充进来，不断完善该手册，为以后的同学和自己以后的设计做点技能积累，使以后的同学及自己在以后的设计过程中在工具使用上尽量少走弯路，从而更能专注于电路结构及性能本身的设计，为实验室作出更高效率的贡献，为自己书写更辉煌的业绩！
课程设计 班级： 姓名： 学号： 成绩： 电子与信息工程学院 电子科学系
CMOS二输入与非门的设计 一、概要 随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本论文讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重要的。 二、CMOS二输入与非门的设计准备工作 1.CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路
2.计算相关参数 所谓与非门的等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中的相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。具体方法是：将与非门中的VT3和VT4的串联结构等效为反相器中的NMOS 晶体管，将并联的VT 1、VT 2等效PMOS 的宽长比(W/L)n 和(W/L)p 以后，考虑到VT3和VT4是串联结构，为保持下降时间不变，VT 3和VT 4的等线电阻必须减小为一半，即他们的宽长比必须为反相器中的NMOS 的宽长比增加一倍，由此得到(W/L)VT3,VT4=2(W/L)N 。 因为考虑到二输入与非门的输入端IN A 和IN B 只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下仍能获得所需的上升时间，要求VT 1和VT 2的宽长比与反相其中的PMOS 相同，即(W/L)VT1,VT2=(W/L)P 。至此，根据得到的等效反向器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸。 如下图所示为t PHL 和t PLH ，分别为从高到低和从低到高的传输延时，通过反相器的输入和输出电压波形如图所示。给其一个阶跃输入，并在电压值50%这一点测量传输延迟时间，为了使延迟时间的计算简单，假设反相器可以等效成一个有效的导通电阻R eff ，所驱动的负载电容是C L 。 图2 反相器尺寸确定中的简单时序模型 对于上升和下降的情况，50%的电都发生在： L eff C R 69.0=τ 这两个Reff 的值分别定义成上拉和下拉情况的平均导通电阻。如果测量t PHL 和t PLH ，可以提取相等的导通电阻。 由于不知道确定的t PHL 和t PLH ，所以与非门中的NMOS 宽长比取L-Edit 软件中设计规则文件MOSIS/ORBIT 2.0U SCNA Design Rules 的最小宽长比及最小长度值。 3.分析电路性质 根据数字电路知识可得二输入与非门输出AB F =。使用W-Edit 对电路进行仿真后得到的结果如图4和图5所示。
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
课程设计任务书 学生姓名：王帅军专业班级：电子1103班 指导教师：封小钰工作单位：信息工程学院 题目: CMOS异或门 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD和L-EDIT软件。 （2）设计一个CMOS异或门电路。 （3）利用ORCAD和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2014.12.29布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2014.12.29-12.31学习ORCAD和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2015.1.1-1.8对CMOS异或门电路进行设计仿真工作，完成课设报告的撰写。 2015.1.9 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要............................................................................................................................................. I Abstract ...................................................................................................................................... I I 1绪论 (1) 2 异或门介绍 (2) 3仿真电路设计 (3) 3.1 ORCAD软件介绍 (3) 3.2仿真电路原理图 (4) 3.3仿真分析 (5) 4版图设计 (8) 4.1 L-EDIT软件介绍 (8) 4.2版图绘制 (8) 4.3 CMOS异或门版图DRC检查 (10) 5心得体会 (11) 参考文献 (12) 附录 (123)
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
） 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） & 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 | 学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日
目录 # 摘要 (2) 绪论…....………………………………………….………………….. ..3 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 、二输入与门电路 (8) } 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计........................ (20) 、PMOS管版图设计 (20) 、NMOS管版图设计 (22) 、与门版图设计 (23)
电子科学与技术系 课程设计 中文题目：CMOS二输入与非门的设计 英文题目: The design of CMOS two input NAND gate 姓名：张德龙 学号： 1207010128 专业名称：电子科学与技术 指导教师：宋明歆 2015年7月4日
CMOS二输入与非门的设计 张德龙哈尔滨理工大学电子科学与技术系 [内容摘要]随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本次课程设计将要运用S-Edit、L-edit、以及T-spice等工具设计出CMOS二输入与非门电路并生成spice文件再画出电路版图。 [关键词]CMOS二输入与非门电路设计仿真
目录 1.概述 (1) 2.CMOS二输入与非门的设计准备工作 (1) 2-1 .CMOS二输入与非门的基本构成电路 (1) 2-2.计算相关参数 (2) 2-3.电路spice文件 (3) 2-4.分析电路性质 (3) 3、使用L-Edit绘制基本CMOS二输入与非门版图 (4) 3-1.CMOS二输入与非门设计的规则与布局布线 (4) 3-2.CMOS二输入与非门的版图绘制与实现 (5) 4、总结 (6) 5、参考文献 (6)
1．概述 本次课程设计将使用S-Edit画出CMOS二输入与非门电路的电路图，并用T-spice生成电路文件，然后经过一系列添加操作进行仿真模拟，计算相关参数、分析电路性质，在W-edit中使电路仿真图像，最后将电路图绘制电路版图进行对比并且做出总结。 2.CMOS二输入与非门的设计准备工作 2-1 .CMOS二输入与非门的基本构成电路 使用S-Edit绘制的CMOS与非门电路如图1。 图1 基本的CMOS二输入与非门电路 1
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
目录 1．目的与任务 (1) 2.教学内容基要求 (1) 3.设计的方法与计算分析 (1) 3.1 74H C138芯片简介 (1) 3.2 电路设计 (3) 3.3功耗与延时计算 (6) 4.电路模拟 (14) 4.1直流分析 (15) 4.2 瞬态分析 (17) 4.3功耗分析 (19) 5.版图设计 (19) 5.1 输入级的设计 (19) 5.2 内部反相器的设计 (19) 5.3输入和输出缓冲门的设计 (22) 5.4内部逻辑门的设计 (23) 5.5输出级的设计 (24) 5.6连接成总电路图 (24) 5.3版图检查 (24) 6.总图的整理 (26) 7.经验与体会 (26) 8.参考文献 (26) 附录 A 电路原理图总图 (28) 附录B总电路版图 (29)
集成 1. 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 2. 教学内容基本要求 2.1课程设计题目及要求 器件名称：3-8译码器的74HC138芯片 要求电路性能指标： ⑴可驱动10个LSTTL 电路（相当于15pF 电容负载）； ⑵输出高电平时，OH I ≤20uA, min ,OH V =4.4V; ⑶输出低电平时， OL I ≤4mA ， man OL V , =0.4V ⑷输出级充放电时间r t = f t ， pd t ＜25ns ； ⑸工作电源5V ，常温工作，工作频率work f =30MHZ ，总功耗 max P =15mW 。 2.2课程设计的内容 1. 功能分析及逻辑设计； 2. 电路设计及器件参数计算； 3. 估算功耗与延时； 4. 电路模拟与仿真； 5. 版图设计； 6. 版图检查：DRC 与LVS ； 7. 后仿真(选做)； 8. 版图数据提交。 2.3课程设计的要求与数据 1. 独立完成设计74HC138芯片的全过程； 2. 设计时使用的工艺及设计规则： MOSIS:mhp_ns5； 3. 根据所用的工艺，选取合理的模型库； 4. 选用以lambda(λ)为单位的设计规则； 3. 设计的方法与计算分析 3.1 74HC138芯片简介
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日
一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；
集成电路课程设计 范例 1
集成电路课程设计 1.目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 2.设计题目与要求 2.1设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： （1）可驱动10个LSTTL电路（相当于15pF电容负载）； （2）输出高电平时，|I OH|≤20μA，V OH，min=4.4V； （3）输出底电平时，|I OL|≤4mA，V OL，man=0.4V； （4）输出级充放电时间t r=t f，t pd＜25ns； （5）工作电源5V，常温工作，工作频率f work=30MHz，总功耗P max＝150mW。 2.2设计要求 1.独立完成设计74HC139芯片的全过程； 2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；
3.根据所用的工艺，选取合理的模型库； 4.选用以lambda(λ)为单位的设计规则； 5.全手工、层次化设计版图； 6.达到指导书提出的设计指标要求。 3.设计方法与计算 3.174HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示： 图1 74HC139芯片管脚图 表1 74HC139真值表 片选输入数据输出 C s A1 A0 Y0 Y1Y2Y3 0 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 1
目录 【摘要】.....................................................................................................................................................- 2 - 1. 设计目的与任务....................................................................................................................................- 3 - 2. 设计要求及内容....................................................................................................................................- 3 - 3. 设计方法及分析....................................................................................................................................- 4 - 3.1 74HC138芯片简介 ......................................................................................................................- 4 - 3.2 工艺和规则及模型文件的选择 .................................................................................................- 5 - 3.3 电路设计......................................................................................................................................- 6 - 3.3.1 输出级电路设计.............................................................................................................- 6 - 3.3.2．内部基本反相器中的各MOS 尺寸的计算................................................................- 9 - 3.3.3．四输入与非门MOS尺寸的计算...............................................................................- 10 - 3.3.4．三输入与非门MOS尺寸的计算............................................................................... - 11 - 3.3.5．输入级设计................................................................................................................. - 11 - 3.3.6．缓冲级设计.................................................................................................................- 12 - 3.3.7．输入保护电路设计...................................................................................................- 14 - 3.4. 功耗与延迟估算.......................................................................................................................- 15 - 3.4.1. 模型简化........................................................................................................................- 16 - 3.4.2. 功耗估算........................................................................................................................- 16 - 3.4.3. 延迟估算........................................................................................................................- 17 - 3.5. 电路模拟...................................................................................................................................- 19 - 3.5.1 直流分析.........................................................................................................................- 20 - 3.5.2 瞬态分析.......................................................................................................................- 22 - 3.5.3 功耗分析.......................................................................................................................- 24 - 3.6. 版图设计...................................................................................................................................- 26 - 3.6.1 输入级的设计...............................................................................................................- 26 - 3.6.2 内部反相器的设计.......................................................................................................- 27 - 3.6.3 输入和输出缓冲门的设计 ...........................................................................................- 27 - 3.6.4 三输入与非门的设计...................................................................................................- 28 - 3.6.5 四输入与非门的设计...................................................................................................- 29 - 3.6.6 输出级的设计...............................................................................................................- 30 - 3.6.7 调用含有保护电路的pad元件 ...................................................................................- 31 - 3.6.8 总版图...........................................................................................................................- 31 - 3.7. 版图检查...................................................................................................................................- 32 - 3.7.1 版图设计规则检查（DRC）.......................................................................................- 32 - 3.7.2 电路网表匹配（LVS）检查........................................................................................- 33 - 3.7.3 版图数据的提交...........................................................................................................- 34 - 4. 经验与体会..........................................................................................................................................- 35 - 5. 参考文献..............................................................................................................................................- 36 - 附录A：74HC138电路总原理图 ...........................................................................................................- 37 - 附录B：74HC138 芯片版图(未加焊盘) ................................................................................................- 38 -
集成电路课程设计报告 课题：二输入或非门电路与版图设计 专业 电子科学与技术 学生姓名 严 佳 班 级 B 电科121 学号 1210705128 指导教师 高 直 起止日期 2015.11.16-2015.11.29
摘要 集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。 越来越多的电子电路都在使用MOS管，特别是在音响领域更是如此。MOS 管与普通晶体管相比具有输入阻抗高、噪声系数小、热稳定性好、动态范围大等优点，且它是一种压控器件，有与电子管相似的传输特性，因而在集成电路中也得到了广泛的应用。 关键词：CMOS门电路或非门集成电路
绪论 目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。 1.设计要求 （1）学习Multisim软件和L-Edit软件 （2）设计一个基于CMOS的二输入或非门电路。 （3）利用Multisim和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 2.设计目的 （1）熟悉Multisim软件的使用。 （2）L-Edit软件的使用。 （3）培养自己综合运用所学知识、独立分析和解决实际问题的能力，培养创新意识和创新能力，并获得科学研究的基础训练，加深对集成电路版图设计的了解。 3.设计原理 能够实现B =“或非”逻辑关系的电路均称为“或非门”。二输入或 A L+ 非门有两个输入端A和B以及一个输出端L，只有当A端和B端同时为高电平时输出才为低电平，否则输出都为高电平。在一个或门的输出端连接一个非门就构成了“或非门”，如图1.1所示，逻辑符号如图1.2所示，真值表如图1.3所示。