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mt9v024_ds_a_摄像头模块

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MT9V024: 1/3-Inch Wide-VGA Digital Image Sensor

Features

PDF: 09005aef82bb5722/Source: 09005aef82bb5751Aptina Imaging reserves the right to change products or specifications without notice.

MT9V024_DS -Rev. A 9/08 EN

?2008 Micron Technology, Inc. All rights reserved.

1/3-Inch Wide-VGA CMOS Digital Image Sensor

MT9V024

For the latest data sheet revision, refer to Aptina’s Web site:https://www.doczj.com/doc/d215532235.html,

Features

?DigitalClarity ? CMOS imaging technology ?Array format: Wide-VGA, active 752H x 480V (360,960 pixels)

?TrueSNAP? global shutter photodiode pixels; simultaneous integration and readout

?Monochrome or color: NIR enhanced performance for use with non-visible NIR illumination ?Readout modes: progressive or interlaced ?Shutter efficiency: >99%

?Simple two-wire serial interface

?Real-time exposure context switching - dual register set

?Register lock capability

?Window size: User programmable to any smaller format (QVGA, CIF , QCIF). Data rate can be maintained independent of window size ?Binning: 2 x 2 and 4 x 4 of the full resolution

?ADC: On-chip, 10-bit column-parallel (option to operate in 12-bit to 10-bit companding mode)?Automatic controls: Auto exposure control (AEC) and auto gain control (AGC); variable regional and variable weight AEC/AGC

?Support for four unique serial control register IDs to control multiple imagers on the same bus ?Data output formats: –Single sensor mode:

10-bit parallel/stand-alone 8-bit or 10-bit serial LVDS –Stereo sensor mode:

Interspersed 8-bit serial LVDS ?High dynamic range (HDR) mode

Applications

?Automotive

?Unattended surveillance ?Stereo vision ?Smart

vision ?Automation ?Video as input ?

Machine vision

Table 1:

Key Performance Parameters

Ordering Information

Parameter

Value

Optical format 1/3-inch

Active imager size 4.51mm(H) x 2.88mm(V)5.35mm diagonal Active pixels 752H x 480V Pixel size

6.0x 6.0μm

Color filter array Monochrome or color RGB Bayer pattern

Shutter type

TrueSNAP ? Global shutter Maximum data rate master clock 27 Mp/s 27 MHz Full resolution 752 x 480

Frame rate 60 fps (at full resolution)ADC resolution 10-bit column-parallel Responsivity 4.8 V/lux-sec (550nm)Dynamic range >55dB linear;

>100dB in HDR mode Supply voltage

3.3V +0.3V (all supplies)

Power consumption

<160mW at maximum data rate (LVDS disabled); 120μW standby power at 3.3V

Operating temperature -40°C to +105°C ambient

Packaging

52-ball IBGA, automotive-qualified; wafer or die

Table 2:

Available Part Numbers

Part Number Description

MT9V024IA7XTC IBGA RoHS-compliant color sensor MT9V024IA7XTM IBGA RoHS-compliant monochrome MT9V024IA7XTCD ES Color Demo Kit (Pb-free)MT9V024IA7XTCH ES Color Headboard (Pb-free)MT9V024IA7XTMD ES Monochrome Demo Kit (Pb-free)

MT9V024IA7XTMH ES

Monochrome Headboard (Pb-free)

Table of Contents

Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 Ordering Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6 Ball Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8 Pixel Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10 Pixel Array Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10 Color Device Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12 Pixel Binning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12 Interlaced Readout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12 Automatic Black Level Calibration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12 Defective Pixel Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12 Other Limiting Factors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12 Output Data Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13 Output Data Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14 Serial Bus Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 Start Bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 Slave Address. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 Acknowledge Bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 No-Acknowledge Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 Stop Bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16 Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17 Bus Idle State. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17 Data Bit Transfer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17 Two-Wire Serial Interface Sample Read and Write Sequences. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18 16-Bit Write Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18 16-Bit Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18 8-Bit Write Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19 8-Bit Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19 Register Lock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20 Lock All Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20 Lock Only Read Mode Registers (R0x0D and R0x0E). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20 Real-Time Context Switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22 Shadowed Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26 Feature Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48 Operational Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48 Master Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48 Simultaneous Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48 Sequential Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49 Snapshot Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50 Signal Path. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 On-Chip Biases. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 ADC Voltage Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 V_Step Voltage Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 Chip Version. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 Window Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 Blanking Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52 Pixel Integration Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

Total Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53 Row Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53 High Dynamic Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55 ADC Companding Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57 Gain Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58 Changes to Gain Settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58 Analog Gain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58 Digital Gain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59 Black Level Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60 Defective Pixel Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61 Row-wise Noise Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61 Automatic Gain Control and Automatic Exposure Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62 Pixel Clock Speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63 Hard Reset of Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63 Soft Reset of Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63 STANDBY Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63 Monitor Mode Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63 Read Mode Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Column Flip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Row Flip. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Pixel Binning. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Row Binning. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65 Column Binning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65 Interlaced Readout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66 LINE_VALID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68 LVDS Serial (Stand-Alone/Stereo) Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68 LVDS Output Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69 LVDS Enable and Disable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71 LVDS Data Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72 Electrical Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73 Propagation Delays for PIXCLK and Data Out Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75 Propagation Delays for FRAME_VALID and LINE_VALID Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75 Two-Wire Serial Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76 Minimum Master Clock Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77 Package Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80 Appendix A–Power-On Reset and Standby Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81 Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82

List of Figures

Figure 1:Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6 Figure 2:52-Ball IBGA Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7 Figure 3:Typical Configuration (Connection)—Parallel Output Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9 Figure 4:Pixel Array Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10 Figure 5:Pixel Color Pattern Detail (Top Right Corner) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11 Figure 6:Spatial Illustration of Image Readout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13 Figure 7:Timing Example of Pixel Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14 Figure 8:Row Timing and FRAME_VALID/LINE_VALID Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14 Figure 9:Timing Diagram Showing a Write to R0x09 with the Value 0x0284. . . . . . . . . . . . . . . . . . . . . . . . . . . . .18 Figure 10:Timing Diagram Showing a Read from R0x09; Returned Value 0x0284 . . . . . . . . . . . . . . . . . . . . . . . . .18 Figure 11:Timing Diagram Showing a Bytewise Write to R0x09 with the Value 0x0284 . . . . . . . . . . . . . . . . . . . .19 Figure 12:Timing Diagram Showing a Bytewise Read from R0x09; Returned Value 0x0284 . . . . . . . . . . . . . . . .19 Figure 13:Simultaneous Master Mode Synchronization Waveforms #1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48 Figure 14:Simultaneous Master Mode Synchronization Waveforms #2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48 Figure 15:Sequential Master Mode Synchronization Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49 Figure 16:Snapshot Mode Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49 Figure 17:Snapshot Mode Frame Synchronization Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50 Figure 18:Slave Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50 Figure 19:Signal Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51 Figure 20:Latency When Changing Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54 Figure 21:Sequence of Control Voltages at the HDR Gate. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55 Figure 22:Sequence of Voltages in a Piecewise Linear Pixel Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56 Figure 23:12- to 10-Bit Companding Chart. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57 Figure 24:Latency of Analog Gain Change When AGC Is Disabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58 Figure 25:Tiled Sample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59 Figure 26:Black Level Calibration Flow Chart. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60 Figure 27:Controllable and Observable AEC/AGC Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62 Figure 28:Readout of Six Pixels in Normal and Column Flip Output Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Figure 29:Readout of Six Rows in Normal and Row Flip Output Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64 Figure 30:Readout of 8 Pixels in Normal and Row Bin Output Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65 Figure 31:Readout of 8 Pixels in Normal and Column Bin Output Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66 Figure 32:Spatial Illustration of Interlaced Image Readout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67 Figure 33:Different LINE_VALID Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68 Figure 34:Serial Output Format for a 6x2 Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69 Figure 35:LVDS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72 Figure 36:Propagation Delays for PIXCLK and Data Out Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75 Figure 37:Propagation Delays for FRAME_VALID and LINE_VALID Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75 Figure 38:Two-wire Serial Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76 Figure 39:Serial Host Interface Start Condition Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77 Figure 40:Serial Host Interface Stop Condition Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77 Figure 41:Serial Host Interface Data Timing for WRITE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77 Figure 42:Serial Host Interface Data Timing for READ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78 Figure 43:Acknowledge Signal Timing After an 8-Bit WRITE to the Sensor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78 Figure 44:Acknowledge Signal Timing After an 8-Bit READ from the Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78 Figure 45:Typical Quantum Efficiency—Color. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79 Figure 46:Typical Quantum Efficiency—Monochrome . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79 Figure 47:52-Ball IBGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80 Figure 48:Power-up, Reset, Clock, and Standby Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81

List of Tables

Table 1:Key Performance Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 Table 2:Available Part Numbers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1 Table 3:Ball Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8 Table 4:Frame Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14 Table 5:Frame Time—Long Integration Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15 Table 6:Slave Address Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17 Table 7:Real-Time Context-Switchable Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21 Table 8:Default Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22 Table 9:Register Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26 Table 10:LVDS Packet Format in Stand-Alone Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69 Table 11:LVDS Packet Format in Stereoscopy Mode (Stereoscopy Mode Bit Asserted) . . . . . . . . . . . . . . . . . . .70 Table 12:Reserved Words in the Pixel Data Stream . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70 Table 13:SER_DATAOUT_* state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71 Table 14:SHFT_CLK_* state. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71 Table 15:LVDS AC Timing Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72 Table 16:DC Electrical Characteristics Over Temperature. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73 Table 17:DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73 Table 18:Absolute Maximum Ratings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74 Table 19:AC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74 Table 20:Two-Wire Serial Bus Timing Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

General Description

The MT9V024 is a 1/3-inch wide-VGA format CMOS active-pixel digital image sensor

with TrueSNAP? global shutter and high dynamic range (HDR) operation. The sensor

has specifically been designed to support the demanding interior and exterior automo-

tive imaging needs, which makes this part ideal for a wide variety of imaging applica-

tions in real-world environments.

This wide-VGA CMOS image sensor features DigitalClarity?Aptina’s breakthrough

low-noise CMOS imaging technology that achieves CCD image quality (based on

signal-to-noise ratio and low-light sensitivity) while maintaining the inherent size, cost,

and integration advantages of CMOS.

The active imaging pixel array is 752H x480V. It incorporates sophisticated camera func-

tions on-chip—such as binning 2x2 and 4x4, to improve sensitivity when operating in

smaller resolutions—as well as windowing, column and row mirroring. It is program-

mable through a simple two-wire serial interface.

The MT9V024 can be operated in its default mode or be programmed for frame size,

exposure, gain setting, and other parameters. The default mode outputs a

wide-VGA-size image at 60 frames per second (fps).

An on-chip analog-to-digital converter (ADC) provides 10 bits per pixel. A 12-bit resolu-

tion companded for 10 bits for small signals can be alternatively enabled, allowing more

accurate digitization for darker areas in the image.

In addition to a traditional, parallel logic output the MT9V024 also features a serial low-

voltage differential signaling (LVDS) output. The sensor can be operated in a stereo-

camera, and the sensor, designated as a stereo-master, is able to merge the data from

itself and the stereo-slave sensor into one serial LVDS stream.

The sensor is designed to operate in a wide temperature range (–40°C to +105°C). Figure 1: Block Diagram

Ball Descriptions

Table 3: Ball Descriptions

52-Ball IBA

Numbers Symbol Type Description Note H7RSVD Input Connect to D GND.1 D2SER_DATAIN_N Input Serial data in for stereoscopy (differential negative). Tie to 1KΩ pull-

up (to 3.3V) in non-stereoscopy mode.

D1SER_DATAIN_P Input Serial data in for stereoscopy (differential positive). Tie to D GND in

non-stereoscopy mode.

C2BYPASS_CLKIN_N Input Input bypass shift-CLK (differential negative). Tie to 1KΩ pull-up (to

3.3V) in non-stereoscopy mode.

C1BYPASS_CLKIN_P Input Input bypass shift-CLK (differential positive). Tie to D GND in non-

stereoscopy mode.

H3EXPOSURE Input Rising edge starts exposure in snapshot and slave modes.

H4SCLK Input Two-wire serial interface clock. Connect to V DD with 1.5K resistor

even when no other two-wire serial interface peripheral is attached.

H6OE Input D OUT enable pad, active HIGH.2 G7S_CTRL_ADR0Input Two-wire serial interface slave address select (see Table6 on

page17).

H8S_CTRL_ADR1Input Two-wire serial interface slave address select (see Table6 on

page17).

G8RESET_BAR Input Asynchronous reset. All registers assume defaults.

F8STANDBY Input Shut down sensor operation for power saving.

A5SYSCLK Input Master clock (26.6 MHz; 13MHz – 27MHz).

G4S DATA I/O Two-wire serial interface data. Connect to V DD with 1.5K resistor

even when no other two-wire serial interface peripheral is attached.

G3STLN_OUT I/O Output in master mode—start line sync to drive slave chip in-phase;

input in slave mode.

G5STFRM_OUT I/O Output in master mode—start frame sync to drive a slave chip in-

phase; input in slave mode.

H2LINE_VALID Output Asserted when D OUT data is valid.

G2FRAME_VALID Output Asserted when D OUT data is valid.

E1D OUT5Output Parallel pixel data output 5.

F1D OUT6Output Parallel pixel data output 6.

F2D OUT7Output Parallel pixel data output 7.

G1D OUT8Output Parallel pixel data output 8

H1D OUT9Output Parallel pixel data output 9.

H5ERROR Output Error detected. Directly connected to STEREO ERROR FLAG.

G6LED_OUT Output LED strobe output.

B7D OUT4Output Parallel pixel data output 4.

A8D OUT3Output Parallel pixel data output 3.

A7D OUT2Output Parallel pixel data output 2.

B6D OUT1Output Parallel pixel data output 1.

A6D OUT0Output Parallel pixel data output 0.

B5PIXCLK Output Pixel clock out. D OUT is valid on rising edge of this clock.

B3SHFT_CLKOUT_N Output Output shift CLK (differential negative).

B2SHFT_CLKOUT_P Output Output shift CLK (differential positive).

A3SER_DATAOUT_N Output Serial data out (differential negative).

A2SER_DATAOUT_P Output Serial data out (differential positive).

Notes:

1.Pin H7 (RSVD) must be tied to GND.

2.Output enable (OE) tri-states signals D OUT 0–D OUT 9, LINE_VALID, FRAME_VALID, and PIXCLK.

3.No connect. These pins must be left floating for proper operation.

Figure 3: Typical Configuration (Connection)—Parallel Output Mode

Note:LVDS signals are to be left floating.

B4,E2V DD Supply Digital power 3.3V.C8,F7V AA Supply Analog power 3.3V.B8VAAPIX Supply Pixel power 3.3V.

A1,A4V DD LVDS Supply Dedicated power for LVDS pads.B1,C3LVDSGND Ground Dedicated GND for LVDS pads.C6,F3D GND Ground Digital GND.C7, F6A GND Ground Analog GND.E7,E8,D7, D8

NC NC

No connect.

3

Table 3:

Ball Descriptions (continued)

52-Ball IBA Numbers Symbol Type Description

Note

Pixel Data Format

Pixel Array Structure

The MT9V024 pixel array is configured as 809 columns by 499 rows, shown in Figure4.

The dark pixels are optically black and are used internally to monitor black level. Of the

left 52 columns, 36 are dark pixels used for row noise correction. Of the top 14 rows of

pixels, two of the dark rows are used for black level correction. Also, three black rows

from the top black rows can be read out by setting the show dark rows bit in the Read

Mode register; setting show dark columns will display the 36 dark columns. There are

753 columns by 481 rows of optically active pixels. While the sensor's format is 752 x 480,

one additional active column and active row are included for use when horizontal or

vertical mirrored readout is enabled, to allow readout to start on the same pixel. This one

pixel adjustment is always performed, for monochrome or color versions. The active

area is surrounded with optically transparent dummy pixels to improve image unifor-

mity within the active area. Neither dummy pixels nor barrier pixels can be read out. Figure 4: Pixel Array Description

Color Device Limitations

The color version of the MT9V024 does not support or offers reduced performance for

the following functionalities.

Pixel Binning

Pixel binning is done on immediate neighbor pixels only, no facility is provided to skip

pixels according to a Bayer pattern. Therefore, the result of binning combines pixels of

different colors. See “Pixel Binning” on page64 for additional information. Interlaced Readout

Interlaced readout yields one field consisting only of red and green pixels and another

consisting only of blue and green pixels. This is due to the Bayer pattern of the CFA. Automatic Black Level Calibration

When the color bit is set (R0x0F[1]=1), the sensor uses black level correction values from

one green plane, which are applied to all colors. To use the calibration value based on all

dark pixels' offset values, the color bit should be cleared.

Defective Pixel Correction

For defective pixel correction to calculate replacement pixel values correctly, for color

sensors the color bit must be set (R0x0F[1] = 1). However, the color bit also applies

unequal offset to the color planes, and the results might not be acceptable for some

applications.

Other Limiting Factors

Black level correction and row-wise noise correction are applied uniformly to each color.

The row-wise noise correction algorithm does not work well in color sensors. Automatic

exposure and gain control calculations are made based on all three colors, not just the

green channel. High dynamic range does operate in color; however, Aptina strongly

recommends limiting use to linear operation where good color fidelity is required.

Output Data Format

The MT9V024 image data can be read out in a progressive scan or interlaced scan mode.

Valid image data is surrounded by horizontal and vertical blanking, as shown in Figure6.

The amount of horizontal and vertical blanking is programmable through R0x05 and

R0x06, respectively (R0xCD and R0xCE for context B). LV is HIGH during the shaded

region of the figure. See “Output Data Timing” on page14 for the description of FV

timing.

Figure 6: Spatial Illustration of Image Readout

The PIXCLK is a nominally inverted version of the master clock (SYSCLK). This allows PIXCLK to be used as a clock to latch the data. However, when column bin 2 is enabled, the PIXCLK is HIGH for one complete master clock master period and then LOW for one complete master clock period; when column bin 4 is enabled, the PIXCLK is HIGH for two complete master clock periods and then LOW for two complete master clock periods. It is continuously enabled, even during the blanking period. Setting R0x72 bit[4]=1 causes the MT9V024 to invert the polarity of the PIXCLK.The parameters P1, A, Q, and P2 in Figure 8 are defined in Table 4.

Figure 8: Row Timing and FRAME_VALID/LINE_VALID Signals

Table 4:

Frame Time

Parameter Name

Equation Default Timing at 26.66 MHz A

Active data time

Context A: R0x04 Context B: R0xCC 752 pixel clocks = 752 master = 28.20μs P1Frame start blanking

Context A: R0x05 - 23Context B: R0xCD - 2371 pixel clocks = 71master = 2.66μs

P2Frame end blanking

23 (fixed)

23 pixel clocks = 23 master = 0.86μs

Q Horizontal blanking

Context A: R0x05Context B: R0xCD

94 pixel clocks = 94 master = 3.52μs

Sensor timing is shown above in terms of pixel clock and master clock cycles (refer to Figure 7 on page 14). The recommended master clock frequency is 26.66 MHz. The vertical blanking and the total frame time equations assume that the integration time (coarse shutter width plus fine shutter width) is less than the number of active rows plus the blanking rows minus the overhead rows:

Window Height + Vertical Blanking – 2

(EQ 1)

If this is not the case, the number of integration rows must be used instead to determine the frame time, as shown in Table 5. In this example, it is assumed that the coarse shutter width control is programmed with 523 rows and the fine shutter width total is zero. For Simultaneous mode, if the exposure time registers (coarse shutter width total plus Fine Shutter Width Total) exceed the total readout time, then the vertical blanking time is internally extended automatically to adjust for the additional integration time

required. This extended value is not written back to the vertical blanking registers. The vertical blank register can be used to adjust frame-to-frame readout time. This register does not affect the exposure time but it may extend the readout time.

Note:

The MT9V024 uses column parallel analog-digital converters; thus short row timing is not possible. The minimum total row time is 690 columns (horizontal width + horizontal blanking). The minimum hori-zontal blanking is 61. When the window width is set below 627, horizontal blanking must be increased.

A+Q

Row time

Context A: R0x04 + R0x05Context B: R0xCC + R0xCD 846 pixel clocks = 846 master = 31.72μs

V Vertical blanking

Context A: (R0x06) x (A + Q) + 4Context B: (R0xCE) x (A + Q) + 438,074 pixel clocks = 38,074 master = 1.43ms

Nrows x (A + Q)Frame valid time

Context A: (R0x03) × (A + Q)Context B: (R0xCB) x (A + Q)406,080 pixel clocks = 406,080 master = 15.23ms

F Total frame time

V + (Nrows x (A + Q))

444,154 pixel clocks = 444,154 master = 16.66ms

Table 5:

Frame Time—Long Integration Time

Parameter

Name

Equation

(Number of Master Clock Cycles)

Default Timing at 26.66 MHz V’

Vertical blanking (long integration time)Context A: (R0x0B + 2 - R0x03) × (A + Q) + R0xD5 + 4Context B: (R0xD2 + 2 - R0xCB) x (A + Q) + R0xD8 + 438,074 pixel clocks = 38,074 master = 1.43ms

F’

Total frame time (long integration time)

Context A: (R0x0B + 2) × (A + Q) + R0xD5 + 4Context B: (R0xD2 + 2) x (A + Q) + R0xD8 + 4

444,154 pixel clocks = 444,154 master = 16.66ms

Table 4:

Frame Time (continued)

Parameter Name Equation

Default Timing at 26.66 MHz

Serial Bus Description

Registers are written to and read from the MT9V024 through the two-wire serial inter-

face bus. The MT9V024 is a serial interface slave with four possible IDs (0x90, 0x98, 0xB0

and 0xB8) determined by the S_CTRL_ADR0 and S_CTRL_ADR1 input pins. Data is

transferred into the MT9V024 and out through the serial data (S DATA) line. The S DATA

line is pulled up to V DD off-chip by a 1.5KΩ resistor. Either the slave or master device can

pull the S DATA line down—the serial interface protocol determines which device is

allowed to pull the S DATA line down at any given time. The registers are 16-bit wide, and

can be accessed through 16- or 8-bit two-wire serial interface sequences.

Protocol

The two-wire serial interface defines several different transmission codes, as shown in

the following sequence:

1.a start bit

2.the slave device 8-bit address

3.a(n) (no) acknowledge bit

4.an 8-bit message

5.a stop bit

Start Bit

The start bit is defined as a HIGH-to-LOW transition of the data line while the clock line

is HIGH.

Slave Address

The 8-bit address of a two-wire serial interface device consists of 7 bits of address and

1bit of direction. A “0” in the LSB of the address indicates write mode, and a “1” indi-

cates read mode. As indicated above, the MT9V024 allows four possible slave addresses

determined by the two input pins, S_CTRL_ADR0 and S_CTRL_ADR1. Acknowledge Bit

The master generates the acknowledge clock pulse. The transmitter (which is the master

when writing, or the slave when reading) releases the data line, and the receiver indi-

cates an acknowledge bit by pulling the data line LOW during the acknowledge clock

pulse.

No-Acknowledge Bit

The no-acknowledge bit is generated when the data line is not pulled down by the

receiver during the acknowledge clock pulse. A no-acknowledge bit is used to terminate

a read sequence.

Stop Bit

The stop bit is defined as a LOW-to-HIGH transition of the data line while the clock line

is HIGH.

Sequence

A typical READ or WRITE sequence begins by the master sending a start bit. After the start bit, the master sends the slave device’s 8-bit address. The last bit of the address determines if the request is a read or a write, where a “0” indicates a WRITE and a “1” indicates a READ. The slave device acknowledges its address by sending an acknowledge bit back to the master.

If the request was a WRITE, the master then transfers the 8-bit register address to which a WRITE should take place. The slave sends an acknowledge bit to indicate that the register address has been received. The master then transfers the data 8 bits at a time, with the slave sending an acknowledge bit after each 8 bits. The MT9V024 uses 16-bit data for its internal registers, thus requiring two 8-bit transfers to write to one register. After 16 bits are transferred, the register address is automatically incremented, so that the next 16 bits are written to the next register address. The master stops writing by sending a start or stop bit.

A typical READ sequence is executed as follows. First the master sends the write mode slave address and 8-bit register address, just as in the write request. The master then sends a start bit and the read mode slave address. The master then clocks out the register data 8 bits at a time. The master sends an acknowledge bit after each 8-bit transfer. The register address is automatically incremented after every 16 bits is transferred. The data transfer is stopped when the master sends a no-acknowledge bit. The MT9V024 allows for 8-bit data transfers through the two-wire serial interface by writing (or reading) the most significant 8 bits to the register and then writing (or reading) the least significant 8 bits to byte-wise address register (0x0F0).

Bus Idle State

The bus is idle when both the data and clock lines are HIGH. Control of the bus is initi-ated with a start bit, and the bus is released with a stop bit. Only the master can generate the start and stop bits.

Data Bit Transfer

One data bit is transferred during each clock pulse. The two-wire serial interface clock pulse is provided by the master. The data must be stable during the HIGH period of the serial clock—it can only change when the two-wire serial interface clock is LOW. Data is transferred 8 bits at a time, followed by an acknowledge bit.

Table 6:

Slave Address Modes

{S_CTRL_ADR1, S_CTRL_ADR0}

Slave Address

Write/Read Mode

000x90Write 0x91Read 010x98Write 0x99Read 100xB0Write 0xB1Read 11

0xB8Write 0xB9

Read

Two-Wire Serial Interface Sample Read and Write Sequences

16-Bit Write Sequence

A typical write sequence for writing 16 bits to a register is shown in Figure9. A start bit

given by the master, followed by the write address, starts the sequence. The image sensor

then gives an acknowledge bit and expects the register address to come first, followed by

the 16-bit data. After each 8-bit the image sensor gives an acknowledge bit. All 16 bits

must be written before the register is updated. After 16 bits are transferred, the register

address is automatically incremented, so that the next 16 bits are written to the next

register. The master stops writing by sending a start or stop bit.

Figure 9: Timing Diagram Showing a Write to R0x09 with the Value 0x0284

16-Bit Read Sequence

A typical read sequence is shown in Figure10. First the master has to write the register

address, as in a write sequence. Then a start bit and the read address specifies that a read

is about to happen from the register. The master then clocks out the register data 8 bits

at a time. The master sends an acknowledge bit after each 8-bit transfer. The register

address is auto-incremented after every 16 bits is transferred. The data transfer is

stopped when the master sends a no-acknowledge bit.

Figure 10: Timing Diagram Showing a Read from R0x09; Returned Value 0x0284

8-Bit Write Sequence

To be able to write 1 byte at a time to the register a special register address is added. The

8-bit write is done by first writing the upper 8 bits to the desired register and then writing

the lower 8 bits to the Bytewise Address register (R0xF0). The register is not updated until

all 16 bits have been written. It is not possible to just update half of a register. In

Figure11, a typical sequence for 8-bit writing is shown. The second byte is written to the

Bytewise register (R0xF0).

Figure 11: Timing Diagram Showing a Bytewise Write to R0x09 with the Value 0x0284

8-Bit Read Sequence

To read one byte at a time the same special register address is used for the lower byte.

The upper 8 bits are read from the desired register. By following this with a read from the

bytewise address register (R0xF0) the lower 8 bits are accessed (Figure12). The master

sets the no-acknowledge bits shown.

Figure 12: Timing Diagram Showing a Bytewise Read from R0x09; Returned Value 0x0284

Register Lock

Included in the MT9V024 is a register lock (R0xFE) feature that can be used as a solution

to reduce the probability of an inadvertent noise-triggered two-wire serial interface

write to the sensor. All registers, or only the read mode registers–R0x0D and R0x0E, can

be locked. It is important to prevent an inadvertent two-wire serial interface write to the

read mode registers in automotive applications since this register controls the image

orientation and any unintended flip to an image can cause serious results.

At power-up, the register lock defaults to a value of 0xBEEF, which implies that all

registers are unlocked and any two-wire serial interface writes to the register gets

committed.

Lock All Registers

If a unique pattern (0xDEAD) to R0xFE is programmed, any subsequent two-wire serial

interface writes to registers (except R0xFE) are NOT committed. Alternatively, if the user

writes a 0xBEEF to the register lock register, all registers are unlocked and any

subsequent two-wire serial interface writes to the register are committed.

Lock Only Read Mode Registers (R0x0D and R0x0E)

If a unique pattern (0xDEAF) to R0xFE is programmed, any subsequent two-wire serial

interface writes to R0x0D or R0x0E are NOT committed. Alternatively, if the user writes a

0xBEEF to register lock register, registers R0x0D and R0x0E are unlocked and any

subsequent two-wire serial interface writes to these registers are committed.

智能车光电传感器和摄像头的选择

第15卷第4期2011年12月 扬州职业大学学报 Journal of Yangzhou Polytechnic College Vol.15No.4 Dec.2011智能车光电传感器和摄像头的选择 戚玉婕 (扬州职业大学,江苏扬州225009) 摘要:智能车设计综合了光学传感器、硬件电路和软件算法等多方面跨领域的知识技巧。本文针对黑白赛道智能车的赛道光学识别模块,系统地介绍了红外反射式光电传感器、激光传感器和可见光摄像头的实现原理及硬件电路;同时结合实际比较了其优缺点。 关键词:红外反射式传感器;激光传感器;摄像头;智能车设计 中图分类号:TP212文献标识码:A文章编号:1008-3693(2011)04-0023-04 Choice of Photoelectric Sensor and Camera in Intelligent Car QI Yu-jie (Yangzhou Polytechnic College,Yangzhou225009,China) Abstract:Intelligent car designing is a modern and effective way in science and technology teaching.It in-tegrates some interdisciplinary skills,such as design and choice of optical sensor,hardware circuit and algo-rithm.In view of the benefit of designing the optical recognition module,the working mechanism and hardware design of several optical system,including infrared photoelectric sensor,laser sensor and camera are intro-duced in this article.Furthermore,combined with practical experience in teaching,pros and cons of the three alternative sensors are discussed to help teaching activities in intelligence car designing. Key words:infrared photoelectric sensor;laser sensor;camera;intelligent car designing 智能车也称无人车,是一个集环境感知规划决策和多等级辅助驾驶等功能于一体的综合系统。1953年,世界上第一台无人驾驶牵引车诞生,这是一部采用埋线电磁感应方式跟踪路径的自动导向车。如今,随着传感技术的不断进步,无人驾驶车发展也越来越快。智能车的光学传感器模块起到了至关重要的作为。光学传感器将获得的道路信息、测速传感器将现行车速信息传递至系统,系统对获得的图像和数据信息进行分析处理,经过特定的控制算法计算得出最佳速度和舵机转角,这是智能车系统的基本工作原理。 传感器是智能车的“眼睛”,必须能够真实、快速地反馈赛道信息。光电传感器和摄像头是两种工业应用最广泛的光学传感器。光电传感器包括红外传感器、激光传感器等,广泛应用于无人生产线,自动巡逻等领域;摄像头则广泛应用于汽车安全的智能技术中,如视觉增强系统、前照灯自动调整系统、转向监视系统等。本文结合我校开展智能车设计的经验,介绍了智能车设计中用到的光电传感器和摄像头,并比较两者的性能差别。 1光电传感器智能车道路识别系统设计 光电传感器(反射式)的光源有很多种,常用的有红外发光二极管,普通发光二极管和激光二 收稿日期:2011-09-26 作者简介:戚玉婕(1985—),女,扬州职业大学电子工程系助教,硕士。

项目工程管理人员必须掌握的十二种基本知识体系

项目工程管理人员必须掌握的十二种基本知识体系 建筑工程项目管理已在我国推行20多年了,但总的来说项目管理思想已经被建筑行业所采纳。对建筑企业和项目经理们更应该清醒地认识到一点,建筑行业的项目经理(建造师)应该具备全面的知识结构才行。那么项目管理人才尤其是项目经理(建造师)应该具备哪些知识体系呢? 实际上PMP项目管理师要求掌握备九大知识体系,我认为应该根据建筑行业的特点应该掌握十二大知识体系,即范围管理、风险管理、沟通管理、技术管理、质量管理、安全环境管理、时间管理、成本管理、人力资源管理、采购管理、综合管理、文化建设。 在项目管理中要实现两大目标:一是业主的满意;二是企业利润最大化。这两个目标是统一的,不能对立对待,这两个目标的实现须通过项目经理(建造师)的认真组织、合理安排、科学管理。业主的满意是要求实际短工期、高质量、安全整洁和谐的施工现场;而承建单位的利润最大化是在项目建设过程中实现的。 一、范围管理:在建筑工程项目建设过程中为什么总有一些项目说不清呢? 这是范围管理所要界定问题。做过建设工程项目的人可能都会有这样的经历,在项目实施过程中,业主总是安排一些新的任务,就像一“无底洞”,而承建方总是认为这不是我们的工作,应该委托等。用户总是有新的需求要项目承建方来做,就像用户在“漫天要价”,而开发方在“就地还钱”。实际上,这里涉及到一个“范围管理”的概念。项目中哪些该做,哪些不该做,做到什么程度,都是由“范围管理”来决定的。那么,到底什么是“范围管理。 二、风险管理:项目风险引发的问题、成因及防范法宝是为完成某一独特的产品或服务所做的一次性努力。 项目的最终交付成果在项目开始时只是一个书面的规划,无论是项目的范

基于摄像头的自主循迹小车系统设计

基于摄像头的自主循迹小车系统设计

摘要 “飞思卡尔杯”全国大学生智能汽车邀请赛属教育部主办的全国五大竞赛之一,其专业知识涉及控制、模式识别、传感技术、汽车电子、电气、计算机、机械等诸多学科。根据大赛的技术要求,设计制作了智能车控制系统。在整个智能车控制系统中,如何准确地识别道路及实时地对智能车的速度和方向进行控制是整个控制系统的关键。 本文首先对智能车的硬件进行设计,达到了低重心、大前瞻、高稳定性的目标。其次对系统的软件部分进行设计,利用动态阈值法分割处理采集到的图像,得到赛道信息,从而得到智能车的偏航角和偏航距离。综合偏航角和偏航距离两个控制量对舵机进行控制,实现了入弯走内道,S弯直线冲过的目标,大大提高了智能车的弯道运行速度。用光电编码盘检测智能车的运行速度,再根据赛道信息给定智能车的运行速度,运用增量式PID算法调节驱动电机转速,实现了电机的快速响应。 整个系统涉及车模机械结构调整、传感器电路设计及信号处理、控制算法和策略优化等多个方面。经过大量测试,最终确定了现有的系统结构和各项控制参数。 关键字:智能车;图像传感器;阈值分割;路径识别;

Abstract Freescale Cup National Undergraduate Smart Car Competition is sponsored by the National Ministry of Education, one of the five contests, their professional knowledge related to control, pattern recognition, sensor technology, automotive electronics, electrical, computer, machinery and many other disciplines. According to the technical requirements of the contest, we design the intelligent vehicle control system. In the entire control system of the smart car, how to accurately identify the road and real-time control the speed and direction of the Smart Car is the key to the whole control system. This paper first introduces the hardware of the smart car, to achieve a low center of gravity, forward-looking, and high-stability target. The second part of the system is software design, the use of dynamic threshold segmentation algorithm to process images, get track information, yaw and the yaw angle. The steering gear is controlled by the yaw and the yaw angle, when through the turn, the smart car goes inside the road, and when through S bend, the smart car crossed as a goal line, greatly improving speed of the smart car. From the detection with encoder disk we get the speed of the smart car, and then from the track information, we set the expected speed of the smart car, the use of incremental PID algorithm for adjusting drive motor speed to achieve the rapid response to the motor. The entire system is involved in mechanical models of structural adjustment, the sensor circuit design and signal processing, control algorithms and strategies for optimizing many aspects, such as. After extensive testing, and ultimately determine the structure of the system and various control parameters. Keywords:smart car; image sensor; threshold segmentation; road identification

软件项目管理方案

软件项目管理方案 软件项目管理方案 一引言 1.编写目的 说明本项目规范流程化的管理方案,包括启动过程,计划过程,执行过程,控制过程,结束过程的科学管理控制。涵盖了项目管理的九大领域:整体管理,范围管理,时间管理,成本管理,质量管理,人力资源管理,沟通管理,风险管理,采购管理。 预期读者:项目经理、需求设计者、系统分析员和程序员 二项目管理过程 1.启动过程 分析人员必须以系统科学的方式进行项目需求分析,选择制定好的项目方案,进行严格筛选和可行性分析和研究等文 档。 2. 计划过程 在项目计划的过程中,要用计划应对变化,明确的预防措施和补救措施,制定项目标准和规章制度,要避免计划不现 实,不切实际,过于繁琐等可能造成计划无效和项目失控等因素。 1.项目经理根据需求分析做出项目成本预算,进度预算,定义项目质量标准,风险组织和项目综合计划书等,要求项目 控制和执行人员必须高度明确项目目标,确定项目范围,并以该目标与项目利益相关者(客户)取得一致意见; 2.与项目组织(开发团队)就这一目标进行给沟通交流,一起制定出实现该项目目标的各项具体计划和集成计划,并成功 的完成目标所应做的工作达成共识。 3. 定义明细的进度计划甘特图,任务分配矩阵,资源计划分配图; 4.把计划过程提交给公司领导,并作详细汇报;获得项目计划的批准。 3. 执行过程 1项目实施动员大会,发布项目信息; 2 分析和设计程序的模型,要求统一建模,统一规划模型,模型必须与现实情况紧密相连; 3 实时跟踪项目进展,实施阶段性评审,严格遵守项目开发准则(1分阶段的生命周期计划严格管理,2坚持进 行阶段评审,3实行严格的产品控制,4采纳现代成熟的程序设计技术,5结果应能清楚的审查,6开发小组的 人员应少而精,7承认不断改进软件工程实践的必要性); 4.控制过程 项目的控制和执行处在同一时间段,项目控制遵循以下几点: 1 客户需求控制 在项目的执行过程中,可能会出现客户需求的变动,尽量控制可能会出现的情况,和客户进行沟通,找到合 适的解决方案; 2 人员管理控制

飞思卡尔智能车摄像头组freescale程序代码

extern int left,w,top,h; extern HDC m_hdc; CBrush brush3(RGB(0,255,0)); CBrush brush4(RGB(255,0,0)); CBrush brush5(RGB(255,255,0)); #else #include #include "math.h" // #include "LQfun.h" #endif #ifdef ccd #define MAX_VIDEO_LINE 39 #define MAX_VIDEO_POINT 187 #else //#define MAX_VIDEO_LINE 26 // #define MAX_VIDEO_POINT 301 #define MAX_VIDEO_LINE 78 #define MAX_VIDEO_POINT 57 #endif extern unsigned char g_VideoImageDate[MAX_VIDEO_LINE][MAX_VIDEO_POINT]; #define INT8U unsigned char #define INT8S signed char #define INT16U unsigned int #define INT16S int #define INT32S int #define NO_DATA_180 254 //#define INT32U unsigned int unsigned char LIMIT=((MAX_VIDEO_POINT)/2); unsigned char MIDDLE[MAX_VIDEO_LINE]; #define MAX_BLACK_NUM 7 INT8S n;

项目管理九大模块,项目分析方法

项目管理九大模块 核心:1。成本管理 2。质量管理3。进度管理 其它:4。范围管理 5。风险管理 6。沟通管理 7。采购管理 8。团队与人力资源管理 9。整合(优化)管理 项目管理知识体系 综合管理范围管理时间管理 1.开发计划 1.启动 1.活动定义 2.执行计划 2.范围规划 2.活动排序 3.变更计划 3.细分子项目 3.具体时间估算 4.范围核实 4.进度编制 5.范围变更控制 5.进度控制 成本管理 1.资源规划质量管理人力资源管理 2.成本估算 1.质量规划 1.组织计划 3.成本预算 2.质量保证 2.人员组织 4.成本控制 3.质量控制 3.团队建设 沟通原理风险管理采购管理 1.沟通计划 1.风险识别 1.采购计划 2.信息交流 2.风险度量 2.征集采购申请 3.实施情况 3.风险应对 3.货源组织 4.行政总结 4.风险控制 4.合同管理 项目的特征 (1)一次性:这是项目最主要的特征,也是项目与其他重复性的操作和运行工作的基本区别。意思是,它常常没有完全可以照搬的先例,将来也不会再有完全相同的重复,并带有某种创新的性质。 (2)独特性:项目的过程总具有自身的独特性。不同项目之间的地点和时间、内部环境和外部环境、自然和社会条件都会有所差别;不同项目的产品和服务也总在不断地更新和完善。 (3)目标的确定性:项目一定有确定的终点。目标一般包括时间目标、成果型目标、约束性目标,以及其他需要满足的条件。

(4)组织的临时性和开放性:项目开始是要组建项目班子,项目结束时该项目班子要解散。 (5)成果的不可挽回性:由上述项目的一次性和独特性所决定,项目一般失败了,就永远失去了实施原项目的机会。因此项目必须确保成功。 图1-1 项目管理体系结构

基于STM32的智能小车摄像头循迹系统

分类号编号 烟台大学 毕业论文(设计) 基于STM32的智能小车 摄像头循迹系统 Intelligent Car Tracking System Based on STM 32 Camera 申请学位:工学学士 院系:光电信息科学技术学院 专业:电子信息工程 姓名:王坤 学号: 200813503229 指导老师:杨尚明(教授) 2012年5 月21 日 烟台大学EDA实验室

基于STM32的智能小车摄像头循迹系统 姓名:王坤 导师:杨尚明(教授) 2012年5 月21 日 烟台大学EDA实验室

烟台大学毕业论文(设计)任务书院(系):光电信息科学技术学院 姓名王坤学号200813503229 毕业届别2012 专业电子信息工程 毕业论文(设计) 基于STM32的智能小车摄像头循迹系统题目 指导教师杨尚明学历本科职称教授所学专业无线电技术 具体要求(主要内容、基本要求、主要参考资料等): 主要内容:设计一个抗干扰能力强的智能小车循迹系统。 基本要求:通过对本课程的设计,能够利用OV7670实现黑白线信息采集;并且能够达到一定的抗干扰效果;能够实现实时采集外界环境信息的效果。 主要参考资料: [1]陈启军.嵌入式系统及其应用:基于Cortex-M3内核和STM32F103系列微控制器的系统设计与开发. [M].北京: 同济大学出版社,2008. [2]谭浩强. C语言程序设计. [M].北京: 清华大学出版社,2010. [3]曾星星. 基于摄像头的路径识别智能车控制系统设计[J].湖北汽车工业学院学报, 2008(6): P76-80. 进度安排: 第一阶段:1~4周通过资料、网络、导师了解本设计所需要的知识、资料、相关软件及设计思路方案; 第二阶段:5~8周请教老师查阅资料按要求并由实际情况逐渐得出设计方案及方法;第三阶段:9~11周根据方案在老师的指导下完成相关的软硬件设计; 第四阶段:12~13周撰写论文(分初稿、定稿、审合、打印论文); 第五阶段:14周进行优化调试达到目标并进行论文答辩。 指导教师(签字): 年月日 院(系)意见: 教学院长(主任)(签字): 年月日 备注:

摄像头组-北京邮电大学-北邮摄像头一队-智能车技术报告-华北赛区

第八届“飞思卡尔”杯全国大学生 智能汽车竞赛 技术报告 学校:北京邮电大学 队伍名称:北邮摄像头一队 参赛队员:何映材 邬仲钧 刘涛 带队教师:高荔

技术报告和研究论文使用授权的说明 本人完全了解第八届“飞思卡尔”杯全国大学生智能汽车邀请赛关保留、使用技术报告和研究论文的规定,即:参赛作品著作权归参赛者本人,比赛组委会和飞思卡尔半导体公司可以在相关主页上收录并公开参赛作品的设计方案、技术报告以及参赛模型车的视频、图像资料,并将相关内容编纂收录在组委会出版论文集中。 参赛队员签名:何映材 邬仲钧 刘涛 带队教师签名: 日期:

目录 第一章设计概览 (4) 1 设计概述 (4) 1.1 整车设计思路 (4) 1.2 车模整体造型 (4) 图1.2车模整体造型 (5) 第二章硬件设计 (6) 2 硬件设计 (6) 2.1 机械结构 (6) 2.1.1舵机改装 (6) 2.1.2电池固定 (6) 2.1.3电机定位 (7) 2.1.4底盘固定 (7) 2.1.5差速调节 (7) 2.2 硬件电路 (7) 2.2.1电源设计 (7) 2.2.2电池电压检测模块 (8) 2.2.3驱动电路设计 (9) 2.3 摄像头选型 (9) 第三章系统软件设计 (10) 3 软件设计 (10) 3.1 程序整体设计 (10) 3.2 图像提取与处理 (11) 3.3 控制策略 (13) 3.3.1整体控制 (13) 3.3.2PID算法的引入与改进 (13) 3.3.3增量式or位置式 (15) 第四章调试工具 (16) 4 调试工具 (16) 第五章总结 (17) 5 总结 (17) 第六章车模参数 (18) 6 车模规格 (18) 参考文献 (18) 附录 (19)

【项目管理知识】项目和项目群管理解析

项目和项目群管理解析 项目是一项临时的、独特的和渐进明细的工作。 因此,项目管理是一门学科,包括特殊的知识体系牙口一套专门的研究工具。在本章中,我们解释项目管理怎样不同于过程管理和例外管理,介绍九大知识模块,强调综合和管理期望的重要性。并总括管理的五大职能。 项目成功并不是一种“偶然”,它来自人们使用的注重实际的工具,这些工具适合特殊种类的项目和受过训练的组织环境。要理解什么促使项目管理“成功”,我们需要从它的基础个体,即项目着手。本章中,我们将解释什么是项目和什么不是项目,并描述项目管理这一门学科的基础。 项目是一种工作 理解什么是项目是非常重要的,这样项目经理和项目团队才能选择适当约项目管理工具。本节给出了项目的基本定义。 首先,让我们检查任何一种工作活动的一些特征,也包括项目活动。因比,所有的工作(包括项目在内)都具有如下要素。 使用资源。对于这个定义来说,资源包括人、资金、装备、想法等。不论组织是精炼石油、建造建筑物、编制电脑程序、完成管理咨询任务、给人造卫星设计一份说明、开发新产品和服务,或者如外科手术般的摘除癌症肿瘤,管理者都要对资源的高效应用负责。 要求或者需要。客户以及他们为产品和服务花费较少资金的意愿,是任何组织生存的源泉,政府、商业或者慈善团体也是如此。成功的组织要注意,客户需要交付体现客户价值的产品和服务。 具有目标。一般地,管理就是建立目标并组织资源达到目标的过程。

这三个因素描述了项目,但是不足以区分项目和非项目。一般公认的项目的定义是:项目是一项临时性的工作投入,产生一的工作结果。让我们看看项目区别于和其他工作的三个特征。 项目具有临时性。临时性意味着项目有开始和结束。当发起人组织批准项目时项目开始,项目符合要求时项目结束。所有良好管理的项目必定走向结束!例如,建造主要的市区旅馆的项目需要1―2年的时间,但是项目终要完成这项工作。 项目具有独特性。独特性意味着项目创造的工作产品或者过程是新颖的、不同的。尽管二次编写账目可付系统协同软件项目与此项目次相类似,但是它们仍然存在一些不同之处,可能某些与报告的形式一样简单。相同的是“挖两条沟”(目的或者地形可能不同)或者组织两次大会(地点或者程序可能不同)等。例如,虽然旅馆可能有类似的设计(“足迹”),但是每个旅馆包含于建筑中的人和材料是不同的。 项目是渐进明细的。这意味着项目进行的步骤或者阶段。大多数良好管理的项目都使用阶段方法,按照项目的控制需要定义项目阶段。例如,真正的地产开发者经常投机地获得土地,然后使之成为整体,按照当地市场的需要建造旅馆、餐厅和大会中心。在第5章和其后的章节中,我们将更多地描述项目生命期阶段。 现在,让我们来了解典型的组织如何使用这个作为临时的、独特的、渐进明细的项目定义去识别工作活动,而这些工作活动会从项目管理工具中得到的利益。图1-1说明了可能发生在组织中的三种类型的工作。列和第三列简单易懂,定义了什么是项目和什么不是项目。让我们看这列标题――可能是项目”。“可能”这列在抱怨项目管理方面是很重要的,项目管理是官僚的,包括很多会议。差别在于需要越过分界面管理和处理复杂的事物。

智能车摄像头图像畸变矫正的研究

智能车摄像头图像畸变矫正的研究 甄红涛;齐晓慧;白勇博 【期刊名称】《信息技术》 【年(卷),期】2011(035)001 【摘要】The geometric model of smart car camera is built, and the truth of image distortion is discussed. Against the longitudinal distortion and transversal distortion, non-uniform lines collection and linear compensating are proposed, and the conversion of coordinates formula is deduced. The experiment result shows that this image rectifying method is efficient and can supply accurate image information to extract routing parameter for smart car. For the simple theory, high adaptability and ideal effect of this method, it has high-use value on engineering implementation.%建立了智能车摄像头成像的几何模型,并对图像畸变原理进行了分析,针对图像的纵向畸变和横向畸变分别提出了非均匀行采集和线性补偿的矫正方法,并推导出了坐标变换公式.实验证明,这种方法能够对摄像头图像进行有效矫正,为智能车导航路径参数的提取提供了准确的图像信息.该方法原理简单,适应性强,效果理想,在工程上具有较高的实用价值. 【总页数】4页(52-55) 【关键词】智能车;图像矫正;非均匀行采集 【作者】甄红涛;齐晓慧;白勇博 【作者单位】军械工程学院光学与电子工程系,石家庄,050003;军械工程学院光学与电子工程系,石家庄,050003;军械工程学院光学与电子工程系,石家

九大模块运作明细

九大模块运作明细 一、业务咨询 (一)流程 1、事务所执业机构 (1)注册:根据事务所的业务范围,税务、会计、评估、工程造价进行智能事务所注册,每个业务范围只能经营咨询承接该营业执照范围内的业务。根据要求完善注册相关信息。 (2)空间搭建:打造线上事务所虚拟办公空间,设计自己不同风格的办公场景,从门头,到内部装修,到事务所介绍、服务内容、经典案例等,更好的让企业了解事务所,从而选择与事务所进行洽谈,这是事务所的门面,注册成功后会跳转到个人用户中心界面,在我的事务所中去进行相关搭建,如有多个资质可空间页面一样而介绍分为不同。 (3)资料完善:在空间中将事务所资料填写的越完善,企业才会更了解事务所,减少了企业与事务所沟通过程中,事务所在更多的介绍自己的优势、专业度,在虚拟空间,资料的完善是至关重要的,这是事务所的内涵。 2、企业 (1)注册:企业财务人员在平台上进行注册,注册后才可以进行相关平台运作。(2)找事务所:企业根据自己的业务需求,对应选择四大业务,选择后会出现每个业务所对应的智能事务所,可看到事务所名称、等级。 3、智能事务所排名 (1)地区服务中心事务所:在对应本所业务经营范围内,平台排名第一。(2)其他智能事务所:前期根据注册时间进行顺序排名,之后根据企业对事务所的评价进行排名。 4、业务咨询 (1)企业在平台上选择智能事务所,然后根据自己所要做的业务,点击我要咨询,进行线上沟通,了解服务内容,了解业务价格,可根据情况选择两到三家智能事务所进行咨询,确定业务的服务内容与流程,了解业务的最终价格,以便发布后找一个性价比最高的事务所进行业务开展。 (2)智能事务所在线及时解答企业所提问题,了解业务概况,了解相关业务需求,给出最专业的服务标准,最合理的服务价格。如一个智能事务所有多个资质,可在四大页面中分别显示,但排名则根据每个业务企业对其评价进行不同顺序排名。 5、发布业务 企业在咨询事务所后,了解业务流程、服务内容及业务市场价格,在平台上发布本企业业务需求,并发布业务服务价格,发布后的业务,会在业务交易页面中对应业务类型显示,企业发布业务,根据业务选择三级分类(将四大项业务按照三级分类进行检索录入<三级分类见附表>),填写需求,需求价格,业务发布周期、推荐人账号(选填)、确认电子合同、发布业务,业务发布根据业务紧急情况可选择置顶,首页面显示。 (二)智能事务所用户中心内容及所需完善资料 1、平台注册(在业务咨询与业务交易中可注册) (1)手机号 (2)密码

智能车模拟摄像头图像采集方法详解

本帖最后由 superyongzhe 于 2009-11-16 23:24 编辑 我想大家肯定还遇到一个问题,那就是如何知道自己采集的图像是否正确呢?可以使用串 口,大家把我那个程序里面的printp.c 复制到你的工程里,再把includes.h里面的声明添加到你的程序里,在串口初始化程序里 设置好波特率(如何设置可参考《单片 机嵌入式在线开发方法》一书中的相关内容,也可以看芯片资料)。上位机可以使用“串口 助手就可以了”,很简单的。如果大 家还有什么问题就赶快提出来把,我尽量给大家解决,因为这里面前车的东西比较繁杂,我 一下说不清楚。最好有个电视机,能 够看到摄像头摄在那里,这样会更容易校对 近几天看到论坛里有很多网友遇到CCD图像采集的麻烦,我在最开始的时候也为这个烦恼过,由于本人比较菜,在度过大概半个月的绝望日夜后,在刚准备放弃时突然发现我已经采集到正确的图像了。特再次分享,希望能解决大家当前遇到的麻烦。 在采集图像之前,我们首先要知道摄像头输出信号的特性。目前的模拟摄像头一般都是PAL制式的,输出的信号由复合同步信号,复合消隐信号和视频信号。其中的视频信号才是真正的图像信号,对于黑白摄像头,图像越黑,电压越低,图像越白,电压越高。而复合同步信号是控制电视机的电子枪对电子的偏转的,复合消隐信号是在图像换行和换场时电子枪回扫时不发射电子。由于人眼看到的图像大于等于24Hz时人才不会觉得图像闪烁,所以PAL 制式输出的图像是25Hz,即每秒钟有25幅画面,说的专业点就是每秒25帧,其中每一帧有625行。但由于在早期电子技术还不发达时,电源不稳定,容易对电视信号进行干扰,而交流电源是50Hz所以,为了和电网兼容,同时由于25Hz时图像不稳定,所以后来工程师们把一副图像分成两场显示,对于一幅画面,一共有625行,但是电子枪先扫描奇数场1,3,5.....,然后再扫描2,4,6.....,所以这样的话,一副图像就变成了隔行扫描,每秒钟就有50场了。其中具体的细节请参考这个网站 电视原理与系统 /zjx/zjx09/zjx090000.htm 只用看前面的黑白全电视信号和PAL制式就可以了(当然如果感兴趣可以全部看完)。 通过上面的内容如果你对PAL制式信号了然于心,那么就可以开始图像的采集了,PAL 输出的信号有复合同步信号,复合消隐信号和视频信号。那么我们首先就是要从这三种信号中分理出复合同步信号,复合消隐信号和视频信号,以便我们对AD采样到的值进行存储,

项目管理9大知识体系

项目管理九大知识体系 范围管理:项目为何总是做不完?范围管理要界定 做过项目的人可能都会有这样的经历:一个项目做了很久,感觉总是做不完,就像一个“无底洞”。用户总是有新的需求要项目开发方来做,就像用户在“漫天要价”,而开发方在“就地还钱”。实际上,这里涉及到一个“范围管理”的概念。项目中哪些该做,哪些不该做,做到什么程度,都是由“范围管理”来决定的。那么,到底什么是“范围管理”,请跟我们一块来揭开谜底…… 风险管理:项目风险引发的问题、成因及防范法宝 项目是为完成某一独特的产品或服务所做的一次性努力。项目的最终交付成果在项目开始时只是一个书面的规划,无论是项目的范围、时间还是费用都无法完全确定。同时,项目创造产品或服务是一个渐近明细的过程,这就意味着项目开始时有很多的不确定性。这种不确定性就是项目的风险所在…… 沟通管理:做好项目沟通计划“灵犀”才能“点通” 回想一下你所经历的项目,有没有出现过以下这样的情况:客户在检查项目阶段成果时,指出曾经要求的某个产品特性没有包含在其中,并且抱怨说早就以口头的方式反映给了项目组的成员,糟糕的是作为项目经理的你却一无所知,而那位成员解释说把这点忘记了;或者,你手下的程序员在设计评审时描述了他所负责的模块架构,然而软件开发出来后,你发现这和你所理解的结构大相径庭…… 可能你遇到的情况比上面谈到的还要复杂。问题到底出在哪儿呢? 质量管理:如何做好软家工程质量管理? 提起如今的IT项目,软件工程倍受关注。而软件的质量更是众人关注的焦点,因为目前还没有一套完善的评估标准。甚至有人提出,现在的软件开发根本提不上是“工程”,因为它太稚嫩了,还没有一套成熟的标准来比照;因而软件项目极易出现失败或失误。大量实践证明,软件工程项目的成败,通常是因为管理问题(协同工作的能力),而不是技术上的问题。要想做一盘“完美”的软件大餐,质量管理的作用是不言而喻的…… 时间管理:磨刀不误砍柴功如何避免工期拖延? “按时、保质地完成项目”大概是每一位项目经理最希望做到的。但工期托延的情况却时常发生。因而合理地安排项目时间是项目管理中一项关键内容,它的目的是保证按时完成项目、合理分配资源、发挥最佳工作效率。它的主要工作包括定义项目活动、任务、活动排序、每项活动的合理工期估算、制定项目完整的进度计划、资源共享分配、监控项目进度等内容……

ICT项目全过程管理体系框架构建

精心整理 2019年9月 ICT 项目全过程管理体系框架构建 项目管理就是指把各种系统、方法和人员结合在一起,在规定的时间、预算和质量目标范围内完成项目的各项工作,有效的项目管理是指在规定用来实现具体目标和指标的时间内,对组织机构资源进行计划、引导和控制工作。 ICT ICT ICT 项目组织体系、建立IPMS 信息系统等方面进行针对性地增强。 参考PMI 的知识领域口1,结合ICT 项目的特征以及现阶段ICT 项目管理中存在的问题,设计了ICT 项目全过程管理体系框架结构,如图2-1所示。 图 ICT 项目全过程管理体系框架 ICT 项目全过程理论体系各子模块内容说明:

精心整理 2019年9月 (1)ICT 项目过程管理: 本模块研究ICT 项目的过程定义和分析,将ICT 项目过程分为为“启动、计划、执行、收尾”四个阶段,分析了四个阶段的主要工作和任务,并重点研究了各阶段的关键点。 (2)ICT 项目组织体系建设:本模块研究如何为ICT 项目组建合适的项目组织结构。由于运营商以往沿用传统业务的项目组织模式来管理项目,导致项目成功率及客户满意度低,是当前管理体系中最为薄弱之处。本模块内容包括组建合适的ICT 化系统 ICT 规范、计划、工具来进行各阶段的管理,并通过信息系统实现整个管理的过程。而ICT 项目过程管理模块是项目团队在管理过程中的方法和工具。ICT 项目信息管理模块是项目成员在具体工作中的文档依据以及各阶段的可交付成果。 建立并实施ICT 项目经理负责制 项目管理的主要原理之一是把一个时间有限和预算有限的事业委托给一个人,即项目经理。项目经理在项目管理中起着非常重要的作用。

项目管理九大模块_项目分析方法

项目管理九大模块 核心:。进度管理3 1。成本管理 2。质量管理 其它:4。范围管理 5。风险管理 6。沟通管理 7。采购管理 8。团队与人力资源管理 9。整合(优化)管理 形成项目组--PO、准证、场勘、设计、评审、施工、验收、回款 项目组功能划分:采购物流组、仓库与后勤管理组、交付管理组、设计评审和质量管理组、设计组、施工单位 没有好与不好,只有适合与不适合 项目进度计划:立项、移交、计划、设计、实施、初验、结算、试运行、终验、决算、归档、关闭。 项目管理知识体系 综合管理范围管理时间管理 1.开发计划 1.启动 1.活动定义 2.执行计划 2.范围规划 2.活动排序 3.变更计划 3.细分子项目 3.具体时间估算 4.范围核实 4.进度编制 5.范围变更控制 5.进度控制 成本管理 1.资源规划质量管理人力资源管理 2.成本估算 1.质量规划 1.组织计划 3.成本预算 2.质量保证 2.人员组织 4.成本控制 3.质量控制 3.团队建设

沟通原理风险管理采购管理 1.沟通计划 1.风险识别 1.采购计划 2.信息交流 2.风险度量 2.征集采购申请 3.实施情况 3.风险应对 3.货源组织 4.行政总结 4.风险控制 4.合同管理 项目的特征 项目管理 项目时间管理项目范围管理项目综合管理 1 制定项目章程活动定义11范围规划22范围定义活动排序 2 执行项目初步范围说明书3制定项目管理计划3活动资源估算制定工作分解结构3 4 指导与管理项目执行4范围核实4活动持续时间估计55范围控制监控项目工作5制定进度表66进度控制整体变更控制7 项目收尾 项目费用成本管理项目质量管理项目人力资源管理 1人力资源规划项目质量规划费用估算1 12项目团队组建2实施质量保证2费用预算 3 项目团队建设3费用控制3实施质量控制4项目团队管理 项目沟通管理项目风险管理项目采购管理 1沟通规划1采购规划1风险管理规划2信息分发22风险识别发包规划3定性风险分析3 绩效报告供应商选择344 4定量风险分析询价利害关系者管理5风险应对规划5 合同管理风险监控合同收尾66 (1)一次性:这是项目最主要的特征,也是项目与其他重复性的操作和运行工作的基本区别。意思是,它常常没有完全可以照搬的先例,将来也不会再有完全相同的重复,并带有某种创新的性质。 (2)独特性:项目的过程总具有自身的独特性。不同项目之间的地点和时间、内部环境和外部环境、自然和社会条件都会有所差别;不同项目的产品和服务也总在不断地更新和完善。

ICT规划项目全过程管理方案计划体系框架构建

ICT项目全过程管理体系框架构建 项目管理就是指把各种系统、方法和人员结合在一起,在规定的时间、预算和质量目标范围内完成项目的各项工作,有效的项目管理是指在规定用来实现具体目标和指标的时间内,对组织机构资源进行计划、引导和控制工作。 全过程管理的核心在于明确各阶段的工作内容、责任主体、完成时限,确保对项目投资、质量和进度的有效控制,满足内控和精细化管理的工作要求,达到客户满意度持续改善的目的。从而从项目启动、计划、执行到项目收尾,形成全过程的闭环管理过程。 ICT项目全过程管理体系的构建思路如下: (1)以PMI九大知识领域为理论指导:ICT全过程项目理论体系是项目管理理论体系的子集。PMI中的项目整合管理、风险管理、范围管理、进度管理、成本管理、质量管理、人力管理、沟通管理,风险管理、采购管理九大模块适用于并指导ICT的项目管理过程。 (2)进行专业性延伸:ICT项目具有周期长、规模大、专业和技术性强、客户需求个性化强等特征,因此需要加强整个过程的管理,对项目进行严格地生命周期分析,把握各阶段的关键点。ICT全过程理论体系在加强ICT项目过程管理、加强ICT项目信息管理、建立信息化系统支撑等方面进行专业性地延伸。 (3)进行针对性增强:ICT全过程理论体系通过PMI的知识领域指导,在建立ICT项目组织体系、建立IPMS信息系统等方面进行针对性地增强。

参考PMI的知识领域口1,结合ICT项目的特征以及现阶段ICT 项目管理中存在的问题,设计了ICT项目全过程管理体系框架结构,如图2-1所示。 图 ICT项目全过程管理体系框架 ICT项目全过程理论体系各子模块内容说明: (1)ICT项目过程管理:本模块研究ICT项目的过程定义和分析,将ICT项目过程分为为“启动、计划、执行、收尾”四个阶段,分析了四个阶段的主要工作和任务,并重点研究了各阶段的关键点。 (2)ICT项目组织体系建设:本模块研究如何为ICT项目组建合适的项目组织结构。由于运营商以往沿用传统业务的项目组织模式来管理项目,导致项目成功率及客户满意度低,是当前管理体系中最为薄弱之处。本模块内容包括组建合适的ICT项目组织结构、建立ICT 项目经理管理制、分析ICT项目团队工作耍点等。

飞思卡尔智能车竞赛摄像头组——技术报告 精品

"飞思卡尔"杯全国大学生智能汽车竞赛 技术报告

关于技术报告和研究论文使用授权的说明 本人完全了解第八届"飞思卡尔"杯全国大学生智能汽车竞赛关保留、使用技术报告和研究论文的规定,即:参赛作品著作权归参赛者本人,比赛组委会和飞思卡尔半导体公司可以在相关主页上收录并公开参赛作品的设计方案、技术报告以及参赛模型车的视频、图像资料,并将相关内容编纂收录在组委会出版论文集中。 参赛队员签名:孟泽民 章志诚 徐晋鸿 带队教师签名:陈朋 朱威 日期:2013.8.15

摘要 本文设计的智能车系统以MK60N512ZVLQ10微控制器为核心控制单元,通过Ov7620数字摄像头检测赛道信息,使用K60的DMA模块采集图像,采用动态阈值算法对图像进行二值化,提取黑色引导线,用于赛道识别;通过编码器检测模型车的实时速度,使用PID 控制算法调节驱动电机的转速和转向舵机的角度,实现了对模型车运动速度和运动方向的闭环控制。为了提高模型车的速度并让其更稳定,我们使用自主编写的Labview上位机、SD卡模块、无线模块等调试工具,进行了大量硬件与软件测试。实验结果表明,该系统设计方案可行。 关键词:MK60N512VMD100,Ov7620,DMA,PID,Labview,SD卡

Abstract In this paper we will design a smart car system based on MK60N512ZVLQ10 as the micro-controller unit. We use a Ov7620 digital image camera to obtain lane image information. The MCU gets the image by its DMA module. Then convert the original image into the binary image by using dynamic threshold algorithm in order to extract black guide line for track identification. An inferred sensor is used to measure the car`s moving speed. We use PID control method to adjust the rotate speed of driving electromotor and direction of steering electromotor,to achieve the closed-loop control for the speed and direction. To increase the speed of the car and make it more reliable,a great number of the hardware and software tests are carried on and the advantages and disadvantages of the different schemes are compared by using the Labview simulation platform designed by ourselves,the SD card module and the wireless module. The results indicate that our design scheme of the smart car system is feasible. Keywords: MK60N512VMD100,DMA,Ov7620,PID,Labview,SD card

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