第十一章掺杂
概述
导电区和N-P结是晶圆内部或表面形成的半导体器件的基本组成部分。他们是通过扩散或离子注入技术在晶圆中形成的。本章将具体介绍N-P结的定义，扩散与离子注入的原理及工艺。
目的
完成本章后您将能够：
1.定义P-N结。
2.画出完整的扩散工艺流程图。
3.描述淀积步骤与推进步骤的不同。
4.列举三种类型的淀积源。
5.画出淀积和推进工艺的典型杂质浓度与深度位置的关系曲线。
6.列举离子注入机的主要部件。
7.描述离子注入的原理。
8.比较扩散与离子注入工艺的优势劣势。
结的定义
使晶体管和二极管工作的结构就是N-P结。结（junction）就是富含带负电的电子的区域（N 型区）与富含空穴的区域（P型区）的分界处。结的具体位置就是电子浓度与空穴浓度相同的地方。这个概念在扩散结的形成章节中已作过解释。
在半导体表面形成结的通常做法是热扩散（diffusion）或离子注入（ion implantation）。
掺杂区的形成
扩散的概念
扩散掺杂工艺的发展是半导体生产的一大进步。扩散，一种材料通过另一种材料的运动，是一种自然的化学过程，在现实生活中有很多例子。扩散的发生需要两个必要的条件。第一，一种材料的浓度必需高于另外一种。第二，系统内部必须有足够的能量使高浓度的材料进入或通过另一种材料。扩散的原理被用来将N-型或P-型杂质引进到半导体表层深部。然而，小尺寸器件的要求使业界转而采用离子注入作为主要的掺杂技术。但是，一旦杂质进入晶圆的表面，后续的高温过程都会使它继续移动。扩散定律决定了后续的移动。
气相扩散的一个例子就是常见的充压的喷雾罐（图11.1），比如房间除臭剂。按下喷嘴时，带有压力的物质离开罐子进入到附近的空气中。此后，扩散过程使得气体移动分布到整个房间。这种移动在喷嘴被按开时开始，并且在喷嘴关闭后还会继续。只要前
面的喷雾引入的浓度高于空气中的浓度，这种扩散过程就会一直继续。随着物质远离喷雾罐，物质的浓度会逐渐降低。这是扩散过程的一个特性。扩散会一直继续，直到整个房间的浓度均一为止。
图11.1 扩散的实例
一滴墨水滴入一杯水中时，展现的就是液态扩散的例子。墨水的浓度高于周边水的浓度，于是立即向杯中的水中扩散。扩散过程会一直继续直到整杯水有相同的颜色为止。这个例子还可以用来说明能量对扩散过程的影响。如果杯中的水被加热（给予水更多的能量），墨水会更快地扩散到杯中。当掺杂过的晶圆暴露接触一定浓度的相反类型的杂质原子时，会发生相同的扩散现象。
掺杂区和结的扩散形成
扩散工艺掺杂后的晶圆中杂质的检查，显示了掺杂区和结的形成。初始时的情况显示在图11.2中。显示的晶圆来自P-型晶体。图中的“+”符号代表单晶生长过程中引进的P 型杂质。它们均匀地分布在整片晶圆中。
晶圆经过热氧化及图形工艺后，氧化层的上面会留出个空洞。扩散炉管里，晶圆在高温条件下暴露于一定浓度的N-型杂质中（图11.3中的“-”符号）。N-型杂质透过氧化层上的空洞扩散到晶圆内部。
对晶圆不同深度处发生变化的检查，显示了掺杂在晶圆内部引起的变化。扩散炉管中的条件设置使得扩散到晶圆内部的N-型杂质原子数量高于第一层中P-型原子的数量。在此演示中，N-型原子比P-型原子多七个，从而使其成为N-型导电层。
扩散过程随着N-型原子从第一层向第二层的扩散而继续（图11.4）。同样，第二层中N-型杂质的数量高于P-型，使第二层转变为N-型。表（表11.5）中显示的是每一层中N-型与P-型原子的计数。这个过程会继续到晶圆深部。
图11.2 用于扩散的P-型晶圆
图11.3 扩散工艺的开始
图11.4 扩散后的晶圆切面图
N-P结
在第四层，N-型与P-型原子的数量恰好完全相同。这一层就是N-P结的所在。N-P结（N-P junction）的定义就是指N-型与P-型杂质原子数量相同的地方。注意在结的下方的第五层，只有3个N-型的院子，不足以将该层改变为N-型。
图11.5杂质数量与层导电类型
N-P结的定义指出掺杂区中，N-型原子的浓度较高。P-N结意味着掺杂区域中P-型杂质的浓度较高。电流通过半导体结的特征行为造成单个半导体器件的特殊性能表现，这是14章的讨论内容。本章的重点放在晶圆掺杂区的形成与特征上。
固态扩散的目的
扩散工艺的目的有三个：
1.在晶圆表面产生具体掺杂原子数量（浓度）
2.在晶圆表面下的特定位置处形成N-P (或 P-N) 结
3.在晶圆表面层形成特定的掺杂原子（浓度）分布
横向扩散
图11.4中的扩散掺杂工艺显示外来杂质原子竖直进入晶圆。实际上，杂质原子朝向各个方向运动。精确的剖面图（图11.6）会显示一部分原子进行了横向的运动，在氧化隔离层下面形成了结。这种运动被称为横向（lateral）或侧向（side）扩散。横向或侧向扩散量约为纵向扩散结深的85%。不论扩散或离子注入，都会发生横向扩散现象。横向扩散对电路的密度的影响在离子注入的介绍部分进行讨论。
图11.6侧向扩散的N-型杂质。
同型掺杂
一些器件需要同型的掺杂，所掺杂质与原有杂质相同类型。换言之，在N-型晶圆中掺入N-型杂质或在P-型晶圆中掺入P-型杂质。（图 11.7）此种情况下，加入的杂质原子仅仅在限定区域中提高了杂质原子的浓度。不会形成结。
结的图形显示
在半导体器件的剖面图中，N-P结被简单地显示为器件内部的区域。没有图型代表N-型或P-型区域。剖面图仅仅显示掺杂区域和结的相对位置。这种类型的图基本不提供杂质原子浓度的信息而仅仅估计区域的实际尺寸。在图中，20毫米厚晶圆上的2微米深的结，当晶圆厚度按比例变为8英尺时，结深变为仅仅0.4英寸。
浓度随深度变化曲线
另外一种显示掺杂区域的两维图形是浓度随深度变化曲线。这种图形的纵坐标为杂质的浓度而横坐标为距晶圆表面的深度。图11.9给出了这种图形的一个例子。这个图例中所用的数据来自图11.5所示的掺杂示例。首先，画出了P-型掺杂的浓度。示例中，纵
深方向的五个层中都刚好有5个P-型杂质原子（图11.9b）。其次，N-型杂质的原子数量也被标示出了。由于原子的数量随着深度的增加而减少，所画线向右下放倾斜。在第四层，N-型与P-型杂质数量相当，两线交合。这是图形方式显示结的位置。
图11.7 P-型晶圆中的P-型掺杂
图11.8 扩散结的剖面图
图11.9 浓度随深度的曲线。（a）轴； (b) P-型掺杂；（c）N-型与P-型掺杂
对于实际的工艺而言，外来掺杂的浓度随深度的纵剖面图不是一条直线。它们是曲线。曲线的形状是由掺杂的技术决定的。曲线的实际形状在淀积和推进的章节中介绍。
在某些器件中，同一区域中会有第三种掺杂，如图11.10A所示。该图显示了剖面图及浓度-深度曲线。当掺杂的类型发生变化时，两种不同的结就形成了。
扩散工艺的步骤
在半导体晶圆中应用固态扩散工艺（solid－state diffusion）形成结需要两步。第一步称为淀积（deposition），第二步称为推进氧化（drive-in oxidation）。两部都是在水平或垂直的炉管中进行。所用设备与第七章中所描述的氧化设备相同。
淀积
扩散工艺的第一步称为淀积；也被称为预淀积（predeposition，dep, predep）。这一步在炉管中进行，晶圆位于炉管的恒温区中。掺杂源位于杂质源箱中，他们的蒸汽以所需的浓度被送到炉管中。（图11.11）。
炉管中，杂质原子如“掺杂区域的形成”P321所揭示的那样，进一步扩散到晶圆裸露的表面区域中。在晶圆内部，掺杂原子以两种不同的机制运动。空位模式中（图11.12a）掺杂原子通过占据晶格空位来运动。第二种(图11.12b)模式依赖于杂质的间隙运动。1这种模式中，掺杂原子在晶格间运动，即间隙位置。
图11.10 掺杂与分布。N-型源漏的掺杂与再氧化。
图11.11 淀积
图11.12扩散模式。（a）空位模式; (b) 间隙模式
淀积工艺受几个因素控制约束。其一，是特定的杂质的扩散率（diffusivity）。扩散率计量的是杂质在特定晶圆材质中的运动速率。扩散率越高，杂质在晶圆中的穿越越快。扩散率随温度的上升而变大。
另外一个因素是杂质在晶圆材质中的最大固溶度。最大固溶度是特定杂质在晶圆中所能达到的最高浓度。相似的例子是咖啡中糖的最大溶解度。咖啡只能溶解一定量的糖，而后便会在杯底凝结为固态糖。最大固溶度随温度的升高而升高。
半导体淀积是在炉管中的杂质浓度超过其在晶圆材质中的最大固溶度（maximum solid solubility）的条件下进行的。这种情形下，通过去除杂质浓度变化对掺杂的影响而加大了对淀积工艺的控制。进入晶圆表面的杂质数量仅仅与温度有关，掺杂在所谓的固溶度容许条件下进行。硅中不同杂质的固溶度如图11.13所示。
晶圆中不同层面杂质原子浓度是影响结二极管和晶体管性能的重要因素。图11.14显示了淀积后杂质浓度随深度变化的关系曲线。曲线的形状是特定的，这就是数学中所称的误差函数（error function）。影响器件性能的一个重要参数就是晶圆表面的杂质浓度。这被称为表面浓度（surface concentration），是误差函数曲线与纵轴相交处的值。另外一个淀积参数就是扩散到晶圆内部的全部杂质原子数量。这个数量随淀积的时间而增加。计算上，原子的数量(Q)由误差函数曲线下方的面积代表。
淀积步骤
淀积分为四步，它们是
1.预清洗与刻蚀
2.炉管淀积
3.去釉
4.评估
图11.13 硅种杂质的固溶度
图11.14 三中不同淀积时间的典型淀积杂质分布（误差函数）图
预清洗与刻蚀。淀积前的晶圆要先经过预清洗工艺去除微粒与沾污。所用化学品及工艺与氧化前的清洗相同。预清洗后，晶圆由HF或HF与水的溶液进行化学刻蚀，以去除晶圆暴露表面上可能长出的氧化物。晶圆暴露在空气中或化学预清洗都可能形成晶圆表面的氧化物。氧化物的去除对于杂质能无阻止地进入晶圆表面是必需的。刻蚀时间与浓度必须很好地平衡，以避免掩膜氧化层被去除或变得过薄。
淀积。淀积工艺象氧化工艺一样，最少需要三个循环。第一个循环是上料循环，此过程在氮气环境中进行。第二个循环使是积掺杂循环。第三个循环时下料循环，此过程也是在氮气环境中进行。
晶圆在舟上以合适的角度放置（图11.15）或与炉管的轴向平行。适宜角度放置可以达到最大的放置密度，但由于晶圆阻碍气体流动，可能导致均匀度问题。对于均一掺杂，气体在各晶圆间必须混合均匀。平行的放置方式由于气体能无阻碍的在晶圆间流动，从而提供均匀性上的优势，缺点是上料密度低。两种放置方式中，都用假片放置在舟的前后端，以保证中间器件晶圆的均匀掺杂。
图11.15 舟的上料模式（ａ）平行模式（ｂ）垂直模式
去釉。淀积循环中，暴露的晶圆表面会形成一薄层氧化物。这一氧化物薄层被掺杂，在后续的推进工序中会起到我们不想要的杂质源的作用。同时，淀积产生的氧化物可能无法刻蚀掉，在后续的掩膜工艺中导致刻蚀不完全。此氧化物薄膜通过在稀释的HF溶剂中浸泡、水冲和干燥步骤去除。
评估。测试陪片同器件晶圆一起被加到舟上，进入到淀积炉管中。淀积陪片上没有图形，同时具有与掺杂物相反的导电类型。他们被放在淀积舟的不同位置上，对整批晶圆的淀积分布进行采样。去釉后，对陪片进行评估。主要的在线测试应用四探针测试仪进行方块电阻测试或采用无接触的测试设备。方块电阻的概念和测试技术在第14章中进
行介绍。淀积后的结深非常浅，通常不在此时对其进行测试。
对工艺和炉管清洁度的合格确认，是通过对陪片进行氧化与电容-电压测试（C-V）以监测可移动离子沾污来进行的（第14章）。器件晶圆会在高亮度紫外灯或显微镜下进行100%或采样表面污染监测。
扩散源
淀积依赖于待掺杂物质蒸汽原子在炉管中的浓度。蒸汽产生于炉管设备上的杂质源箱内的杂质源，由携带气体带入炉管中。杂质源为液态，固态或气态。多种元素有超过一种形态的杂质源可以使用。（图11.16）2
液态源。液态源为含有所需掺杂元素的氯化物或溴化物。所以，硼的液态源为溴化硼
（BBr
3）而磷的液态源为氯氧化磷（POCl
3
）。液态源被储存在控温的长颈石英瓶中。（图
11.17）惰性气体，比如氮气，通过加热的液态源时吹出气泡，进而变为待掺杂蒸汽的饱和气体。长颈石英瓶连接在装有微机控制阀门的气体管线上。一定量的氮气携带掺杂物质蒸汽进入炉管，在炉管内部形成稳定的层流。层流在炉管中是必需的，以防止螺旋气流的产生并影响晶源的均匀性。另一个用于形成层流的器件是位于炉管进口处的障板（图11.18）。障板将流进的气体分割为层流的形式。
用于将杂质源变成元素形式的反应气体也连接在管线上。对于BBr
3
, 如图11.19
所示，反应气体是氧气，形成氧化硼，B
2O
3
.在晶圆表面，一层三氧化二硼淀积在硅表面，
硼进而从氧化层中扩散进晶圆表面。液态源提供低到中的成本与连续掺杂的优势。劣势在于均匀度问题（尤其对直径较大的晶圆）、安全考虑，以及需要打开长颈石英瓶填料所导致的潜在污染问题。多家供应商提供密封的可插入式安瓿包装的液态源，减小了沾污问题与安全问题。
图11.16 淀积源表
图11.17 液态杂质源
图11.18 适用障板形成层流
图11.19 淀积炉管中的液态BBr3与氧气反应。
气态源。所有晶圆厂都偏好使用气态源。这些是杂质原子的氢化物，例如氢化砷（AsH3），
乙硼烷(B
2H
6
)。这些气体在加压的容器中混合稀释到不同浓度，直接连接到气体管路上
（图11.20）。气态源具有可通过压力阀精确控制的优势，被优先考虑用在大直径晶圆的淀积上。
气态源工艺通常较液态源洁净度好，因为压力气态源较液态源使用时间长。不利的一面，气体管路中的不需要的反应会产生二氧化硅废物，污染炉管与晶圆。2
固态源。最原始的淀积源是固态的。所需杂质的氧化物粉末被置于石英容器中，称作匙，容器至于依附在主炉管的源炉管中。（图11.21a）在源炉管中，氧化物释放出源的蒸汽，被带入淀积炉管，并在那里进行扩散反应。这种设置被称为远程固态源。远程固态源经济但是不均匀。它们主要用于精确度要求不高的分立器件的掺杂。
更通用的另一种固态源是平面源“晶圆“（图11.21b）。它们是晶圆一样大小的一块。硼块是含硼和氮的化合物（BN）。也有可用作砷和磷掺杂的杂质块。
图11.20 气态源管路
图11.21 固态源（a）远程源炉管； (b) 近邻源
杂质块堆放于淀积舟上，每两片器件晶源放一片杂质块。这种排列方式被称为近邻固态源（solid neighbor source）。在炉管中，杂质从杂质块中扩散出，通过很短的距离到达并扩散到晶圆表面内部。由于杂质块与晶圆的大小相同，这种系统对于大尺寸的晶圆上具有很好的均匀性。杂质块使用安全，室温下没有有毒蒸汽。杂质块使用的不利方面有杂质块的破碎，产能低（杂质块要占据炉管中的位置）以及杂质块的清洗需求。有些杂质块需要烘烤步骤以维持掺杂活跃性。
第三种固态源是直接旋转涂抹在晶圆表面的。源是粉末状氧化物（同远程源相同）与溶剂的混合物。他们被类似于涂抹光刻胶的设备旋转涂抹在晶圆表面，并烘烤以蒸发掉其中的溶剂。留在晶圆表面的就是一层掺杂的氧化物。这些晶圆被置于舟上放到淀积炉管中，热使杂质从氧化物中扩散到晶圆内部。
旋转涂抹杂质的方法有高均匀性的潜能，提供高产能，同杂质块一样使用安全。该系统的问题在于杂质在氧化层中的分布、厚度的变化，与额外涂抹烘烤设备的成本。
封闭炉管淀积
一些生产商使用IBM开发的封闭炉管系统（图11.22）。晶圆与粉末状的杂质源被放在抽空空气的密封的极低压的石英舱（安瓿）中。石英舱被放在炉管中，热使粉末源释放杂质的蒸汽并扩散到晶圆中。由于舱中没有空气，扩散均匀。这种系统由于舱的高成本而没被广泛采纳（舱在打开时会被破坏掉，每用一次就要抛弃）。
推进氧化
扩散工艺的第二个主要部分就是推进氧化步骤。它的不同称谓有推进（drive-in），扩散（diffusion），再氧化（reoxidation）或reox。这步的目的有两部分：
1.杂质在晶圆中向深处的再分布。在淀积过程中，高浓度但很浅的薄层扩散进晶
圆表面。推进过程没有杂质源。就像喷雾瓶按下喷嘴后喷出的物质会不断地扩
散到整个房间一样，仅是热推动杂质原子向晶圆的深度和广度扩散。此步中，
淀积所引入的原子数量（Q）恒定不变。表面的浓度降低，原子形成新的形状的
分布。推进步骤后的分布在数学上用高斯分布来描述（图11.23）。结深增加。
通常，推进工艺的温度高于淀积步骤。
2.推进氧化的第二个目的就是氧化晶圆的暴露表面。炉管中的氛围是氧气或水汽，
杂质推进的同时进行氧化。
图11.22 舱式扩散
图11.23 推进氧化。 (a) 晶圆的剖面图；(b) 晶圆内部的杂质浓度。
推进氧化的设置、工艺步骤和设备与氧化的相同。推进完成后，晶圆会再次被评估。测试陪片（来自淀积步舟）会再次被四探针测试表面浓度，器件晶圆会被检洁净晶度。测试陪片用于测量结深并有可能用于测量可动离子的污染。一些扩散步骤后，会对工程电路小片上的测试结构进行电测试以获得结的参数。
氧化的影响
晶圆表面的氧化影响到杂质的最终分布。3这种影响与表层杂质氧化后的易位有关。回想，硅的氧化是需从表面开始消耗硅的。问题是，表层的杂质发生了什么？问题的答案由杂质的导电类型而定。
如果杂质为N-型，发生所谓的堆积效应（pile-up）（图11.24a）。当氧化物-硅的界面提升到界面时，N-型杂质原子会向硅中分流而不是氧化物中。这个效应增加了硅的新表层中杂质的数量。换言之，N-型杂质在晶圆表面堆积，杂质的表面浓度增加。堆积效应改变器件的性能。
图11.24 氧化过程中的堆积与耗尽现象。(a) N-型杂质的堆积； (b) P-型杂质的耗尽
如果杂质为P-型的硼，会发生相反的效应。硼原子更容易溶在氧化层中，并被吸到氧化层中（图11.24）。对晶圆表面的影响是降低了硼原子的浓度，从而也影响到器件的电性能。图11.25列出了对淀积与推进氧化的总结。图11.26显示了淀积与推进步骤对扩散电参数的影响。
离子注入介绍
高集成度电路的发展需要更小的特征图形尺寸与更近的电路器件间距。热扩散对先进电路的生产有所限制。五个问题是：横向扩散，超浅结，粗劣的掺杂控制，表面污染的阻碍，与错位的产生。横向扩散不仅发生在淀积，推进，并且每次晶圆受热到扩散运动可以发生温度的范围都会继续。图11.27。电路设计者必须给相邻区间留出足够的空间以避免横向扩散后各区间接触短路。对于高密度电路的积累效果可能是很大程度上增加了管芯的面积。高温的另外一个问题就是晶体损伤。每次晶圆被升温降温都会发生由于错位导致的晶体损伤。高浓度的此种损伤可能导致漏电流引发的器件失效。先进工艺程序的目的之一就是减小热预算以减小这两个问题。
淀积推进
目的杂质的引入 1.杂质的再分布
2.再氧化
变素 1.表面组成
2.结深
3.时间
4.扩散率
5.温度
6.原子数量
源的情况连续源无源
温度范围900-1000℃1050-1200℃
氧化否是
图11.25 淀积与推进步骤总结
变化参数淀积推进/氧化
温度升高（时间不变）杂质浓度（Dc）升高相同
表面浓度 (Co) 升高N-型-降低
P-型-升高
结深 (Xj) 变深变深
方块电阻(Rs1) 降低(Rs2) N-型-降低
图11.26 掺杂工艺参数变化
图11.27侧向扩散
MOS晶体管的发展显示出了两个不同的问题，低掺杂浓度控制和超浅结。高效MOS晶体管要求栅区的掺杂浓度小于1015原子/cm2。然而，扩散工艺很难实现这一级别上的一贯性。为实现高封装密度而按比例缩小的晶体管也需要源漏区的浅结。4对0.18um设计规则水平，结深在40nm范围，对亚0.1um范围设计，结深会在20nm的范围。5第四个问题由掺杂区的物理/数学引出。如图11.14与11.23所示，杂质原子的大部分靠近晶圆表面。这使得电流的大部分会在杂质主要分布的靠近表面区流动。不幸的是，这个区域（晶圆表面）与杂质干扰降低电流区相同。先进器件所需的在晶圆表面具有特定杂质梯度的特殊阱区无法由扩散技术实现（图11.28）。这些阱区使高性能晶体管得以实现（见16章）。
离子注入克服了扩散的限制同时提供了额外的优势。离子注入过程中没有侧向扩散，工艺在接近室温下进行，杂质原子被置于晶圆表面的下面，同时使得宽范围浓度的掺杂成为可能。有了离子注入，可以对晶圆内掺杂的位置和数量进行更好的控制。光阻和金属层与通常的二氧化硅层一样可以用作掺杂的掩膜。基于这些优点，先进电路的主要掺杂步骤都采用由离子注入完成就不足为怪了。扩散还可以被用在非关键层的掺杂及低集成度的电路上。
图11.28 离子注入示意
离子注入的概念
扩散是一个化学过程。离子注入是一个物理过程，就是说，注入动作不依赖于杂质与晶圆材质的反应。火炮将炮弹打入墙中就是一个展示离子注入概念的示（图11.28）。从火炮的火药中获取足够的动量，炮弹会射入墙体，在墙体表面以内的停下。离子注入过程中发生相同的情形。替代炮弹的是离子，掺杂原子被离化，分离，加速（获取动能），形成离子束流，扫过晶圆。杂质原子对晶圆进行物理轰击，进入表面并在表面以下停下（图11.29b）。
离子注入系统
一台离子注入机是多个极为复杂精密的分系统的集成，每个分系统对离子起特定的作用。用于先进科研或/与大规模生产的离子注入机有不同的设计。所有机器都包含下面所描述的分系统。
离子注入源
离子注入工艺采用与扩散工艺相同的杂质元素。在扩散工艺中，杂质源于液态、气态或固态材料。对离子注入而言，只采用气态与固态源材料。
图11.29 离子注入 (a) 离子注入机的方框图（b）晶圆内注入离子的分布。
由于便于使用与控制，离子注入偏向于使用气态源。大多数的气态源都是氟化物，
比如PF
5, AsF
5
, B11F
3
, SbF
3
与PF
3
。气瓶通过质量流量计连接到离子源分系统，该流量
计较通常的流量计有更好的控制能力。
特殊的应用会用到某些固态源。五氧化二磷（P
2O
5
）就是一个。在该系统中，固态
粉末被加热后产生蒸汽，而后被携带进离子源离化反应室。
离化反应室
“离子注入”这个名字就暗示了离子是该工艺的一部分。回想一下，离子就是带正电或负电的原子或分子。被注入的离子是掺杂物原子离化产生的。离化过程发生在通有源蒸汽的离化反应腔中进行。该反应腔保持约10-3托的低压。反映腔内部灯丝，灯丝被加热到其表面可以发射电子的温度。带负电的电子被反应腔中的正电极所吸引。电子从灯丝运动到正电积的过程中与杂质源分子碰撞，产生大量该分子所含元素形成的正离子。BF
3
源离化的结果如图11.30所示。
另外一种离化方法采用冷阴极产生电子，阴极和阳极间加高压电场，自立产生电子。
图11.30 BF
3
源物质的离化
质谱分析/离子选择
图11.30上部列出的是单个硼离子。这是晶圆表面所需的原子。氟化硼离化过程中产生的其他种类的离子是晶圆所不需要的。必须从一组正离子中选出硼离子。这个过程被称为分析（analyzing），质谱分析（mass analyzing），选择（selection），或离子分离（ion separation）。
选择是在质谱分析仪中完成的。这个系统最初是在曼哈顿项目中为原子弹首先开发的。分析仪产生磁场。（如图11.31所示）不同种类的离子以15-40KeV（千电子伏特）的能量离开离化系统。换言之，他们以相对很快的速度运动。在磁场中，每一种带正电的离子的方向都会被以特定的半径沿弧形扭转。偏转弧形的半径由该种类离子的质量，速度，和磁场强度决定的。分析仪的末端是一个只能让一种离子通过的狭缝。磁场强度被调整为与硼离子能通过狭缝的要求所匹配的值。这样，只有硼离子通过分析系统。
在有些系统中，离子被加速后还会进行分析（图11.31）。如果注入所需种类为分子并且在加速过程中可能分裂，则加速后必须进行分析以确保束流没有污染。
加速管
离开分析部分后，硼离子运动到加速管中。其目的是将离子加速到足够高速度，获取足够高的动量以穿透进晶圆表面。动量（momentum）定义为原子质量与其速度的乘积。
图11.31 分析磁铁。
利用正负电荷互相吸引的特性可以获取所需的速度。加速管为直线型设计，沿轴向有环形的电极。每个电极都带有负电。负电量沿加速管方向增加。当带正电的离子进入加速管，立刻会沿着加速管的方向加速。电压的确定基于离子的质量以及离子注入机晶圆端所需动量。电压约稿，动量越高，速度越快，离子入射越深。电压范围对低能离子注入机从5至10KeV, 对高能离子注入机从0.2至2.5MeV （百万电子伏特）6。
离子注入机分为如下类别：中等束流和高束流设备，高能量与氧离子注入机。离开加速管的正离子流实际上就是电流。束流高低水平可转化为每分钟注入的离子数量。数流越高，入射原子越多。注入原子的数量成为剂量。中等束流的机器可以产生0.5到1.7mA(毫安)范围的束流，能量从30-200KeV （千电子伏特）。高束流机器能产生能量高达200KeV，7数流强度达10mA的束流。高能量离子注入机在CMOS掺杂中应用，包括倒转的阱，沟道停止和深埋层（见16章）。
晶圆电荷积累
高束流离子注入的一个问题是晶圆表面所带电荷（晶圆带电）大到无法接受的程度。高强度束流携带大量正电荷使晶圆表面充电。正电荷从晶圆表面，晶圆体内和束流中吸引中和电子。高电压充电可以使表面绝缘层退化和破坏。晶圆带电是MOS薄栅介质层（<10纳米）的特有问题。8用于中和或降低充电的方法：特殊设计用于提供电子的电子枪（flood guns），用等离子桥的办法提供低能电子，9同时通过磁场控制电子路径。10图11.32显示了用于生产层次的离子注入机的束流与能量的关系。高能离子注入机将离子加速到10KeV到3.0MeV能量，数流最高可达1.0mA。氧离子注入机用作SOI应用中的氧离子注入（见16章）。
成功的离子注入依赖于只注入所需的原子。单一掺杂的主要求系统维持在低压下，优于10-6托。危险在于任何残留在系统中的分子（比如空气）都可能被加速并到达晶圆
表面。扩散泵或高真空冷泵被用来降低压力。这些系统的操作在第12章中描述。
图11.32 离子注入机。传统上对离子注入机的描述基于应用。但是，当今的一些先进的离子注入机很难简单分类；多种设备比传统分类指出的具有更广泛的工艺能力。(自ref. 4）
束流聚焦
离开加速管后，束流由于相同电荷的排斥作用而发散。分离（发散）导致离子密度不均匀和晶圆掺杂层的不均一。成功的离子注入，束流必须聚焦。静电或磁透镜被用于将离子聚焦为小尺寸束流或平行束流带。11
束流中和
尽管真空去除了系统中的大部分空气，但是束流附近还是有一些残存的气体分子。离子和剩余气体原子的碰撞导致掺杂离子的中和。
P++N
2 P0 (neutral) + N
2
+
在晶圆内，这些电中性的粒子导致掺杂不均匀，同时由于它们无法被设备探测计数，还会导致晶圆掺杂量的计数不准确。抑制中性粒子流的方法是通过静电场板的方法将束流弯曲，中性的束流会继续沿直线运动而远离晶圆。
图11.33 粒子束流与中性束流的定义
束流扫描
假定有一个直径为一厘米的束流或很窄的束流带，必须提供相应程序以实现整片晶圆的均匀掺杂。有三种方法被使用：束流扫描，机械扫描，模板，任意一种或多种组合。
束流扫描的系统使束流通过多个静电场电极板。电极板的正负电性可受控改变以吸引或排斥粒子束流。通过两个方向上的电性控制，束流会以光栅方式扫过整片晶圆。
束流扫描方式主要用于中等束流粒子注入机单片晶圆注入。过程迅速均匀。缺点是束流需全部离开晶圆以实现转向。对于大尺寸晶圆来说，这中过程会使注入时间延长30%或更多。
图11.34静电束流扫描
高束流机器上的另一个问题是高密度粒子导致的放电（所谓空间电荷力）会毁坏静电板。宽束流被扫过晶圆。有些系统种，每扫一次晶圆旋转90度以确保均匀性。12机械扫描解决扫描问题的方式为使束流固定在一个位置，在其前面移动晶圆。机械扫描主要用在高束流的机器上。优点之一是无需浪费时间扭转束流，同时束流速度恒定。有几种不同的设计被使用（图11.35）。这种工序主要为批处理，有效率，但是有较多保养和对准的琐事。如晶圆与束流间有一角度，有可能导致不均匀的注入深度。但有些情况下，晶圆被定向为与束流有角度。束流模板或使用电场或使用机械模版使束流在晶
圆上接通，离开晶圆时断开。
多数系统使用束流扫描和机械运动的组合。
图11.35 机械扫描
靶室
实际的离子注入发生在靶室内，有时也被称为终端舱室。它包括扫描系统与进出机械装置。对靶室有几条很严格的要求。晶圆必须装载到靶室内，抽真空，晶圆必须逐一放到固定器上，注入结束，晶圆被取下装入料盒，从靶室取出。机械运动可能比离子注入本身的时间更长。改进包括上下料舱，使得装载晶圆时不需要破坏掉靶室的真空。一个大的挑战是在如此多的机械运动下保证靶室内的低微粒数。13靶室内防静电器件的安装很关键。静电机械手（没有机械夹具）是一个选择。14
晶片破碎时的碎片和粉尘会造成污染，需要非常耗时的清洁工作。晶圆表面的污染造成阴影效应，阻碍粒子束流入射。系统必须保持生产速度，系统必须可以快速实现真空以开始注入，同时快速恢复到常压以卸料。靶室可能装有探测器（法拉第杯）以计数影响到晶圆表面的离子数目。这套监测系统使工艺自动化，允许离子束接触晶圆，直到达到正确的剂量。
高束流注入可能造成晶圆升温，这些机器设备通常在晶圆固定装置上有冷却机构。这些机器设备能还装有大剂量电子枪（electron flood gun）（图11.36）, 大剂量电子枪被设计为使电荷积累最小化，电荷积累会导致吸附沾染物。
离子注入掩膜
离子注入的一个优点是多种类型的掩膜都可以有效阻止离子束流。对于扩散工艺，唯一有效的掩膜是二氧化硅。半导体工艺所使用的大多数薄膜都可以被用来阻止束流，包括光刻胶，二氧化硅，氮化硅，铝以及其他金属薄膜。图11.38比较了阻碍200KeV的不同杂质源注入所需掩膜厚度。使用光刻胶薄膜而不是刻蚀开的氧化层作掩膜提供了与垂直工艺相同的尺寸控制优势；取出了刻蚀步骤以及它所引入的变化。使用光刻胶更利于生产效率。作为二氧化硅的替代物减少了晶圆要经过的加热步骤而提高了整体良品率。
图11.36 电子枪
离子注入区域的杂质浓度
离子注入后晶圆表面的离子分布与扩散工艺后的分布不同。扩散工艺中杂质原子的数量和位置由扩散定律，时间和温度决定。离子注入工艺中，原子数量（剂量）由束流密度（每平方厘米面积上的离子数量）和注入时间决定。
晶圆内部离子的具体位置与离子能量、晶圆取向、离子的停止机制有关。前两个是物理的因素。入射离子越重，能量越高，在晶圆中移动越深。晶圆取向影响到停止位置是由于不同的晶面上原子浓度不同，而离子是被晶圆原子停住的。
晶圆内部，粒子的减速及停止基于两种机制。正离子由于晶体内部带负电的电子而减速。另外的交互作用是与晶圆原子核的碰撞。
图11.37 阻止束流所需屏障厚度
所有的使停因素都是变化的；离子的能量是有分布的，晶体不是完美的，电的交互反应与碰撞会变化。最终的影响是离子停在晶圆内的一定区间范围（图11.38）。它们集中在一定的深度处称作射程（projected range），两侧浓度逐渐降低。额外的注入产生相似的分布图案。不同离子的射程如图11.39所示。在数学上，离子分布的形状是高斯曲线。入射离子与晶圆体的结发生在入射离子浓度与体浓度相同的地方。
图11.38 离子注入后杂质浓度分布剖面图
晶体损伤
离子注入过程中，由于入射离子的碰撞晶圆晶体结构被损伤。有三种类型的损伤：晶格损伤，损伤群簇，空位-间隙。15
晶格损伤发生在入射离子与原物质原子发生碰撞，并取代原物质原子的晶格位置时。损伤群簇发生在被替位的本物质原子继续替代其他本物质原子的位置，产生成簇的被替位的原子时。离子注入产生的常见缺陷是空位-间隙。当原物质原子被入射离子撞击出本来位置，停留在非晶格位置时，产生这种缺陷（图11.40）。
图11.39 不同杂质在硅中的射程（依据Blanchard, Trapp, and Shepard）
图11.40空位-间隙损伤机理
轻原子，例如硼，产生很少量的替位原子。较重的原子，如磷和砷，产生大量的替位原子。随着轰击的延续，错位密集区域可能变为无定型（非晶态）结构。除去离子注入造成的结构损伤，还有电学上的影响。由于注入的离子没有占据晶格位置，所以受损区域没有所需的电特性。
退火
修复晶体损伤和注入杂质的电激活可以通过加热的步骤实现。退火的温度低于扩散掺杂时的温度以防止横向扩散。通常炉管中的退火在600-1000℃之间的氢环境中进行。
离子注入后的退火也用到RTP技术。RTP提供快速表面加热修复损伤，而不使衬底温度达到扩散的程度。且，快速热退火可以在数秒钟内完成，而炉管工艺需要15-30分钟。如果晶圆有大量的不定型层，损伤可以通过第二次轻粒子的注入，如氧或氖，修复。
沟道效应
晶圆的结晶体结构在离子注入工艺中会出现一个问题。问题发生在当晶圆的主要晶轴对准离子束流时。离子可以沿沟道深入，达到计算深度的十倍距离处。沟道效应的离子浓度剖面图（图11.41）显示出显著数量的额外杂质。沟道效应可以通过几种技术最小化：表层的不定型阻碍层，晶圆方向的扭转，及在晶圆表面形成损伤层。
图11.41 沟道效应对整体剂量的影响
图11.42 透过无定型氧化层的注入
通常的不定型阻碍层是生长出的一薄层二氧化硅（图11.42）。这一层时的入射离子的方向随机化，以便离子以不同角度进入晶圆，不会直接沿晶体沟道深入。将晶圆取向偏移主要晶面3-7°可以起到防止离子进入沟道的效果（图11.43）。使用重离子如硅锗对晶圆表面的预损伤注入会在晶圆表面形成不定向层（图11.44）。这种方法提高了昂贵离子注入设备的使用。沟道效应在低能量重离子注入时问题突出。16
图11.43 使束流方向错开所有晶格方向
图11.44 晶体结构表面的预损伤
图11.45 Van Der Pauw 测试图形
离子注入层的评估
对离子注入晶圆的评估基本同扩散层的评估一样。四探针测试仪被用于测试该层的方块电阻。扩散电阻技术，容-压技术，决定剖面浓度，剂量，和结深。结深也可以由斜角染色法决定。这些程式在14章介绍。
对于注入层，一种被称为 Van Der Pauw结构的特殊结构有时被用来替代四探针测试仪。这种结构容许决定方块电阻而没有四探针的接触电阻问题。注入后的晶圆变化可能来自多种因素：束流的均匀度，电压的变化，扫描的变化，以及机械系统的问题。这些潜在问题有可能导致比扩散工艺更大的方块电阻的变化。为检测和控制整个晶圆表面的方块电阻，绘图技术很流行，并为关键注所要求。晶圆表面绘图（图11.46）基于计算机校正临近与边远效应后的四探针测试。
离子注入的特殊测试技术是光学剂量测定。这项技术要求旋转涂有光刻胶的圆盘。在放入离子注入机以前，光刻胶膜被剂量检测仪扫描以测量膜的吸收率。这条信息被储存在计算机中。这个晶片与上面的膜接受了与器件晶圆相同的离子注入。光刻胶吸收一定剂量的离子而变黑。注入后，该膜被再次扫描。计算机将每一点都减去注入前的值，打印出表面的等高线图。等高线上线的间距反映了表面掺杂的均匀性（图11.47）
图11.46 四探针表面测试图形
图11.47 离子剂量等高线图
离子注入的应用
离子注入可以成为任何淀积的替代工艺。更好的可控性且没有侧向扩散，使它成为高密度，小特征尺寸电路的首选掺杂工艺。CMOS器件中的预淀积应用是高能离子注入形成深P-型阱（见16章）、倒退阱的首创。
一个特别的挑战是超浅结。这些结在亚125nm范围。当器件不断按比例缩小，结的尺寸也变小了。这反过来导致更低能量的离子注入工艺以减小表面损伤和沟道效应。这导致了代替BF3而使用纯硼注入，前者含有腐蚀性的氟。所有者一些要求都被新一代的离子注入机所满足，它们可提供可以接受的低能量时的高剂量束流。
离子注入的一个主要应用是MOS栅阈值电压的调整（图11.48）。一个MOS晶体管
由三部分组成：源，漏，和栅。运行中，源和漏之间加电压。然而，在栅导电之前，二者间无电流。当栅极加电压后，表面形成导电沟道时，栅导电，并连接源漏。形成初始导电沟道时所需电压成为该器件的阈值电压（threshold voltage）。该阈值电压对于栅下的晶圆表面杂质浓度非常敏感。离子注入被用于形成栅区所需的杂质浓度。并且，再MOS技术中，离子注入被用来改变场区的杂质浓度。然而这种应用中，目的是为了设定一定级别的浓度，以防止相邻器件间的电流。在此应用中，注入层是隔离方案的一部分。
图11.48 MOS栅区的离子掺杂
在双极技术中，离子注入被用来形成所有的各种晶体管部件。离子注入提供的可自定义的杂质剖面可以提高器件性能。一个特别的应用是砷的埋层。当埋层用扩散形成时，高浓度的砷离子影响下一步表面外延层的质量。使用砷离子注入，高浓度砷成为可能，热退火可以修复损伤，可以进行高质量外延层的淀积。
离子注入适合MOS和双极电路中的电阻形成。扩散电阻的均匀性在5%-10%间变化，而离子注入电阻的变化仅为1%或更好。
掺杂前景展望
离子注入也有其缺点。设备昂贵且复杂。培训和保养维护较相应的扩散更耗时。设备在高电压和更多有毒气体的使用上呈现出新的危险。从工艺角度上，最大的忧虑来自退火完全消除注入带来的损伤的能力。然而，尽管有如许的缺点，离子注入仍是先进电路掺杂工艺的首选。并且，很多新的结构只有依赖于离子注入的特有优势才能实现。
当超浅结的深度小于40 纳米时，离子注入可能出局。现在正在研发的一种新技术是等离子掺杂（plasma doping），也被称为PLAD。这种技术将晶圆放在含有掺杂物原子的等离子场中（类似于离子研磨或溅射）。当晶圆和杂质离子被恰当地充以电荷时，很象离子注入，杂质原子加速到晶圆表面并射入。与离子注入的区别在于，低能量的等离子场使晶圆的电荷积累较少，从而为浅结的形成提供了更多的控制。18无论如何，离子注入都是将半导体工业带入亚0.10微米的掺杂技术。其好处有：
**1010-1016/cm2范围内的精确剂量控制
**大面积区域的均匀性
**通过能量的选择控制杂质的分布剖面
**较容易地注入所有杂质元素
**最小化的侧向扩散
**注入非掺杂原子
**可透过表面层注入
**对于不同的掺杂可选择不同的掩模材质
**深阱区（倒退阱）的特别分布剖面
关键概念和术语
沟道效应推进氧化
封闭炉管淀积注入模拟
晶体损伤注入掩模类型
淀积注入源
扩散注入杂质分布剖面
扩散掺杂分布剖面注入层的应用
扩散工艺步骤离子注入机分系统
杂质源状态离子注入
杂质源类型开放炉管淀积
复习问题
1.解释淀积与推进氧化的不同。
2.举出扩散工艺中所使用的三种源物质。
3.列举两种推进氧化后的评估测试方法。
4.结的深度是在淀积后更深还是在推进氧化后更深？
为何种类型的源？
5.BCl
3
6.叫出离子注入设备的分系统名称。
7.杂质离子的选择是在那个分系统中进行的？
8.扩散与离子注入形成的杂质浓度分布剖面有何不同？每种勾画一示意草图。
9.给出两种离子注入掺杂用到的掩膜？
10.离子注入后为何需要退火处理？
参考文献
半导体整个生态链 主要分为：前端设计（design）,后端制造（mfg)、封装测试(package)，最后投向消费市场。 不同的厂商负责不同的阶段，环环相扣，最终将芯片集成到产品里，销售到用户手中。半导体厂商也分为2大类，一类是IDM (Integrated Design and Manufacture)，包含设计、制造、封测全流程，如Intel、TI、Samsung这类公司；另外一类是Fabless，只负责设计，芯片加工制造、封测委托给专业的Foundry，如华为海思、展讯、高通、MTK（台湾联发科）等。 前端设计是整个芯片流程的“魂”，从承接客户需求开始，到规格、系统架构设计、方案设计，再到Coding、UT/IT/ST（软件测试UT：unit testing 单元测试IT： integration testing 集成测试ST：system testing 系统测试），提交网表（netlist或称连线表，是指用基础的逻辑门来描述数字电路连接情况的描述方式）做Floorplan，最终输出GDS（Graphics Dispaly System）交给Foundry做加工。由于不同的工艺Foundry提供的工艺lib库不同，负责前端设计的工程师要提前差不多半年，开始熟悉工艺库，尝试不同的Floorplan设计，才能输出Foundry想要的GDS。 后端制造是整个芯片流程的“本”，拿到GDS以后，像台积电，就是Foundry 厂商，开始光刻流程，一层层mask光刻，最终加工厂芯片裸Die。 封装测试是整个芯片流程的“尾”，台积电加工好的芯片是一颗颗裸Die，外面没有任何包装。从晶圆图片，就可以看到一个圆圆的金光闪闪的东西，上面横七竖八的划了很多线，切出了很多小方块，那个就是裸Die。裸Die是不能集成到手机里的，需要外面加封装，用金线把芯片和PCB板连接起来，这样芯片才能真正的工作。 台积电是目前Foundry中的老大，华为麒麟系列芯片一直与台积电合作，如麒麟950就是16nm FF+工艺第一波量产的SoC芯片。 半导体行业的公司具主要分为四类： 集成器件制造商IDM (Integrated Design and Manufacture)：指不仅设计和销售微芯片，也运营自己的晶圆生产线。Intel，SAMSUNG(三星)，东芝，ST(意法半导体)，Infineon(英飞凌)和NXP(恩智浦半导体)。 无晶圆厂供应商Fabless：公司自己开发和销售半导体器件，但把芯片转包给独立的晶圆代工厂生产。例如：Altera(FPL)，爱特(FPL)，博通(网路器件)，CirrusLogicCrystal(音频，视频芯片)，莱迪思(FPL)，英伟达(FPL)，
1清洗 集成电路芯片生产的清洗包括硅片的清洗和工器具的清洗。由 于半导体生产污染要求非常严格，清洗工艺需要消耗大量的高纯水; 且为进行特殊过滤和纯化广泛使用化学试剂和有机溶剂。 在硅片的加工工艺中，硅片先按各自的要求放入各种药液槽进行表面化学处理，再送入清洗槽，将其表面粘附的药液清洗干净后进入下一道工序。常用的清洗方式是将硅片沉浸在液体槽内或使用液体喷雾清洗，同时为有更好的清洗效果，通常使用超声波激励和擦片措施，一般在有机溶剂清洗后立即米用无机酸将其氧化去除，最后用超纯水进行清洗，如图1-6所示。 图1-6硅片清洗工艺示意图 工具的清洗基本米用硅片清洗同样的方法。 2、热氧化 热氧化是在800~1250C高温的氧气氛围和惰性携带气体（N2）下使硅片表面的硅氧化生成二氧化硅膜的过程，产生的二氧化硅用以作为扩散、离子注入的阻挡层，或介质隔离层。典型的热氧化化学反应为： Si + O2 T SiO2
3、扩散 扩散是在硅表面掺入纯杂质原子的过程。通常是使用乙硼烷（B2H6）作为N —源和磷烷（PH3）作为P+源。工艺生产过程中通常 分为沉积源和驱赶两步，典型的化学反应为： 2PH3 —2P+3H2 4、离子注入 离子注入也是一种给硅片掺杂的过程。它的基本原理是把掺杂物质（原子）离子化后，在数千到数百万伏特电压的电场下得到加速，以较高的能量注入到硅片表面或其它薄膜中。经高温退火后，注入离子活化，起施主或受主的作用。 5、光刻 光刻包括涂胶、曝光、显影等过程。涂胶是通过硅片高速旋转在硅片表面均匀涂上光刻胶的过程；曝光是使用光刻机，并透过光掩膜版对涂胶的硅片进行光照，使部分光刻胶得到光照，另外，部分光刻胶得不到光照，从而改变光刻胶性质；显影是对曝光后的光刻胶进行去除，由于光照后的光刻胶 和未被光照的光刻胶将分别溶于显影液和不溶于显影液，这样就使光刻胶上 形成了沟槽。 6、湿法腐蚀和等离子刻蚀 通过光刻显影后，光刻胶下面的材料要被选择性地去除，使用的方法就
半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技术指标一代比一代先进。总体说来，半导体封装经历了三次重大革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在上世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。 高级封装实现封装面积最小化 芯片级封装CSP。几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍，但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平，所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看，人们对芯片级封装还没有一个统一的定义，有的公司将封装本体面积与芯片面积之比小于2的定为CSP，而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等，主要用于内存和逻辑器件。就目前来看，CSP的引脚数还不可能太多，从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点：解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；封装面积缩小到BGA的1/4至1/10；延迟时间缩到极短；CSP封装的内存颗粒不仅可以通过PCB板散热，还可以从背
面散热，且散热效率良好。就封装形式而言，它属于已有封装形式的派生品，因此可直接按照现有封装形式分为四类：框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。 多芯片模块MCM。20世纪80年代初发源于美国，为解决单一芯片封装集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上组成多种多样的电子模块系统，从而出现多芯片模块系统。它是把多块裸露的IC芯片安装在一块多层高密度互连衬底上，并组装在同一个封装中。它和CSP封装一样属于已有封装形式的派生品。 多芯片模块具有以下特点：封装密度更高，电性能更好，与等效的单芯片封装相比体积更小。如果采用传统的单个芯片封装的形式分别焊接在印刷电路板上，则芯片之间布线引起的信号传输延迟就显得非常严重，尤其是在高频电路中，而此封装最大的优点就是缩短芯片之间的布线长度，从而达到缩短延迟时间、易于实现模块高速化的目的。 WLCSP。此封装不同于传统的先切割晶圆，再组装测试的做法，而是先在整片晶圆上进行封装和测试，然后再切割。它有着更明显的优势：首先是工艺大大优化，晶圆直接进入封装工序，而传统工艺在封装之前还要对晶圆进行切割、分类；所有集成电路一次封装，刻印工作直接在晶圆上进行，设备测试一次完成，有别于传统组装工艺；生产周期和成本大幅下降，芯片所需引脚数减少，提高了集成度；引脚产生的电磁干扰几乎被消除，采用此封装的内存可以支持到800MHz的频
半导体基础知识和半导体器件工艺 第一章半导体基础知识 通常物质根据其导电性能不同可分成三类。第一类为导体，它可以很好的传导电流，如：金属类，铜、银、铝、金等；电解液类：NaCl水溶液，血液，普通水等以及其它一些物体。第二类为绝缘体，电流不能通过，如橡胶、玻璃、陶瓷、木板等。第三类为半导体，其导电能力介于导体和绝缘体之间，如四族元素Ge锗、Si硅等，三、五族元素的化合物GaAs砷化镓等，二、六族元素的化合物氧化物、硫化物等。 物体的导电能力可以用电阻率来表示。电阻率定义为长1厘米、截面积为1平方厘米的物质的电阻值，单位为欧姆*厘米。电阻率越小说明该物质的导电性能越好。通常导体的电阻率在10-4欧姆*厘米以下，绝缘体的电阻率在109欧姆*厘米以上。 半导体的性质既不象一般的导体，也不同于普通的绝缘体，同时也不仅仅由于它的导电能力介于导体和绝缘体之间，而是由于半导体具有以下的特殊性质： (1) 温度的变化能显著的改变半导体的导电能力。当温度升高时，电阻率会降低。比如Si在200℃时电阻率比室温时的电阻率低几千倍。可以利用半导体的这个特性制成自动控制用的热敏组件（如热敏电阻等），但是由于半导体的这一特性，容易引起热不稳定性，在制作半导体器件时需要考虑器件自身产生的热量，需要考虑器件使用环境的温度等，考虑如何散热，否则将导致器件失效、报废。 (2) 半导体在受到外界光照的作用是导电能力大大提高。如硫化镉受到光照后导电能力可提高几十到几百倍，利用这一特点，可制成光敏三极管、光敏电阻等。 (3) 在纯净的半导体中加入微量（千万分之一）的其它元素（这个过程我们称为掺杂），可使他的导电能力提高百万倍。这是半导体的最初的特征。例如在原子密度为5*1022/cm3的硅中掺进大约5X1015/cm3磷原子，比例为10-7（即千万分之一），硅的导电能力提高了几十万倍。 物质是由原子构成的，而原子是由原子核和围绕它运动的电子组成的。电子很轻、很小，带负电，在一定的轨道上运转；原子核带正电，电荷量与电子的总电荷量相同，两者相互吸引。当原子的外层电子缺少后，整个原子呈现正电，缺少电子的地方产生一个空位，带正电，成为电洞。物体导电通常是由电子和电洞导电。前面提到掺杂其它元素能改变半导体的导电能力，而参与导电的又分为电子和电洞，这样掺杂的元素（即杂质）可分为两种：施主杂质与受主杂质。将施主杂质加到硅半导体中后，他与邻近的4个硅原子作用，产生许多自由电子参与导电，而杂质本身失去电子形成正离子，但不是电洞，不能接受电子。这时的半导体叫N型半导体。施主杂质主要为五族元素：锑、磷、砷等。 将施主杂质加到半导体中后，他与邻近的4个硅原子作用，产生许多电洞参与导电，这时的半导体叫p型半导体。受主杂质主要为三族元素：铝、镓、铟、硼等。电洞和电子都是载子，在相同大小的电场作用下，电子导电的速度比电洞快。电洞和电子运动速度的大小用迁移率来表示，迁移率愈大，截流子运动速度愈快。假如把一些电洞注入到一块N型半导体中，N型就多出一部分少数载子――电洞，但由于N型半导体中有大量的电子存在，当电洞和电子碰在一起时，会发
半导体的生产工艺流程 微机电制作技术，尤其是最大宗以硅半导体为基础的微细加工技术 (silicon-basedmicromachining)，原本就肇源于半导体组件的制程技术，所以必须先介绍清楚这类制程，以免沦于夏虫语冰的窘态。 一、洁净室 一般的机械加工是不需要洁净室(cleanroom)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class10为例，意谓在单位立方英呎的洁净室空间内，平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵。为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下： 1、内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型 鼓风机，将经滤网的空气源源不绝地打入洁净室中。 2、为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统 中。换言之，鼓风机加压多久，冷气空调也开多久。 3、所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆 放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4、所有建材均以不易产生静电吸附的材质为主。 5、所有人事物进出，都必须经过空气吹浴(airshower)的程序，将表面粉尘 先行去除。 6、人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人 员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。)当然，化妆是在禁绝之内，铅笔等也禁止使用。 7、除了空气外，水的使用也只能限用去离子水(DIwater,de-ionizedwater)。 一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染金氧半(MOS)晶体管结构之带电载子信道(carrierchannel)，影响半导体组件的工作特性。去离子水以电阻率(resistivity)来定义好坏，一般要求至 17.5MΩ-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与 UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！ 8、洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使 用氮气(98%)，吹干晶圆的氮气甚至要求99.8%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔
半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念：狭义：集成电路芯片封装是利用（膜技术）及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺。 广义：将封装体与基板连接固定，装配成完整的系统或电子设备，并确保整个系统综合性能的工程。 2.集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径，④结构保护与支持。 4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量，可靠性和成本目标。 5.封装工程的技术的技术层次？ 第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放输送，并可与下一层次的组装进行连接的模块元件。第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次，将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类？
按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分，可分为高分子材料和陶瓷为主的种类，按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚，底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装，双边引脚元器件有双列式封装小型化封装，四边引脚有四边扁平封装，底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面？ 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词： SIP ：单列式封装 SQP：小型化封装 MCP：金属鑵式封装 DIP：双列式封装 CSP：芯片尺寸封装 QFP：四边扁平封装 PGA：点阵式封装 BGA：球栅阵列式封装 LCCC：无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤成为前段操作，在成型之后的工艺步骤成为后段操作
半导体制造工艺流程 N型硅：掺入V族元素--磷P、砷As、锑Sb P型硅：掺入III族元素—镓Ga、硼B PN结： 半导体元件制造过程可分为 前段（FrontEnd）制程 晶圆处理制程（WaferFabrication；简称WaferFab）、 晶圆针测制程（WaferProbe）； 後段（BackEnd） 构装（Packaging）、 测试制程（InitialTestandFinalTest） 一、晶圆处理制程 晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与含尘（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。 二、晶圆针测制程 经过WaferFab之制程後，晶圆上即形成一格格的小格，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性，而不合格的的晶粒将会被标上记号（InkDot），此程序即称之为晶圆针测制程（WaferProbe）。然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒 三、IC构装制程 IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。 半导体制造工艺分类 半导体制造工艺分类 一双极型IC的基本制造工艺： A在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）ECL（不掺金）（非饱和型）、TTL/DTL（饱和型）、STTL（饱和型）B在元器件间自然隔离 I2L（饱和型） 半导体制造工艺分类 二MOSIC的基本制造工艺： 根据栅工艺分类 A铝栅工艺 B硅栅工艺
随着半导体技术的发展，摩尔定律接近失效的边缘。产业链上IC 设计、 晶圆制造、封装测试各个环节的难度不断加大，技术门槛也越来越高，资 本投入越来越大。由单个企业覆盖整个产业链工艺的难度显著加大。半导 体产业链向专业化、精细化分工发展是一个必然的大趋势。 全球半导体产业整体成长放缓，产业结构发生调整，产能在区域上重新分 配。半导体产业发达地区和不发达地区将会根据自身的优势在半导体产 业链中有不同侧重地发展。封装产能转移将持续，外包封装测试行业的增 速有望超越全行业。 芯片设计行业的技术壁垒和晶圆制造行业的资金壁垒决定了，在现阶段， 封装测试行业将是中国半导体产业发展的重点。 在传统封装工艺中，黄金成本占比最高。目前采用铜丝替代金丝是一个大 的趋势。用铜丝引线键合的芯片产品出货占比的上升有助于提高封装企 业的盈利能力。 半导体封装的发展朝着小型化和多I/O 化的大趋势方向发展。具体的技术 发展包括多I/O 引脚封装的BGA 和小尺寸封装的CSP 等。WLSCP 和 TSV 等新技术有望推动给芯片封装测试带来革命性的进步。 中国本土的封装测试企业各有特点：通富微电最直接享受全球产能转移； 长电科技在技术上稳步发展、巩固其行业龙头地位；华天科技依托地域优 势享受最高毛利率的同时通过投资实现技术的飞跃。 中国本土给封装企业做配套的上游企业，如康强电子和新华锦，都有望在 封装行业升级换代的过程中提升自己的行业地位。 风险提示：全球领先的封装测试企业在中国大陆直接投资，这将加大行 业内的竞争。同时用工成本的上升将直接影响半导体封装企业的盈利能 力。 半导体封装产能持续转移 半导体封装环节至关重要 半导体芯片的大体制备流程包括芯片设计->圆晶制造->封装测试。所谓半导体 ?封装（Packaging）?，是半导体芯片生产过程的最后一道工序，是将集成电路用绝缘的材料打包的技术。封装工艺主要有以下功能：功率分配（电源分配）、信号分配、散热通道、隔离保护和机械支持等。封装工艺对于芯片来说是必须的，也是至关重要的一个环节。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能的下降。另外，封装后的芯片也更便于安装和运输。可以说封装是半导体集成电路与电路板的链接桥梁，封装技术的好坏还直接影响到芯片自身的性能和PCB 的设计与制造， 产业分工精细化 随着半导体产业的发展，?摩尔?定律持续地发酵，IC 芯片集成度以几何级数 上升，线宽大幅下降。以INTEL CPU 芯片为例，线宽已经由1978 年推出的8086 的3 μm 发展到2010 年推出Core i 7 的45nm , 对应的晶体管集成度由2.9 万只发展到7.8 亿只。产业链上IC 设计、晶圆制造、封装测试各个环节的难度不断加大，技术门槛也越来越高。同时随着技术水平的飞升和规模的扩大，产业链中的多个环节对资本投入的要求也大幅提高。由单个企业做完覆盖整个产业链工艺的难度越来越大。在这样的大环境下，产业链向专业化、精细化分工发展是一个必然的大趋势。 目前全球的半导体产业链大致可以归纳为几大类参与者：IDM 集成设备制造商；
1-1 原子結構 (c) 1. 每一個已知的元素都有 (a)相同型態的原子 (b)相同數目的原子 (c)唯 一型態的原子 (d)幾種不同型態的原子。 (d) 2. 原子是由哪些組成 (a)一個原子核和唯一的電子 (b)一個原子核和一個 以上的電子 (c)質子、中子和電子 (d)答案(b)和(c)均是。 (a) 3. 原子的原子核是由哪些基本粒子組成 (a)質子和中子 (b)電子 (c)電子 和質子 (d)電子和中子。 (b) 4. 價電子是位於 (a)最接近原子核的軌道 (b)距離原子核最遠的軌道 (c) 繞著原子核的不同軌道 (d)與任何原子無關。 (a) 5. 下面哪一種狀況會產生正離子 (a)價電子脫離原子 (b)在原子的外層軌 道中，電洞的數目比電子多 (c)兩個原子鍵結在一起 (d)原子獲得一個額外的價電子。 1-2 絕緣體、導體和半導體 (d) 6. 目前在電子元件中最常使用的半導體材料是 (a)鍺 (b)碳 (c)銅 (d) 矽。 (d) 7. 絕緣體和半導體的差別在 (a)價電帶和導電帶之間的能隙較寬 (b)自由 電子的數目 (c)原子的結構 (d)以上皆對。 (c) 8. 自由電子位於哪一個能量帶？ (a)第一層能量帶 (b)第二層能量帶 (c)
2▍電子學(上冊) —教師手冊▍ 導電帶(d)價電帶。 (d) 9. 在半導體晶體中，原子是由於下列何種原因而結合在一起(a)價電子之間 的作用力(b)原子間的吸引力(c)共價鍵(d)答案(a)、(b)和(c)均是。 (d) 10. 矽的原子序是(a)8(b)2(c)4(d)14。 (d) 11. 鍺的原子序是(a)8(b)2(c)4(d)32。 (d) 12. 矽原子的價能階層的編號是(a)0(b)1(c)2(d)3。 (c) 13. 矽晶體中的每一個原子都有(a)四個價電子(b)四個傳導電子(c)八個 價電子，其中四個自有，另外四個與其他原子共有(d)沒有價電子，因為 所有的電子都已被共用。 1-3半導體的電流 (b) 14. 電子-電洞對是在下述哪種狀況產生(a)重新結合(b)熱擾動(c)離子化 (d)摻雜。 (a) 15. 重新結合是發生於(a)電子落回電洞中(b)正離子和負離子鍵結在一起 時(c)價電子成為傳導電子時(d)晶體形成時。 (d) 16. 半導體中的電流是由什麼形成的？(a)只由電子形成(b)只由電洞形成 (c)負離子(d)電子和電洞。 1-4N型與P型半導體 (e) 17. 在純質半導體中(a)沒有自由電子(b)自由電子是由熱擾動產生(c)只 有電洞存在(d)電子的數目和電洞一樣(e)答案(b)和(d)均是。 (a) 18. 在純質半導體材料中加入雜質的過程，我們稱為(a)摻雜(b)重新結合 (c)原子變異(d)離子化。 (b) 19. 將三價的雜質加入矽材料中，就會形成(a)鍺(b)p型半導體(c)n型半 導體(d)空乏區。 (c) 20. 在半導體材料中加入五價雜質的目的是(a)降低矽晶體的導電性(b)增
CVD 晶圆制造厂非常昂贵的原因之一，是需要一个无尘室，为何需要无尘室 答：由于微小的粒子就能引起电子组件与电路的缺陷 何谓半导体?; I* s# N* v8 Y! H3 a8 q4 a1 R0 \- W 答：半导体材料的电传特性介于良导体如金属(铜、铝，以及钨等)和绝缘和橡胶、塑料与干木头之间。最常用的半导体材料是硅及锗。半导体最重要的性质之一就是能够藉由一种叫做掺杂的步骤刻意加入某种杂质并应用电场来控制其之导电性。 常用的半导体材料为何' u* k9 `+ D1 v1 U# f5 [7 G 答：硅(Si)、锗(Ge)和砷化家(AsGa): j* z$ X0 w& E4 B3 m. M( N( _; o4 D 何谓VLSI' b5 w; M# }; b; @; \8 g3 P. G 答：VLSI(Very Large Scale Integration)超大规模集成电路5 E3 U8 @- t& \t9 x5 L4 K% _2 f 在半导体工业中，作为绝缘层材料通常称什幺0 r7 i, `/ G1 P! U" w! I 答：介电质(Dielectric). w- j" @9 Y2 {0 L0 f w 薄膜区机台主要的功能为何 答：沉积介电质层及金属层 何谓CVD(Chemical Vapor Dep.) 答：CVD是一种利用气态的化学源材料在晶圆表面产生化学沉积的制程 CVD分那几种? 答：PE-CVD(电浆增强型)及Thermal-CVD(热耦式) 为什幺要用铝铜(AlCu)合金作导线?4 Z* y3 A, G f+ z X* Y5 ? 答：良好的导体仅次于铜 介电材料的作用为何?% Y/ W) h' S6 J, l$ i5 B; f9 [ 答：做为金属层之间的隔离 何谓PMD(Pre-Metal Dielectric) 答：称为金属沉积前的介电质层，其界于多晶硅与第一个金属层的介电质5 |3 X. M$ o; T8 Y, N7 l5 q+ b 何谓IMD(Inter-Metal Dielectric)9 u9 j4 F1 U! Q/ ?" j% y7 O/ Q" m; N, b 答：金属层间介电质层。1 X8 g' q a0 h3 k4 r" X$ l. l 何谓USG? 答：未掺杂的硅玻璃(Undoped Silicate Glass): u0 F0 d! A M+ U( w/ Q 何谓FSG? 答：掺杂氟的硅玻璃(Fluorinated Silicate Glass) 何谓BPSG?& ~- I3 f8 i( Y! M) q, U 答：掺杂硼磷的硅玻璃(Borophosphosilicate glass)6 f/ g4 U& D/ }5 W 何谓TEOS? 答：Tetraethoxysilane用途为沉积二氧化硅 TEOS在常温时是以何种形态存在? 答：液体" q) ]0 H- @9 p7 C8 P; D8 Y. P) X 二氧化硅其K值为3.9表示何义( Y! @1 J! X+ P; b* _$ g 答：表示二氧化硅的介电质常数为真空的3.9倍6 H9 v' O5 U U" R9 w! o$ ` 氟在CVD的工艺上，有何应用 答：作为清洁反应室(Chamber)用之化学气体4 Z& Z5 a* E6 m+ F 简述Endpoint detector之作用原理.6 [2 d$ j" l7 p4 V. f 答：clean制程时,利用生成物或反应物浓度的变化,因其特定波长光线被detector 侦测到
半导体封装技术大全 1、BGA(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚BGA仅为31mm 见方；而引脚中心距为0.5mm 的30 4 引脚QFP 为40mm 见方。而且BGA不用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有 可能在个人计算机中普及。最初，BGA的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为 GPAC(见OMPAC 和GPAC)。 2、BQFP(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。 3、碰焊PGA(butt joint pin grid array) 表面贴装型PGA 的别称(见表面贴装型PGA)。 4、C－(ceramic) 表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。 5、Cerdip 用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip 用于紫外线擦除型EP ROM 以及内部带有EPROM 的微机电路等。引脚中心距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。 6、Cerquad 表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1. 5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8m m、0.65mm、 0.5mm、 0.4mm 等多种规格。引脚数从32 到368。 7、CLCC(ceramic leaded chip carrier) 带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。带有窗口的用于封装紫外线擦除型EPRO M 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ)。 8、COB(chip on board) 板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片焊技术。 9、DFP(dual flat package) 双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。 10、DIC(dual in-line ceramic package) 陶瓷DIP(含玻璃密封)的别称(见DIP). 11、DIL(dual in-line) DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。 12、DIP(dual in-line package) 双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52m m 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分，只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。 13、DSO(dual small out-lint) 双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。 14、DICP(dual tape carrier package) 双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照E
《晶柱成长制程》 硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥有要求的电性特质，接着需要将所有物质融化后再长成单晶的硅晶柱，以下将对所有晶柱长成制程做介绍。 长晶主要程序︰ 融化（MeltDown） 此过程是将置放于石英坩锅内的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。 颈部成长（Neck Growth） 当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种内的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。 晶冠成长（Crown Growth） 长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。 晶体成长（Body Growth） 利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。 尾部成长（Tail Growth） 当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。
《晶柱切片后处理》 硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。 切片（Slicing） 长久以来经援切片都是采用内径锯，其锯片是一环状薄叶片，内径边缘镶有钻石颗粒，晶棒在切片前预先黏贴一石墨板，不仅有利于切片的夹持，更可以避免在最后切断阶段时锯片离开晶棒所造的破裂。切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等特性为制程管制要点。影响晶圆质量的因素除了切割机台本身的稳定度与设计外，锯片的张力状况及钻石锐利度的保持都有很大的影响。 圆边（Edge Polishing） 刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。 研磨（Lapping） 研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。 蚀刻（Etching） 晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀刻液可分为酸性与碱性两种。 去疵（Gettering） 利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的.. IC制程。 抛光（Polishing） 晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种
Bubbler Wet Thermal Oxidation Techniques
Film Deposition Deposition is the process of depositing films onto a substrate. There are three categories of these films: * POLY * CONDUCTORS * INSULATORS (DIELECTRICS) Poly refers to polycrystalline silicon which is used as a gate material, resistor material, and for capacitor plates. Conductors are usually made of Aluminum although sometimes other metals such as gold are used. Silicides also fall under this category. Insulators refers to materials such as silicon dioxide, silicon nitride, and P-glass (Phosphorous-doped silicon dioxide) which serve as insulation between conducting layers, for diffusion and implantation masks,and for passivation to protect devices from the environment.
?平时成绩30% + 考试成绩70% ?名词解释（2x5=10）+ 简答与画图（8x10=80）+ 计算（1x10=10） 名词解释 p型和n型半导体 漂移和扩散 简并半导体 异质结 量子隧穿 耗尽区 阈值电压 CMOS 欧姆接触 肖特基势垒接触 简答与画图 1.从能带的角度分析金属、半导体和绝缘体之间的区别。 2.分析pn结电流及耗尽区宽度与偏压的关系。 3.什么是pn结的整流（单向导电）特性？画出理想pn结电流-电压曲线示意图。 4.BJT各区的结构有何特点？为什么？ 5.BJT有哪几种工作模式，各模式的偏置情况怎样？ 6.画出p-n-p BJT工作在放大模式下的空穴电流分布。 7.MOS二极管的金属偏压对半导体的影响有哪些？ 8.MOSFET中的沟道是多子积累、弱反型还是强反型？强反型的判据是什么？ 9.当VG大于VT且保持不变时，画出MOSFET的I-V曲线，并画出在线性区、非线 性区和饱和区时的沟道形状。 10.MOSFET的阈值电压与哪些因素有关？ 11.半导体存储器的详细分类是怎样的？日常使用的U盘属于哪种类型的存储器，画出 其基本单元的结构示意图，并简要说明其工作原理。 12.画出不同偏压下，金属与n型半导体接触的能带图。 13.金属与半导体可以形成哪两种类型的接触？MESFET中的三个金属-半导体接触分 别是哪种类型？ 14.对于一耗尽型MESFET，画出VG=0, -0.5, -1V（均大于阈值电压）时的I-V曲线示 意图。 15.画出隧道二极管的I-V曲线，并画出电流为谷值时对应的能带图。 16.两能级间的基本跃迁过程有哪些，发光二极管及激光器的主要跃迁机制分别是哪 种？ 计算 Pn结的内建电势及耗尽区宽度
最新封装技术与发展 芯片制作流程 封装大致经过了如下发展进程： 结构方面：DIP 封装(70 年代)->SMT 工艺(80 年代LCCC/PLCC/SOP/QFP)->BGA 封装(90 年代)->面向未来的工艺(CSP/MCM) 材料方面：金属、陶瓷－>陶瓷、塑料－>塑料； 引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点； 装配方式：通孔插装－>表面组装－>直接安装 封装技术各种类型 一．TO 晶体管外形封装 TO （Transistor Out-line）的中文意思是“晶体管外形”。这是早期的封装规格，例如TO-92，TO-92L，TO-220，TO-252 等等都是插入式封装设计。近年来表面贴装市场需求量增大，TO 封装也进展到表面贴装式封装。 TO252 和TO263 就是表面贴装封装。其中TO-252 又称之为D-PAK，TO-263 又称之为D2PAK。D-PAK 封装的MOSFET 有3 个电极，栅极（G）、漏极（D）、源极（S）。其中漏极（D）的引脚被剪断不用，而是使用背面的散热板作漏极（D），直接焊接在PCB 上，一方面用于输出大电流，一方面通过PCB 散热。所以PCB 的D-PAK 焊盘有三处，漏极（D）焊盘较大。
二．DIP 双列直插式封装 DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100 个。封装材料有塑料和陶瓷两种。采用DIP 封装的CPU 芯片有两排引脚，使用时，需要插入到具有DIP 结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP 封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP （含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式）等。 DIP 封装具有以下特点： 1.适合在PCB (印刷电路板)上穿孔焊接，操作方便。 2. 比TO 型封装易于对PCB 布线。 3.芯片面积与封装面积之间的比值较大，故体积也较大。以采用40 根I/O 引脚塑料双列直插式封装(PDIP)的CPU 为例，其芯片面积/封装面积=(3×3)/(15.24×50)=1:86，离1 相差很远。（PS:衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1 越好。如果封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。） 用途：DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。Intel 公司早期CPU，如8086、80286 就采用这种封装形式，缓存(Cache )和早期的内存芯片也是这种封装形式。 三．QFP 方型扁平式封装 QFP(Plastic Quad Flat Pockage)技术实现的CPU 芯片引脚之间距离很小，管脚很细，一般大规模或超大规模集成电路采用这种封装形式，其引脚数一般都在100 以上。基材有陶瓷、金属和塑料三种。引脚中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。 其特点是： 1.用SMT 表面安装技术在PCB 上安装布线。 2.封装外形尺寸小，寄生参数减小，适合高频应用。以0.5mm 焊区中心距、208 根I/O 引脚QFP 封装的CPU 为例，如果外形尺寸为28mm×28mm，芯片尺寸为10mm×10mm，则芯片面积/封装面积=(10×10)/(28×28)=1:7.8，由此可见QFP 封装比DIP 封装的尺寸大大减小。 3.封装CPU 操作方便、可靠性高。 QFP 的缺点是：当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见右图)；带树脂保护环覆盖引脚前端的GQFP；在封装本体里设置测试凸点、放在防止引脚变形的专用夹具里就可进行测试的TPQFP 。 用途：QFP 不仅用于微处理器（Intel 公司的80386 处理器就采用塑料四边引出扁平封装），门陈列等数字逻辑LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。四．SOP 小尺寸封装 SOP 器件又称为SOIC(Small Outline Integrated Circuit)，是DIP 的缩小形式，引线中心距为1.27mm，材料有塑料和陶瓷两种。SOP 也叫SOL 和DFP。SOP 封装标准有SOP-8、SOP-16、SOP-20、SOP-28 等等，SOP 后面的数字表示引脚数，业界往往把“P”省略，叫SO （Small Out-Line ）。还派生出SOJ （J 型引脚小外形封装）、TSOP （薄小外形封装）、VSOP （甚小外形封装）、SSOP （缩小型SOP ）、TSSOP （薄的缩小型SOP ）及SOT （小外形晶