FPGA课程设计报告
设计题目：基于FPGA的FIR滤波器设计
专业：信息类
班级：信息094班
学号：200900484425
姓名：
指导教师：杨艳
2013年1月
基于FPGA的FIR滤波器的设计报告
目录
1 概述 (3)
2 课程设计要求 (4)
3 设计内容 (5)
3.1课程设计内容 (5)
3.1.1 设计题目 (5)
3.1.2 设计要求 (5)
3.2 设计方案的确定 (6)
3.2.1滤波器的设计方法 (6)
3.2.2 滤波器设计实现方法 (7)
3.2.3方案确定 (8)
3.3 设计方案的实现 (8)
3.3.1利用FDATool工具设计FIR数字滤波器 (8)
3.3.2 FIR数字滤波器的FPGA实现 (12)
3.4 仿真测试与分析 (15)
4 心得体会 (17)
5 参考文献 (17)
1 概述
我们学生通过这次的课设深入理解和消化了基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将《数字信号处理》、《集成电路原理与应用》和《《FPGA系统设计与应用》几门课程融合在一起综合应用设计一个实用的数字FIR滤波器。
本报告中首先讲解了这次设计的具体内容，以及所要求的数字FIR滤波器的技术指标。然后，数字滤波器的一些设计方法，并具体确定我这次设计所用的设计方案。
滤波器在matlab中的设计方法应用。通过matlab得到所需滤波器的具体参数h（n），然后用这些所设计的参数，通过Quartus ii工具编程具体实现滤波器功能。
这次滤波器实现过程中，用到以下小模块：
延时器，加法器，乘法器，减法器。
报告中有具体的VHDL源码程序。仿真测试结果。
2 课程设计要求及注意事项
1．设计过程以小组为单位，各组设一个组长，负责组织和协调本小组的讨论、任务分工等；
2．设计过程必须在本组内独立完成，不得跨组参考或抄袭，避免方案出现雷同；
3．设计书一律采用专用报告纸，用统一封面装订；
4．课程设计原则上在3周内做完；
5．最后一周周五进行优秀设计方案评选，在各组推选代表进行方案介绍的基础上，推选出2-3个优秀设计方案。
6．学有余力的学生在完成必做设计内容的基础上，可对内容进一步展开设计，以提高综合应用能力，锻炼独立解决问题的能力。
3 课程设计内容
3.1 课程设计题目及要求
3.1.1 设计题目：基于FPGA的FIR滤波器设计
3.1.2 设计要求
利用所学知识，采用MATLAB和FPGA相结合完成FIR滤波器的设计仿真。采用直接法或分布式算法实现FIR数字滤波器，了解两种算法的优缺点，选择其中一种算法，得出用它来实现FIR滤波器的硬件结构，对其实现方式进行研究，分别采用合适的方法来设计，最后利用FPGA器件实现FIR数字滤波器的硬件电路，并用Matlab对实现的结果进行仿真分析。
设计指标：
1）系统采样频率：10KHz
2）通带边缘频率：1KHz
3）阻带边缘频率：2KHz
4）通带最大衰减：1dB
5）阻带最小衰减：47dB
6）类型：FIR低通
7）输入序列位宽为8位的有符号数（最高位为符号位）；
8）输出序列位宽为16位的有符号数（最高位为符号位）。
3.2 设计方案的确定 3.2.1滤波器的设计方法：
一般可分为时窗函数法和等波纹设计法。 1. 时窗函数法一般设计步骤如下：
A. 根据所需设计的数字滤波器类型（低通、高通、带通、带阻），确定线性相位数字滤波器类型。
B. 根据滤波器阻带衰减s α，选择窗函数)(n w 的类型，根据过渡带宽度确定时窗函数的长度N ,并根据线性相位条件进行修正。
C. 确定理想数字滤波器的频率响应函数()
()()d j w jw d d H e H w e θ=，其中()d H w 为幅度
特性函数，()d w θ为相位特性函数。
D. 计算理想滤波器的单位脉冲响应()d h n ，即1()()2jw jwn d d
h n H
e e dw π
ππ
-
=
?。
E. 加窗得到设计结果()h n ，即()()()d h n h n w n =。 2. 等波纹设计一般步骤如下：
A.根据滤波器的设计指标要求：边界频率、通带最大衰减p α、阻带最小衰减s α等， 计滤波器的长度，并确定幅度误差加权函数。
B.采用雷米兹交替算法，获得所设计的滤波器的单位脉冲响应)(n h
3.2.2 滤波器设计实现方法
一般有线性相位FIR 直接型结构和分布式算法的设计。
3.2.3方案确定
经过多种方案的比较，本次设计最终的方案是：等波纹法的改进的直接型结构FIR 数字滤波器
利用MATLAB 提供的FDATOOL 滤波器设计工具，采用等波纹法的设计。设计的实现为线性相位FIR 滤波器的直接结构。
3.3 方案实现
3.3.1 利用FDATool 工具设计FIR 数字滤波器
FIR 滤波器设计系数的确定 等波纹法低通滤波器：
阶数：15 采样频率：10k 通带频率：1k 阻带频率：2k 通带衰减1db 阻带衰减：47db
滤波器类型：等波纹FIR
滤波器幅频响应
滤波器相频响应
滤波器系数
导出后的系数
Num*（2^6）
Columns 1 through 9 (括号内指在FPGA中不带负号的具体移位实现，)
-0.5695（右移1位）-1.4400（原数+右移1位）-2.0498（左移1位）-1.1969（原数+右移2位） 2.0784（左移1位）7.5634（左移2位+左移1+原数+右移1位）13.5214（左移3位+左移2位+原数+右移1位）17.4256（左移4位+原数+右移1位）17.4256
Columns 10 through 16
13.5214 7.5634 2.0784 -1.1969 -2.0498 -1.4400 -0.5695
3.3.2 FIR数字滤波器的FPGA实现
一，工程实现概述
工程设计所用的模块有：
顶层原理图文件： fir.qdf。
底层vhdl文件：延时器：suoc8。
实现系数相乘的mult0~mult7 。
加法器：add889，add41415，add51516，
减法器：sub16
直接型结构的FPGA实现。顶层原理图如下：
我的原理说明是根据上面原理图的设计顺序逐步进行的。
1 寄存器（延时器）。
原理图上标有suoc8的器件。输入8位数据，通过suoc8的D触发寄存器，达到延时的作用。
2 第一级加法器
数据通过add889,就是8位数字输入，9位数字输出加法器，完成第一级相加运算，因为本题是16阶FIR数字滤波器，它的滤波系数有对称的关系，所以采用上面的第一级加法器，达到简化运算的效果。
3 乘法器
乘法器用来将数据乘以由matlab计算得到的滤波系数，各系数的结果是通过移位运算得到，节约了硬件乘法器资源。
由系数可知：-0.5695（右移1位）-1.4400（原数+右移1位）-2.0498（左移1位）-1.1969（原数+右移2位） 2.0784（左移1位）7.5634（左移2位+左移1+原数+右移1位）13.5214（左移3位+左移2位+原数+右移1位）17.4256（左移4位+原数+右移1位）前4个全为负，后4个全为正。因此前四个相加，后四个相加，再用后四个的结果减去前四个结果，即可得到有负号相乘的最终结果。
但在乘法器设计时暂时没有考虑符号，符号问题由下面的减法器实现。
4 第二级加
第二级加法器为add141415。Add141415就是说14位数据加14位数据输出15位数据。在乘法级时，我已将数据全都整理成14位输出，所以这级可用同一类型加法器。
5 第三级加
与上一级大体相同的原理，加法器为add151516。
6 减法器输出
输出通过减法器sub16：16位数减去16位数结果输出16位数。由于是向减，不会有溢出现象，因此没做符号位的扩展。到此，整个FIR数字滤波器设计完毕，下面详细说明各个部分的具体实现。
二，详细说明
我的说明是根据上面的概要逐一展开的。
我的设计是先编写各个功能的vhdl源文件，再生成功能模块，最后在顶层用原理图的设计方法连线，组成整个系统。
1 寄存器（延时器）
设计中用D触发器组成寄存器，实现寄存功能。这里用来寄存一组8位的二进制数据。实现功能：
在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。
源文件：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY suoc8 IS
PORT( clk : IN STD_LOGIC;
clear : IN STD_LOGIC;
Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );
END suoc8;
ARCHITECTURE a OF suoc8 IS
BEGIN
PROCESS(clk,clear)
BEGIN
IF clear='1' THEN
Dout<="00000000";
ELSIF clear='0' THEN
IF(clk'EVENT AND clk='1') THEN
Dout <= Din;
END IF;
END IF;
END PROCESS;
END a;
2 第一级加法器
实现两个二进制数字的相加运算。当到达时钟上升沿时，将两数输入，运算，输出结果。源文件：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_arith.ALL;
ENTITY add889 is
PORT(clk : in STD_LOGIC;
Din1,Din2 :in signed (7 downto 0);
Dout:out signed(8 downto 0));
END add889;
ARCHITECTURE a of add889 is
SIGNAL s1: signed(8 downto 0);
SIGNAL s2: signed(8 downto 0);
BEGIN
s1<=(Din1(7)&Din1);
s2<=(Din2(7)&Din2);
PROCESS(Din1,Din2,clk)
BEGIN
if clk'event and clk='1' then
Dout<=s1+s2;
end if;
end process;
end a;
3 乘法器
功能：
将数据乘以由matlab计算得到的滤波系数。总共有8个乘法器。
源文件（以mult1为例）：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
ENTITY mult1 is
PORT
( clk : IN STD_LOGIC;
Din : IN SIGNED (8 DOWNTO 0);
Dout : OUT SIGNED (13 DOWNTO 0));
END mult1;
ARCHITECTURE a OF mult1 IS
SIGNAL s1 : SIGNED (13 DOWNTO 0);
--SIGNAL s2 : SIGNED (10 DOWNTO 0);
SIGNAL s3 : SIGNED (13 DOWNTO 0);
BEGIN
P1:process(Din)
BEGIN
s1(13 DOWNTO 5)<=Din;
s1( 4 DOWNTO 0)<="00000";
--s2(10 DOWNTO 1)<=Din;
--s2(0)<='0';
if Din(8)='0' then
s3<=("00000"&Din)+("000000"&Din(8 DOWNTO 1));
else
s3<=("11111"&Din)+("111111"&Din(8 DOWNTO 1));
end if;
end process;
P2: PROCESS(clk)
BEGIN
if clk'event and clk='1' then
Dout<=s3;
end if;
END PROCESS;
END a;
4 第二级加
对于乘了滤波系数的数据，进行第二次的加和，
以add41415为例源码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_arith.ALL;
ENTITY add141415 is
PORT(clk : in STD_LOGIC;
Din1,Din2 :in signed (13 downto 0);
Dout:out signed(14 downto 0));
END add141415;
ARCHITECTURE a of add141415 is
SIGNAL s1: signed(14 downto 0);
SIGNAL s2: signed(14 downto 0);
BEGIN
s1<=(Din1(13)&Din1);
s2<=(Din2(13)&Din2);
PROCESS(Din1,Din2,clk)
BEGIN
if clk'event and clk='1' then
Dout<=s1+s2;
end if;
end process;
end a;
5输出减法器
乘法系数为正的各分支之和减去乘法系数为负的各分支。Din1接正，Din2接负。
源码如下sub16：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_arith.ALL;
ENTITY sub16 is
PORT(clk : in STD_LOGIC;
Din1,Din2 :in signed (15 downto 0);
Dout:out signed(15 downto 0));
END sub16;
ARCHITECTURE a of sub16 is
SIGNAL s1: signed(16 downto 0);
SIGNAL s2: signed(16 downto 0);
SIGNAL s3: signed(16 downto 0);
BEGIN
s1<=Din1(15)&Din1;
s2<=Din2(15)&Din2;
PROCESS(Din1,Din2,clk)
BEGIN
if clk'event and clk='1' then s3<=s1-s2; end if;
end process;
Dout<=s3(16 downto 1); end a;
3.4 仿真测试与分析
为了测试15阶等波纹FIR 低通滤波器的滤波性能，本设计加入了输入
)**10000cos()**500sin()(t pi t pi t x += 的信号，其中)
**10000cos()(t pi t x N =是叠加在)**500sin()(t pi t x S =上的噪声。如图4-4所示，假设抽样频率为1000，则经过抽样的输入序列为： )*cos()**05.0sin()(n pi n pi n x +=，取n=0,1…39,由于)(n x 为浮点数，本设计将)(n x 扩大2^4倍，得到)(n x d ，然后再取整。具体如表4-4所示：
表4-4 输入序列的处理
抽样，放大取整后的40个输入数据如下：
Din=[16,-13,21 ,-9, 25,-4,29, -2, 31,0,32, 0, 31, -2,29, -5,25, -9, 21,-13,16,-19, 11,-23,7,-27,3,-30, 1, -32,0, -32,1,-30, 3,-27,7,-23,11,-19]
滤波系数：h=[-0.5,-1.4,-2.0,-1.2,2.0,7.5,13.5,17.4,17.4,13.5,7.5,2.0,-1.2,-1.4,-0.5]
Quartus II 仿真波形如下：
如仿真图输出为：
Dout=[-4,-9,-11,-10,4,25,57,89,126,167,222,285,358,427,486,532,560,574,573,558,527,484,430,3 66,295,217,133,45,-45,-133,-217,-295,-366,-430,-485,-529,-560,-576,-560,-525,-476,-418,-356,-2 99,-243,-191,-136,-82,-33,-1,17,12,5]
Matlab中卷积结果如下：
y=round(conv(h,Din)/2)
y =
Columns 1 through 24
-4 -8 -12 -9 3 27 56 90 126 170 222 287 358
432 490 536 563 583 582 571 539 500 443 383
Columns 25 through 48
309 234 147 61 -34 -121 -210 -286 -363 -425 -486 -529 -566 -580 -585 -568 -539 -489 -434 -371 -315 -258 -207 -149
Columns 49 through 54
-96 -45 -11 9 11 5
仿真结果与matlab 计算结果比较可知基本一样。
在matlab 中输出函数)*cos()**05.0sin()(t pi t pi t x +=如图： t=0:.5:50;
y=sin(0.05*pi*t)+cos(pi*t); plot(t,y);
抽样40点x （n ）如下：
t = 0 : 1 : 39;y = sin(0.05*pi*t)+cos(pi*t);stem(t, y);
仿真输出在matlab中杆状图表示：
Dout=[-4,-9,-11,-10,4,25,57,89,126,167,222,285,358,427,486,532,560,574,573,558,527,484,430,3 66,295,217,133,45,-45,-133,-217,-295,-366,-430,-485,-529,-560,-576,-560,-525,-476,-418,-356,-2 99,-243,-191,-136,-82,-33,-1,17,12,5]
t=0:52;stem(t,Dout);
滤波后有Dout得如下图：
结论：比较仿真输出与matlab计算输出几乎完全一样，可得所设计是正确的。
4 心得体会
在这次的课程设计中，将以前的所学知识得到一个综合的应用和巩固学习。首先，这次课设能够完全顺利的实现最终的结果，要感谢我们的指导老师杨艳老师：老师您辛苦了。
然后，通过这次课设学习到了，具体滤波器的设计与应用。这次设计的是个低通滤波器，但可以举一反三的效果，以后无论是高通，带通，带阻滤波器都会设计应用。
另外，这次课设让我重新熟悉到了，功能强大的matlab工具软件。通过课设现在可以进一步的对matlab中一些功能函数的运用。
最后，对嵌入式FPGA的具体系统设计应用有了一个更加确切的认识与实践。
5 参考文献
[1]刘爱荣.EDA技术与CPLD/FPGA开发应用简明教程[M]. 北京：清华大学出版社,2007.
[2]潘松.EDA技术实用教程[M]. 北京：清华大学出版社,2006.
[3]薛年喜. MA TLAB在数字信号处理中的应用[M]. 北京：清华大学出版社,2003.
[4]程佩青. 数字信号处理教程[M]. 北京：清华大学出版社,2003.
电子科技大学信息与软件工程学院学院标准实验报告 （实验）课程名称数字信号处理 电子科技大学教务处制表
电 子 科 技 大 学 实 验 报 告 学生姓名： 学 号： 指导教师： 实验地点： 实验时间：14-18 一、实验室名称：计算机学院机房 二、实验项目名称：fir 低通滤波器的设计 三、实验学时： 四、实验原理： 1. FIR 滤波器 FIR 滤波器是指在有限范围内系统的单位脉冲响应h[k]仅有非零值的滤波器。M 阶FIR 滤波器的系统函数H(z)为 ()[]M k k H z h k z -==∑ 其中H(z)是k z -的M 阶多项式，在有限的z 平面内H(z)有M 个零点，在z 平面原点z=0有M 个极点. FIR 滤波器的频率响应 ()j H e Ω 为 0 ()[]M j jk k H e h k e Ω -Ω ==∑ 它的另外一种表示方法为 () ()()j j j H e H e e φΩΩΩ=
其中 () j H e Ω和()φΩ分别为系统的幅度响应和相位响应。 若系统的相位响应()φΩ满足下面的条件 ()φαΩ=-Ω 即系统的群延迟是一个与Ω没有关系的常数α，称为系统H(z)具有严格线性相位。由于严格线性相位条件在数学层面上处理起来较为困难，因此在FIR 滤波器设计中一般使用广义线性相位。 如果一个离散系统的频率响应 ()j H e Ω 可以表示为 ()()()j j H e A e αβΩ-Ω+=Ω 其中α和β是与Ω无关联的常数，()A Ω是可正可负的实函数，则称系统是广义线性相位的。 如果M 阶FIR 滤波器的单位脉冲响应h[k]是实数，则可以证明系统是线性相位的充要条件为 [][]h k h M k =±- 当h[k]满足h[k]=h[M-k],称h[k]偶对称。当h[k]满足h[k]=-h[M-k],称h[k]奇对称。按阶数h[k]又可分为M 奇数和M 偶数，所以线性相位的FIR 滤波器可以有四种类型。 2. 窗函数法设计FIR 滤波器 窗函数设计法又称为傅里叶级数法。这种方法首先给出()j d H e Ω， ()j d H e Ω 表示要逼近的理想滤波器的频率响应，则由IDTFT 可得出滤波器的单位脉冲响应为 1 []()2j jk d d h k H e e d π π π ΩΩ-= Ω ? 由于是理想滤波器，故 []d h k 是无限长序列。但是我们所要设计的FIR 滤波 器，其h[k]是有限长的。为了能用FIR 滤波器近似理想滤波器，需将理想滤波器的无线长单位脉冲响应 []d h k 分别从左右进行截断。 当截断后的单位脉冲响应 []d h k 不是因果系统的时候，可将其右移从而获得因果的FIR 滤波器。
开题报告 电子信息工程 基于FPGA的CIC滤波器的设计与仿真 一、综述本课题国内外研究动态，说明选题的依据和意义 基于多速率信号处理原理，设计了用于下变频的CIC抽取滤波器，由于CIC滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现。滤波器的结构简单, 需要的存储量小, 是被证明在高速抽取和插值系统中非常有效的单元。 随着数字信号处理算法的不断优化，数字信号处理器（Digital Signal Processors, DSPs）性能的不断提高，数字信号处理技术越来越被广泛地应用在各个领域。数字信号处理技术正朝着高速高性能方向发展，因此这对数字信号处理的手段和工具也提出了更高的要求。 随着现场可编程门阵列（Field Programmable Gate Array, FPGA）制造工艺的不断改进，其集成度和性能的不断提高，采用FPGA对数字信号进行处理越来越受到重视。与DSP相比，FPGA有着不可比拟的优势。一方面，与DSP靠程序指针来运行程序相比，FPGA执行算法的本质是靠电路并行执行的，因此在同样的时钟频率下，使用FPGA完成数字信号处理算法要比使用DSP快得多。另一方面，由于FPGA编程灵活，资源可重新配置，使得在实现数字信号处理时更加灵活，成本更低。因此，FPGA性能的不断提高，能够满足未来复杂数字信号高速实时处理的要求。 用FPGA设计滤波器，无非是是设计一些乘累加单元，其滤波器的各种特性即滤波参数可以通过MATLAB仿真获得。所以首先要做的是确定你滤波器的设计要求，在MATLAB中仿真设计出该滤波器，从而导出滤波器系数，才能在FPGA中使用。 CIC滤波器由于其无需乘法器以及结构特殊，在移动电视直放站的数字信号处理中，可以高效地胜任抽取滤波的任务。然而C1C滤波器也有缺陷，一者通带下垂严重，二者信号折叠带衰减不充分，而且此两者难以兼顾。RS修正法和Kaiser—Hamming补偿法联合使用于CIC滤波器的改进技术中，有效地解决了该问题。 在移动通信系统中，软件无线电的概念已显得越来越重要。众所周知SRC滤波部分的一个重点就是抑制潜在的混叠部分，有一种时变CIC滤波器，他同样是通过先A倍内插再B倍抽样来实现采样率的转换。因此，改进的CIC滤波器在软件无线电中有大的重
滤波器设计原理 本文将介绍数字滤波器的设计基础及用窗函数法设计FIR 滤波器的方法，运用MATLAB 语言实现了低通滤波器的设计以及用CCS软件进行滤波效果的观察。读取语音文件，并加入一定的随机噪声，最后使用窗函数滤波法进行语音滤波，将加噪后的语音文件转换为.dat文件使其能和ccs软件链接，输出个阶段的时域和频域波形。 根据数字滤波器冲激响应函数的时域特性。可将数字滤波器分为两种，即无限长冲激响应( IIR) 滤波器和有限长冲激响应(FIR) 滤波器。IIR 滤波器的特征是具有无限持续时间的冲激响应；FIR 滤波器冲激响应只能延续一定时间。其中FIR 滤波器很容易实现严格的线性相位，使信号经过处理后不产生相位失真，舍入误差小，稳定等优点。能够设计具有优良特性的多带通滤波器、微分器和希尔伯特变换器，所以在数字系统、多媒体系统中获得极其广泛的应用。FIR数字滤波器的设计方法有多种，如窗函数设计法、最优化设计和频率取样法等等。而随着MATLAB软件尤其是MATLAB 的信号处理工具箱和Simulink 仿真工具的不断完善，不仅数字滤波器的计算机辅助设计有了可能而且还可以使设计达到最优化。 FIR滤波器的窗函数法的设计 采用汉明窗设计低通FIR滤波器 使用b=fir1(n,Wn)可得到低通滤波器。其中，0Wn1，Wn=1相当于0.5。其语法格式为 b=fir1(n,Wn); 采用：b=fir1(25, 0.25); 得到归一化系数：
或者在命令行输入fdatool进入滤波器的图形设置界面，如下图所示 得到系数（并没有归一化） const int BL = 26; const int16_T B[26] = { -26, 33, 126, 207, 138, -212, -757, -1096, -652, 950, 3513, 6212, 7948, 7948, 6212, 3513, 950, -652, -1096, -757, -212, 138, 207, 126, 33, -26 }; FIR滤波器的设计（Matlab） 技术指标为：采用25阶低通滤波器，汉明窗(Hamming Window)函数，截止频率为1000Hz，采样频率为8000Hz，增益40db。 下面的程序功能是：读取语音文件，并加入一定的随机噪声，最后使用窗函数滤波法进行语音滤波，将加噪后的语音文件转换为.dat文件使其能和ccs软件链接，输出个阶段的时域和频域波形。
FPGA实现FIR抽取滤波器的设计FIR(fini te impulse response)滤波器是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位冲激响应是有限的，没有输入到输出的反馈，系统稳定。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件的发展，使用FPG A来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR滤波器。 1 FIR滤波器工作原理 在进入FIR滤波器前，首先要将信号通过A／D器件进行模数转换，使之成为8bit的数字信号，一般可用速度较高的逐次逼进式A／D转换器，不论采用乘累加方法还是分布式算法设计FIR滤波器，滤波器输出的数据都是一串序列，要使它能直观地反应出来，还需经过数模转换，因此由FPGA构成的FIR滤波器的输出须外接D／A模块。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主导的通用DSP芯片来说，其并行性和可扩展性更好，利用FPGA乘累加的快速算法，可以设计出高速的FIR数字滤波器。
2 16阶滤波器结构 在滤波过程中实现抽取，对于抽取率为N的抽取滤波器而言，当进来N个数据时滤波器完成1次滤波运算，输出1次滤波结果。抽取滤波器的结果和先滤波后抽取的结果是一致的，只是对于同样的数据，进行滤波运算的次数大大减少。在数字系统中采用拙取滤波器的最大优点是增加了每次滤波的可处理时间，从而达到实现高速输入数据的目的。采样数据与滤波器系数在控制电路的作用下，分别对应相乘并与前一个乘积累加，经过多次(有多少阶就要多少次)反复的乘累加最后输出滤波结果，将相同系数归类，16阶滤波器公式： 乘法器的数量减少一半，但加法器的数量增多了，但相对乘法运算来说，加法运算所占用的资源少的多，运算的速度也快得多。 3 滤波器系数的求取 使用Matlab集成的滤波器设计工具FDAtool，可以完成多种滤波器的数值设计、分析与评估，设计16阶低通滤波器参数如下：
实验报告 课程名称：数字信号处理指导老师：刘英成绩：_________________实验名称： FIR数字滤波器设计与使用同组学生姓名：__________ 一、实验目的和要求 设计和应用FIR低通滤波器。掌握FIR数字滤波器的窗函数设计法，了解设计参数（窗型、窗长）的影响。 二、实验内容和步骤 编写MATLAB程序，完成以下工作。 2-1 设计两个FIR低通滤波器，截止频率 C =0.5。 （1）用矩形窗，窗长N=41。得出第一个滤波器的单位抽样响应序列h 1(n)。记下h 1 (n) 的各个抽样值，显示h 1 (n)的图形（用stem(.)）。求出该滤波器的频率响应（的N 个抽样）H 1(k)，显示|H 1 (k)|的图形（用plot(.)）。 （2）用汉明窗，窗长N=41。得出第二个滤波器的单位抽样响应序列h 2(n)。记下h 2 (n) 的各个抽样值，显示h 2(n)的图形。求出滤波器的频率响应H 2 (k)，显示|H 2 (k)|的 图形。 （3）由图形，比较h 1(n)与h 2 (n)的差异，|H 1 (k)|与|H 2 (k)|的差异。 2-2 产生长度为200点、均值为零的随机信号序列x(n)（用rand(1,200)0.5）。显示x(n)。 求出并显示其幅度谱|X(k)|，观察特征。 2-3 滤波 （1）将x(n)作为输入，经过第一个滤波器后的输出序列记为y 1(n)，其幅度谱记为|Y 1 (k)|。 显示|X(k)|与|Y 1 (k)|，讨论滤波前后信号的频谱特征。 （2）将x(n)作为输入，经过第二个滤波器后的输出序列记为y 2(n)，其幅度谱记为|Y 2 (k)|。 比较|Y 1(k)|与|Y 2 (k)|的图形，讨论不同的窗函数设计出的滤波器的滤波效果。 2-4 设计第三个FIR低通滤波器，截止频率 C =0.5。用矩形窗，窗长N=127。用它对x(n)进行滤波。显示输出信号y
cic滤波器的FPGA实现 发布时间：2016-01-26 15:07:21 技术类别：CPLD/FPGA 一、关于多采样率数字滤波器 很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号，具体例子我也不解释了，我们大学课本上多速率数字信号处理这一章也都举了不少的例子。 按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换 但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。 二、抽取 先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素 下面来具体来介绍 如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8 Khz ，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。 上面是采样频率为8K的数字信号频域图，现在我要对这个数字信号进行时域抽取，从而来降低信号的采样率，我们知道，一旦我们对数字信号进行时域抽取，那么采样率下降，而采样率就是数字信号频域的波形周期，那么也就是周期下降，所以，我们对信号进行抽取要有个度，要在满足抽样定理的条件下对信号进行抽取，否则就会发生频谱混叠。
目录 引言 (4) 第一章FPGA的设计流程 (5) 1.1 FPGA概述 (5) 1.2 FPGA设计流程 (9) 1.3硬件描述语言HDL(Hardware Description Language) (10) 1.4 FPGA开发工具Quartus Ⅱ软件设计流程 (13) 第二章有限冲激响应(FIR)滤波器的原理及设计 (16) 2.1数字信号处理基础原理 (16) 2.2 FIR滤波器背影知识 (19) 2.3 FIR数字滤波器原理 (21) 2.4 利用窗函数法设计FIR滤波器 (26) 第三章FIR 数字滤波器的FPGA实现 (31) 3.1串行FIR滤波器原理 (31) 3.2分布式算法基础 (32) 3.3直接型FIR滤波器的原理结构图 (34) 3.4具有转置结构的FIR滤波器 (36) 第四章结论与总结 (40) 谢辞 (42) 参考文献 (43)
摘要:本论文课题是《基于FPGA的FIR滤波器设计与实现》。数字滤波器是语音与图象处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件，它能满足滤波器对幅度和线性相位的严格要求，避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应（FIR）滤波器能在设计任意幅频特性的同时保证严格的线性相位特性。因此在许多应用领域都显示了强大的生命力，具有重要应用意义。本文介绍了用VHDL实现线性相位FIR（有限长单位冲激响应）滤波器。提出了一种基于FPGA的FIR滤波器设计方案。介绍了基于FPGA的FIR滤波器的数字信号处理的算法设计，采用直接型和转置型的基本结构来设计，其运算效率明显提高，并结合先进的EDA软件进行高效的设计和实现，并给出了用Quartus Ⅱ运行的仿真结果。该设计对FPGA硬件资源的利用高效合理，用VHDL编程，在PFGA中实现了高采样率的FIR滤波器。关键字：FIR滤波器；FPGA；VHDL；MATLAB；Quartus Ⅱ
基于matlab的FIR低通-高通-带通-带阻滤波器设计
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北京师范大学 课程设计报告 课程名称： DSP 设计名称：FIR 低通、高通带通和带阻数字滤波器的设计姓名： 学号: 班级： 指导教师： 起止日期： 课程设计任务书
学生班级： 学生姓名： 学号： 设计名称： FIR 低通、高通带通和带阻数字滤波器的设计 起止日期： 指导教师： 设计目标： 1、采用Kaiser 窗设计一个低通FIR 滤波器 要求： 采样频率为8kHz ； 通带：0Hz~1kHz ，带内波动小于5%； 阻带：1.5kHz ，带内最小衰减：Rs=40dB 。 2、采用hamming 窗设计一个高通FIR 滤波器 要求： 通带截至频率wp=rad π6.0, 阻带截止频率ws=rad π4.0， 通带最大衰减dB p 25.0=α,阻带最小衰减dB s 50=α 3、采用hamming 设计一个带通滤波器 低端阻带截止频率 wls = 0.2*pi ； 低端通带截止频率 wlp = 0.35*pi ； 高端通带截止频率 whp = 0.65*pi ； 高端阻带截止频率 whs = 0.8*pi ； 4、采用Hamming 窗设计一个带阻FIR 滤波器 要求： 通带：0.35pi~0.65pi ，带内最小衰减Rs=50dB ； 阻带：0~0.2pi 和0.8pi~pi ，带内最大衰减：Rp=1dB 。
FIR 低通、高通带通和带阻数字滤波器的设计 一、 设计目的和意义 1、熟练掌握使用窗函数的设计滤波器的方法，学会设计低通、带通、带阻滤波器。 2、通过对滤波器的设计，了解几种窗函数的性能，学会针对不同的指标选择不同的窗函数。 二、 设计原理 一般，设计线性相位FIR 数字滤波器采用窗函数法或频率抽样法，本设计采用窗函数法，分别采用海明窗和凯泽窗设计带通、带阻和低通。 如果所希望的滤波器的理想频率响应函数为)(jw d e H ，如理想的低通，由信号系统的知识知道，在时域系统的冲击响应h d (n)将是无限长的，如图2、图3所示。 H d (w) -w c w c 图2 图3 若时域响应是无限长的，则不可能实现，因此需要对其截断，即设计一个FIR 滤波器频率响应∑-=-=1 0)()(N n jwn jw e n h e H 来逼近)(jw d e H ，即用一个窗函数w(n)来 截断h d (n)，如式3所示： )()()(n w n h n h d = （式1）。 最简单的截断方法是矩形窗，实际操作中，直接取h d (n)的主要数据即可。 )(n h 作为实际设计的FIR 数字滤波器的单位脉冲响应序列，其频率响应函数为： ∑-=-=1 0)()(N n jwn jw e n h e H （式2） 令jw e z =，则 ∑-=-=1 0)()(N n n z n h z H （式3）， 式中，N 为所选窗函数)(n w 的长度。
基于FPGA的CIC数字滤波器的设计 摘要：级联积分梳状（Cascade Integrator Comb，CIC）滤波器是数字系统中实现大采样率变化的多速率滤波器，已经证明是在高速抽取和插值系统中非常有效的单元，在数字下变频（DDC）和数字上变频（DUC）系统中有广泛的应用。它不包含乘法器，只是由加法器，减法器和寄存器组成，而且需要的加法器的数目也减少了许多，因此CIC滤波器比FIR和IIR滤波器更节省资源，并且实现简单而高速。本文主要讨论了CIC滤波器的基本原理和基于FPGA的仿真实现方法，具体是采用Verilog HDL语言编程，将滤波器分为积分器模块和梳状器模块2个部分，对每个模块进行具体的功能分析和设计实现，最后通过Modelsim 仿真对滤波器的性能进行分析，验证了设计的正确性。 关键词：CIC滤波器；抽取；FPGA；Verilog HDL the Design of Cascade Integrator Comb Filter Based on FPGA Abstract:CIC (Cascade Integrator Comb, CIC) filter is a digital system to achieve large changes in multi-rate sampling rate filter, which has been proven to be a very effective unit in the high-speed extraction and interpolation system. It is widely used in the digital down conversion (DDC ) and digital up conversion (DUC) systems. It does not contain the multiplier, but just composes by adders, subtractors and registers, and the number of needing adders is reduced a lot. So it takes fewer resources than FIR filter and IIR filter. And the speed of CIC filter is very high and it is also very convenient to realize.This article discusses the basic principles of CIC filter and the simulation way based on FPGA. The modules were described with Verilog HDL. Firstly, the filter was divided into two parts which were integration module and the comb module. Then the function of each module were analyzed and designed. Finally the performance of the filter was analyzed under ModelSim and the correctness of the design was verified. Keywords：CIC filter; Decimation; FPGA; Verilog HDL 1. 引言： 数字滤波是数字信号分析中最重要的组成部分之一，数字滤波与模拟滤波相比，具
FIR带通滤波器的FPGA实现 时间：2009-11-11 09:14:40 来源：现代电子技术作者：石兴华，吴光敏引言 在FPGA应用中，比较广泛而基础的就是数字滤波器。根据其单位冲激响应函数的时域特性可分为无限冲击响应(Infinite Impulse Response，IIR)滤波器和有限冲击响应(Finite Impulse Response，FIR)滤波器。DSP Builder集成了Altera和Matlab／Simulink基于FPGA的信号处理的建模和设计。该工具可以将数字信号处理算法(DSP)系统表示成为一个高度抽象的模块，在不降低硬件性能的前提下，自动将系统映射为一个基于FPGA的硬件设计方案。即支持设计者在Matlab中完成算法设计，在Simulink软件中完成系统集成，然后通过SignalCompiler(模块名)生成在QuartusⅡ软件中可以使用的硬件描述语言，最终实现硬件系统的设计。FIR滤波器是DSPBuilder应用中最为常用的模块之一，在此基于上述基础，设计实现了基于模块的FIR数字带通滤波器。 1 基于DSP Builder的滤波系统设计 1．1 FIR滤波器原理 有限冲激响应(Finite Impulse Response，FIR)滤波器是由有限个采样值组成，实现的方式是非递归、稳定的，在满足幅频响应要求的同时，可以获得严格的线性相位特性，因此在高保真的信号处理等领域得到广泛应用。 对于一个FIR滤波器系统，它的冲击相应总是有限长的，其系统函数可记为： 最基本的FIR滤波器可表示为： 式中：z(n)是输入采样序列；h(n)是滤波器系数；L是滤波器阶数；y(n)表示滤波器输出序列，为x(n)和h(n)的卷积。FIR滤波器基本结构如图1所示。 对于一个4阶滤波器子系统其输出可表示为： 可见在这个子系统中共需要4个延时器，4个乘法单元和一个4输入的加法器，并可以根据实际需要选择调用子系统构成多阶滤波器。 1．2 滤波的总体要求及实现
《DSP技术与应用》课程设计报告 课题名称：基于DSP Builder的FIR数字滤波器的设计与实现 学院：电子信息工程学院 班级：11级电信本01班 学号： 姓名：
题目基于DSP Builder的FIR数字滤波器的设计与实现 摘要 FIR数字滤波器是数字信号处理的一个重要组成部分，由于FIR数字滤波器具有严格的线性相位，因此在信息的采集和处理过程中得到了广泛的应用。本文介绍了FIR数字滤波器的概念和线性相位的条件，分析了窗函数法、频率采样法和等波纹逼近法设计FIR滤波器的思路和流程。在分析三种设计方法原理的基础上，借助Matlab仿真软件工具箱中的fir1、fir2和remez子函数分别实现窗函数法、频率采样法和等波纹逼近法设计FIR滤波器。然后检验滤波器的滤波效果，采用一段音频进行加噪声然后用滤波器滤，对比三段音频效果进而对滤波器的滤波效果进行检验。仿真结果表明，在相频特性上，三种方法设计的FIR滤波器在通带内都具有线性相位；在幅频特性上，相比窗函数法和频率采样法，等波纹逼近法设计FIR滤波器的边界频率精确，通带和阻带衰减控制。
Abstract FIR digital filter is an important part of digital signal processing, the FIR digital filter with linear phase, so it has been widely applied in the collection and processing of information in the course of. This paper introduces the concept of FIR digital filter with linear phase conditions, analysis of the window function method and frequency sampling method and the ripple approximation method of FIR filter design ideas and processes. Based on analyzing the principle of three kinds of design methods, by means of fir1, fir2 and Remez function of Matlab simulation software in the Toolbox window function method and frequency sampling method and respectively realize equiripple approximation method to design FIR filter. Then test the filtering effect of the filter, using an audio add noise and then filter, test three audio effects and comparison of filter filtering effect. Simulation results show that the phase frequency characteristic, three design methods of FIR filter with linear phase are in the pass band; the amplitude frequency characteristics, compared with the window function method and frequency sampling method, equiripple approximation method Design of FIR filter with accurate boundary frequency, the passband and stopband attenuation control.
河北科技大学课程设计报告 学生姓名：学号： 专业班级： 课程名称： 学年学期 指导教师： 20 年月
课程设计成绩评定表 学生姓名学号成绩 专业班级起止时间 设计题目 指 导 教 师 评 指导教师： 语 年月日
目录 1. 窗函数设计低通滤波器 1.1设计目的 (1) 1.2设计原理推导与计算 (1) 1.3设计内容与要求 (2) 1.4设计源程序与运行结果 (3) 1.5思考题 (10) 1.6心得体会 (14) 参考文献 (15)
1.窗函数设计低通滤波器 1.1设计目的 1. 熟悉设计线性相位数字滤波器的一般步骤。 2. 掌握用窗函数法设计FIR 数字滤波器的原理和方法。 3. 熟悉各种窗函数的作用以及各种窗函数对滤波器特性的影响。 4. 学会根据指标要求选择合适的窗函数。 1.2设计原理推导与计算 如果所希望的滤波器的理想的频率响应函数为() ωj d e H ，则其对应的单位脉冲响应为 ()() ωπ ωωπ π d e e H n h j j d d ?- = 21 （4.1） 窗函数设计法的基本原理是设计设计低通FIR 数字滤波器时，一般以理想低通滤波特性为逼近函数() ωj e H ，即 () ?????≤<≤=-π ωωωωωαω c c j j d ，， e e H 0,其中21-=N α ()() ()[]() a n a n d e e d e e H n h c j j j j d d c c --= = = ??- -- πωωπ ωπ ωαωω ωαω π π ω sin 21 21 用有限长单位脉冲响应序列()n h 逼近()n h d 。由于()n h d 往往是无限长序列，而且是非因果的，所以用窗函数()n ω将()n h d 截断，并进行加权处理，得到： ()()()n n h n h d ω= （4.2） ()n h 就作为实际设计的FIR 数字滤波器的单位脉冲响应序列，其频率响应函 数() ωj e H 为 ()()n j N n j e n h e H ωω ∑-==1 （4.3） 式中，N 为所选窗函数()n ω的长度。 用窗函数法设计的滤波器性能取决于窗函数()n ω的类型及窗口长度N 的取
CIC插值滤波器的FPGA设计与实现 摘要：基于多速率信号处理原理，设计了用于下变频的CIC插值滤波器，由于CIC 滤波器结构只用到加法器和延迟器，没有乘法器，很适合用FPGA来实现，所以本文分析了CIC滤波器的原理，性能及影响参数，借助MATLAB设计符合系统要求CIC 滤波器，并利用Modelsim软件建模仿真，验证CIC滤波器性能是否达到要求。（一）CIC滤波器基本原理 A．CIC滤波器的基本单元 CIC滤波器主要由积分滤波Integrator和梳状滤波Comb两个基本单元部分构成。 典型的CIC滤波器的结构，它由两个基本单元I(积分滤波器)和C（梳状滤波器）级联构成。本设计主要针对插值滤波器，所以插值滤波器的结构示意图如图1-1所示： 图 1-1 3级级联的CIC插值滤波器结构示意图 积分器和梳状滤波器之间是一个采样率转换器，对于CIC插值器而言，它完成在每一个样值后补上R-1个0值的工作，，对于CIC抽取器来说，它完成在实际的抽取工作，每R个样值中取样一个。 R（插值倍数）,M（延迟因子，一般取1或者2）以及N（级联级数）是影响CIC 滤波器的三个参数，它们的值需根据通带性能的需求而设定。 （二）CIC插值滤波器的设计流程 根据CIC滤波器的原理，本设计的流程如图2-1所示：
图2-1 CIC 插值滤波器的设计流程图 （三）模型的建立和测试 A ．位宽策略 对于数字滤波器，一个不得不考虑的问题是为防止溢出每一级所需的位宽。对于抽取器来说，CIC 滤波器的输出增益为 (*)N G R M = （3-1） 所以，在全精度的情况下，最后一级输出的位宽为 2log (*)out in B B N R M =+ （3-2） 其中in B 表示输入数据的宽度，为了保证精度，每一个积分器和梳状滤波器的输入输出位宽都为out B 。 对于插值器而言，输出增益为 212,1,2,....2(*)/,1, 2......2i i N i N i N G R M R i N N N --?? == ? ? =++?? （3-3） 因此，第i 级为避免溢出所需要的位宽为 2log ()i in i W B G =+ （3-4） 最后一级输出位宽为 22log (*)log out in B B N R M R =+- （3-5） 在实际当中，当差分延时M=1时，为保证稳定，所有积分器的位宽在理论值的基础上加一。 max B 不仅是滤波器输出的最大可能的位数，也是每一级滤波器的最大可能位
长春理工大学毕业设计 摘要 在现代电子系统中,FIR数字滤波器以其良好的线性特性被广泛使用, 随着可编程逻辑器件和EDA技术的发展，使用FPGA来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR 滤波器。 本论文对基于FPGA的FIR数字滤波器实现进行了研究，以FIR数字滤波器的基本理论为依据，并且采用查找表以及线性FIR波器的对称性特点使得硬件规模极大的减小。为了验证仿真结果的正确性，文中应用了MATLAB和VHDL联合仿真方法对设计的电路进行仿真测试，结果达到设计指标。并用MATLAB对仿真结果进行了分析，证明了所设计的FIR数字滤波器功能正确。 关键词: 有限脉冲响应现场可编程门阵列查找表窗函数仿真 ABSTRACT In the modern electrical system, the FIR digital filter is used for many practical applications for its good linear phase character, Along with the development of PLD device and EDA technology, more and more electrical engineers use FPGA to implement FlR filter, as it not only meet the real-time requirement, but also has some flexibility. In this paper, a method to implement the FIR filter using FPGA is proposed. According to the basic theory of FIR filters, the thesis reduces it with the use of multiple coefficient memory banks and the symmetry characteristic of linear FIR filter. In order to make the verification more available, the complex simulation with Matlab and VHDL is used to testify the design whether fulfills the requirement. And also the result of the simulation is analyzed with the use of MATLAB, and it proved that the function of the design is correct. KEYWORDS: FIR FPGA Windows Function Simulation
实验五：FIR数字滤波器设计及软件实现 一、实验目的： （1）掌握用窗函数法设计FIR数字滤波器的原理和方法。 （2）掌握用等波纹最佳逼近法设计FIR数字滤波器的原理和方法。 （3）掌握FIR滤波器的快速卷积实现原理。 （4）学会调用MATLAB函数设计与实现FIR滤波器。 二、实验内容及步骤： （1）认真复习第七章中用窗函数法和等波纹最佳逼近法设计FIR数字滤波器的原理； （2）调用信号产生函数xtg产生具有加性噪声的信号xt，并自动显示xt及其频谱，如图1所示； 图1 具有加性噪声的信号x(t)及其频谱如图 （3）请设计低通滤波器，从高频噪声中提取xt中的单频调幅信号，要求信号幅频失真小于0.1dB，将噪声频谱衰减60dB。先观察xt的频谱，确定滤波器指标参数。 （4）根据滤波器指标选择合适的窗函数，计算窗函数的长度N，调用MATLAB 函数fir1设计一个FIR低通滤波器。并编写程序，调用MATLAB快速卷积函数fftfilt实现对xt的滤波。绘图显示滤波器的频响特性曲线、滤波器输出信号的幅频特性图和时域波形图。 （4）重复（3），滤波器指标不变，但改用等波纹最佳逼近法，调用MATLAB 函数remezord和remez设计FIR数字滤波器。并比较两种设计方法设计的滤波器阶数。 友情提示： ○1MATLAB函数fir1和fftfilt的功能及其调用格式请查阅本课本；
○ 2采样频率Fs=1000Hz ，采样周期T=1/Fs ； ○ 3根据图10.6.1(b)和实验要求，可选择滤波器指标参数：通带截止频率fp=120Hz ，阻带截至频率fs=150Hz ，换算成数字频率，通带截止频率p 20.24p f ωπ=T =π，通带最大衰为0.1dB ，阻带截至频率s 20.3s f ωπ=T =π，阻带最小衰为60dB 。] ○ 4实验程序框图如图2所示。 图2 实验程序框图 三、实验程序： 1、信号产生函数xtg 程序清单： %xt=xtg(N) 产生一个长度为N,有加性高频噪声的单频调幅信号xt,采样频率Fs=1000Hz %载波频率fc=Fs/10=100Hz,调制正弦波频率f0=fc/10=10Hz. function xt=xtg N=1000;Fs=1000;T=1/Fs;Tp=N*T; t=0:T:(N-1)*T; fc=Fs/10;f0=fc/10; %载波频率fc=Fs/10，单频调制信号频率为f0=Fc/10;
西南科技大学 课程设计报告 课程名称：数字信号处理与通信原理课程设计 设计名称： FIR数字滤波器分析与应用 姓名： 学号: 班级： 指导教师： 起止日期： 6.26 – 7.6
课程设计任务书 学生班级：通信学生姓名：学号： 设计名称：窗函数设计FIR低通滤波器 起止日期： 6.26~7.6 指导教师： 课程设计学生日志
课程设计考勤表 课程设计评语表
窗函数设计FIR 低通滤波器 一、设计目的和意义： 1、目的 （1） 掌握用窗函数法设计FIR 数字滤波器的原理和方法。 （2） 熟悉线性相位FIR 数字滤波器特性。 （3） 了解各个窗函数对滤波器特性的影响。 2、意义：有限长单位冲激响应数字滤波器可以做成具有严格的线性相位，同时又可以具 有任意的幅度特性。滤波器的性能只由窗函数的形状决定。 二、设计原理： 假如题目所要求设计的滤波器的频率响应为H d (e ωj ),则要设计一个FIR 滤波器频应为 H(e ω j )= ∑=-1 -N 0 n j )(n e n h ω ()1 来逼近。但是设计却是在时域进行的，所以用傅氏反变换导出h d (n)： h d (n) = ωπ π π ωωd e e H n j j d ? -)(21 ()2 但是要求设计的FIR 滤波器，它的h(n)是有限长的，但是h d (n)却是无限长的，所以要用一个有限长度的窗函数)(n ω来截取h d (n)，即 h(n)= )(n ωh d (n) ()3 h(n)就是实际设计的FIR 数字滤波器的单位脉冲响应序列，其频率响应函数即为()1式，其中N 就是所选择的窗函数)(n ω的长度。 本课程设计的要求是利用矩形窗，海宁窗，汉明窗各设计一个FIR 低通滤波器。因此 首先对这三个窗函数进行简要说明。 1．矩形窗：
FIR滤波器的FPGA实现方法 关键字：：FIR FFT FPGA 关键字 在数字信号处理系统中，有限脉冲响应(finite impulse response，FIR)数字滤波器是一个非常重要的基本单元。近年来，由于FPGA具有高速度、高集成度和高可靠性的特点而得到快速发展。随着现代数字通信系统对于高精度、高处理速度的需求，越来越多的研究转向采用FPGA来实现FIR滤波器。而对于FIR滤波器要充分考虑其资源与运行速度的合理优化，各种不同的FIR滤波结构各具优缺点，在了解各种结构优缺点后才能更好地选择合适结构来实现FIR滤波。 1FIR数字滤波器 FIR数字滤波器由有限个采样值组成，设计中在满足幅值特性时，还能保证精确、严格的相位特性，因此在信号处理等领域得到广泛的应用。 对于FIR滤波器，其输出y(n)表示为如下形式： 式中：N为滤波器的阶数(或抽头数)；x(i)表示第i时刻的输入样本；h(i)为FIR滤波器的第i级抽头系数。 由于FIR滤波器的冲击响应为一个有限序列，其系统函数可表示为： FIR滤波器的基本结构如图1所示。FIR滤波器只在原点处存在极点，所以这使得FIR 滤波器具有全局稳定性。同时FIR滤波器满足线性相位条件，其冲击响应序列为实数且满足奇对称或偶对称条件，即： 2实现方法 运用FPGA来实现FIR数字滤波器的结构多种多样，但是主要有以下几类：串行结构、并行结构、转置型结构、基于FFT算法结构、分布式结构。其他类型的FIR滤波器结构都可以由以上几种结构衍生而来。 2．1串行结构
由表达式(1)可知，FIR滤波器实质是做一个乘累加运算，其滤波器的阶数决定了一次乘累加的次数，其串行结构如图2所示。 串行结构的FIR滤波器结构简单，硬件资源占用少，只需要复用1个乘法器和1个加法器，所以成本较低。但是，这种结构的FIR滤波器要经过多个时钟周期才有输出，同时，内部时钟周期还受到乘法器运算速度的影响，所以该结构的FIR滤波器处理速度慢，只适用于滤波阶数较低且处理速度要求低的系统。 2．2并行结构 将串行结构的FIR滤波器展开就可以得到并行结构的FIR滤波器，并行FIR滤波器结构又称作直接型FIR滤波器结构，这种结构是直接根据图1的滤波器结构，用多个乘法器和加法器并行实现。通常考虑到其滤波器系数的对称性，先对输入值进行加法运算，再进行乘法运算，最后累加输出，以此来减少乘法器的个数，其结构如图3所示。 并行结构的FIR滤波器在1个周期内可以完成1次滤波，运行速度快，虽然利用滤波系数对称性，但仍要占用大量的乘法器和加法器，特别对于滤波阶数高的滤波器，其资源占用较多，如对于256阶的滤波器，其需要128个乘法器来实现。为提高滤波器速度，常引入流水线结构，即在每次加法或者乘法运算后加入1个寄存器存储数据，使得滤波器可以运行在更高的频率上。 2．3转置型结构 根据转置定理，如果将网络中所有的支路方向倒转，并将输入x(n)和输出y(n)相互交换，则其系统函数H(z)不变。通过转置定理，将并行结构的FIR滤波器变换就可以得到转置型FIR滤波器，其结构如图4所示。