第十一章数字系统的设计与仿真
本章介绍应用最广泛的数字电路EDA软件：美国Altera公司开发的MAX+plus II、Quartus II 软件和OrCAD公司的PSpice软件。MAX+plus II和Quartus II软件是可编程器件CPLD/FPGA的开发工具，PSpice软件适合于中、小规模集成芯片的设计仿真，都已经在国内数字电路实验教学中普遍应用。
11.1 MAX+plus II 软件应用
MAX+plus II是美国Altera公司开发的，适用于本公司生产的系列CPLD和FPGA器件的设计、仿真、编程的工具软件，英文全称是Multiple Array Matrix Programmable Logic User Systems。MAX+plus II是CPLD和FPGA开发软件中比较流行的一种工具，具有丰富的图形界面，可即时访问的在线文档，具有的灵活和高效的设计环境，MAX+plus II在Altera公司网站可以免费下载。因此，MAX+plus II受到高校师生和广大设计人员的喜爱，成为应用最广泛的CPLD/FPGA开发工具。
11.1.1 MAX+plus II 电路输入方法
MAX+plus II 的电路输入方法分为两种：硬件描述语言输入法和原理图输入法。两种方法都很简便易学，非常适于本科实验教学实验。
1．硬件描述语言输入方法
硬件描述语言输入方法有如下几个步骤：
（1）建立电路的文本文件
打开MAX+plus II软件，选择File菜单的New选项，弹出界面如图11-1所示，选择Text Editor file，打开文本编辑器的窗口。在文本编辑器可以输入VHDL、V erilog
HDL或AHDL（Altera硬件描述语言）编写的电路设计文件。编写完成后保存时要选择相应的扩展名，如图11-2所示，VHDL语言扩展名是.vhd，V erilog HDL语言
扩展名是.v。
电路输入文件要保存在自己设定的工作目录，与此工程相关的文件都自动存入该工作目录。
图11-1 新文件编辑器
图11-2 文件保存对话框
（2）进行编译
对编写完成的设计文件进行编译和仿真。选择File菜单Project/Set Project to Current File将文件设置成当前运行的项目文件，再将文件进行编译
File/Project/Save &Compile。对编译错误的文件，程序弹出窗口，显示出错的语句所在行（Line xx）数。编译正确的文件，程序弹出0 errors，就可以进行仿真了。成功的编译只能为项目创建一个编程文件，而不能保证该项目能按照所期望的结果运行。
（3）建立波形文件
仿真之前要建立设计的波形文件，设置电路的输入波形。选择图11-1的Waveform Editor file选项，打开波形编辑器窗口。首先要保存波形文件为扩展名.scf文件，然后再选择菜单上Node命令，选择Enter Nodes from SNF选项，弹出对话框如图11-3所示。选择List，对话框中出现电路的所有输入、输出端口名称，点击=>键，将所选端口导入右边窗口，点击OK，保存波形文件xxx.scf，与编程文件名称相同，扩展名为.scf。
图11-3 电路端口导入波形的对话框
设置输入波形前首先要设置仿真结束时
间，选择File/End Time。然后，设置时间周
期，选择Options菜单的Grid Size选项。时
间周期是时间增长的步长值，计数输入波形
可以自动选择按步长值增长。
波形编辑窗口如图11-4所示，输入波形
符号为。对选中的输入波形部分段涂黑，
点击波形编辑窗口左边1或0的快捷键，可
以设置波形部分段的高、低电平。选择输入
波形标志可以一次全部赋值。
设置时钟等周期波形可以选择按
键，时钟周期为已设定的时间周期的2倍；
设置输入波形按设定值增长，可以选择含C
的按键，波形增长的步长值为前面设置的
时间周期；设置一组输入数据可以选择含G
的按键。波形文件中所有输入波形均需要
设置。
图11-4 波形文件窗口
（4）电路仿真
对电路输入文件进行仿真，选择File菜
单的Project/Save & Simulate项，仿真结果的
输出波形显示在波形文件上。仿真的目的是
对所设计项目的正确与否作出检验，确保设计的功能在各种条件下都是正确的。
（5）建立元件图形符号
当验证仿真结果都符合设计要求后，根据需要可以对文本编辑文件建立元件符号，存入元件图形库中已备调用。建立元件符号是对文本编辑窗口操作，选择File菜单的Create Defaule Symbol命令，程序自动产生元件图形符号（Defaule Symbol）。元件图形符号自动以扩展名.gdf存入工作目录。
图11-5是16进制计数器生成的元件符号，图的左边是电路输入管脚，右边是电路输出管脚。
图11-5 16进制计数器的元件符号
（6）调用元件图形符号
调用元件图形符号需要打开图形编辑器，选择图11-1的Graphic
Editor file选项。在图形编辑器窗口，点击鼠标右键，选择Enter Symbol命令，弹出Enter Symbol窗口，点击工作目录中的图形符号名，放置在图形编辑器版面，即可绘制电路原理图。双击图形符
号又可以调出文本编辑窗口，修改文本编辑。
2．电路原理图输入方法
MAX+plus II的原理图输入法简便易学，可以
调用MAX+plus II库中的元件，也可以调用自己建
立的元件图形符号。MAX+plus II元件库如图11-6
所示，包含数字电路的逻辑门电路、常用中规模集
成电路和74系列电路器件等。MAX+plus II为设计
者提供了丰富的元件库，根据不同的逻辑功能分为
以下几种库：
①用户库：存放设计者自建的元器件，多数用
在底层设计。
②基本库prim：包含一些基本的逻辑器件，
如门电路和触发器。
③宏功能库mf：包含所有的74系列中规模集
成电路器件。
④参数化模块库mega_lpm：包含一些参数可
调、功能复杂的高级功能模块。
⑤edif格式宏功能库edif：包含以edif网表
格式提供的所有74系列中规模集成电路器件。
图11-6 MAX+plus II元件库
（1）建立工作目录
首先要为新的设计项目建立工作目录，将绘制的电路原理图保存在工作目录中，本例为设计一个加法器电路建立目录e:\eda\adder。工作目录和文件名不能用中文，不可以有空格。一个设计项目可以包含多个设计文件，其中一个是顶层文件。文件名与电路功能一致为好，顶层文件名必须和项目名相同，编译器对项目中的顶层文件进行编译时自动调用底层设计文件。
（2）绘制原理电路图
打开MAX+plus II，选择菜单File的New选项，在弹出的对话框中选择原理图编辑项Graphic Editor file，打开原理图编辑窗口，如图11-7所示。该窗口包含菜单栏、工具栏、绘图工具条和绘图工作区。绘图工作区是设计者绘制原理图的区域。工具栏是菜单条中各命令的快捷键，绘图工具快捷键排列在编辑窗口的左边，用鼠标指向这些快捷键，在编辑窗口的下边有使用说明显示。
图11-7一位全加器电路原理图编辑窗口
本例应用3线-8线译码器74138和与非门设计一位全加器。在原理图编辑窗口，单击鼠标右键，选择输入元件项Enter Symbol，弹出图11-6的元件库窗口。在宏功能库mf中调出译码器74138和4输入与非门7420，在基本库prim中调出输入、输出引脚和电源、地的元件符号。在元件符号之间点击鼠标左键呈十字形，即可画连接线。连接线要区分单线和总线结构连接方式，对激活为红色的连接线，单击鼠标右键，选择Line Style项，弹出各种线型可供选择。双击输入、输出端口标识符中文本名称，呈现黑色可以编辑输入、输出端口名。绘制完成的一位全加器原理图（图11-7）存放在设定的工作目录中。
（3）电路原理图的编译
MAX+plus II编译器检查设计文件无错误，进行逻辑综合，将设计结果加载到FPGA/CPLD器件中去，并产生输出文件。
在对设计项目进行编译前，须先设定项目要下载的FPGA/CPLD器件，初学者可以让编译器自动设定适合该项目的器件。如果拥有EDA实验平台，采用确定的Altera公司器件，设定方法如下：打开MAX+plus II主菜单中的Assign选项下Device对话框，如图11-8所示，本例采用Device Family 中ACEX1K系列中的EP1K50TC144-1器件，点击OK完成选择。如消去Device对话框下面Show only Fastest Speed Grades选项的“√”，对话框显示所有速度级别的器件。
图11-8 Device对话框
在MAX+plus II菜单中选择Compiler选项，打开编译窗口，单击Start按钮，开始对图11-9中7个项目进行编译。编译项目为：编译网表提取器（Compiler Netlist Extrator）生成设计项目的网表文件；项目数据库（Database Builder）将所有的设计文件集成到项目数据库中；逻辑综合器（Logic Synthesizer）对设计方案进行逻辑综合，简化算法，去除冗余逻辑，有效的使用选定器件的逻辑资源；分配器（Partitioner）自动将整个逻辑设计装入指定的器件，尽可能少的使用所需器件的数目和器件之间的引脚数目；适配器（Fitter）将经过综合的设计用选定器件实现，生成报告文件，展示设计的具体实现和未使用的资源；时序仿真模拟器Timing SNF Extractor）可以生成用于时序仿真的标准延时文件；装配器（Assembier）生成用于器件下载配置的文件。设计者可以对7个编译项目中的某个选项作出选择，初学者选择默认项。
图11-9 编译窗口
编译期间所有的信息、错误和警告会自动出现在信息处理窗口中，如图11-10所示。选中错误信息，点击图中Locate键，就会找到该错误在设计文件中的位置。编译结束后，编译输出文件的图标会出现在各编译器模块的下面，图11-9中显示输出文件的图标cnf、rpt等，双击图标，可以打开相应
的编
译输
出文
件。
图
11-1
0 编译信息处理窗口
（4）设计项目的仿真
原理图设计通过编译后，就应进行逻辑仿真。仿真方法如前所述，第一步选择File/New对话框中的Waveform Editer file项，打开波形编辑器，建立波形文件adder.scf；第二步在新建立的波形文件上输入信号节点，在波形编辑器的菜单Node中选择Ender Nodes from SNF项，在弹出的对话框中点击List按键，左边窗口显示所有的输入、输出端口。点击=>键，将所选端口导入右边窗口，点击OK。第三步选择File/End Time，设定仿真时间200μs；第四步为输入信号建立激励波形，使用快捷键，将输入信号A、B、CI设置为按二进制序列增长的一组信号；第五步保存波形文件，最后就可以进行仿真了。
选择MAX+plus II菜单中的仿真器Simulator，单击Start按键，一位全加器的输出波形显示在波形文件上。仿真结果如图11-11所示，检查输出波形与设计要求相符。
图11-11全加器的输出波形
（5）进行时序分析
如需要精确测量全加器输入与输出波形的延时量，可以打开时序分析器。选择MAX+plus II菜单中的Timing Analyzer项，单击Start按键，延时信息显示在图表中。图11-12给出延迟信息表，表中给出了每一个输出端对应与每一个输入信号的延迟时间。这个延迟量是针对选定的EP1K50TC144-1器件。
图11-12 全加器延迟时间表
（6）建立元件符号
图形输入文件打包方法与文本文件相
同。建立元件符号要对图形编辑窗口操作，
选择File菜单的Create Defaule Symbol命令，
程序自动产生元件图形符号，以扩展名
adder.gdf存入工作目录。
（7）建立顶层文件
设计一个四位二进制加法器，可以调用
一位全加器的元件符号adder.gdf来实现。在
图形编辑窗口，点击鼠标右键，选择Enter Symbol，弹出元件库窗口。在用户库调出4个一位全加器adder.gdf符号图，调出输入、输出引脚连接成图11-13电路，保存为顶层文件4adder.gdf。建立波形文件，仿真波形如图11-14所示。
图11-13 4位二进制加法器
图11-14 4位加法器仿真波形
（8）器件编程下载FPGA芯片
电路仿真结束，表明设计结果正确。电路的硬件实现需要有实验平台和可编程集成电路芯片FPGA/CPLD，还需要做以下几步：
①引脚锁定，本例采用ACEX1K系列中的EP1K50TC144-1器件，查表将加法器电路的输入输出信号与芯片的相应引脚锁定，在MAX+plus II菜单中Assign/Location/Chip对话框中完成锁定。
②对设计文件再次编译，检查错误，产生编程下载文件（4adder.sof）。
③连接实验平台，将设计文件下载到EP1K50TC144-1芯片中，观察输出波形。
11.1.2 MAX+plus II 电路设计中的应用
数字逻辑电路的常用元器件都包含在MAX+plus II的库文件中，因此利用各种原理图库进行设计是最为直接简便的设计输入方式，以下例题讲解组合逻辑电路和时序逻辑电路的原理图设计方法。
[例11-1] 设计256进制计数器和显示电路
（1）建立图形输入文件
图11-15 256进制计数器和7段显示电路
在图形编辑器窗口绘制256进制计数器和7段显示器电路原理图，如图11-15所示。在Enter Symbol窗口的用户库中调用自行设计的16进制计数器cnt4e和7段译码器Dec7s元件符号图，在prim库中调出输入引脚input和输出引脚output符号图。点击鼠标左键画连接线，编辑输入、输出端口名。输出端口与输出引脚可以不用物理连接，在元件输出端口标注引脚名称，必须将标注与输出端口相连。
（2）设计项目编译
原理图绘制完成后可以进行编译，选择File 菜单的Project / Save &Compile进行编译，或者选择MAX+plus II菜单中Compiler编译器都可以。
（3）建立波形文件和电路仿真
设计项目通过编译后，建立波形文件，进行逻辑仿真。设定仿真时间200μs，设置时间周期0.1μs，设置输入信号节点，为输入信号建立激励波形，保存波形文件，就可以进行仿真了。
检查输出波形是否正确，观察信号的延时情况。仿真的输出波形如图11-16所示。图中时钟周期为0.2μs，在51.2μs时计数值是255，7段译码电路显示的7171对应的二进制数为11111111，3F3F对应的二进制数为00000000。
（4）编辑顶层设计文件
在设计文件编译成功后，选择File菜单的Create Defaule Symbol命令生成256进制计数-显示电路的原件符号图，可以用来组建更庞大的计数显示电路。数字系统的设计可以模块化分离设计，可以层层调用，组装成庞大的数字系统。
图11-16 256进制计数-显示电路波形图
[例11-2]设计十三进制计数器和七段译码显示电路
（1）建立图形输入文件
在MAX+plus II中打开一个新的原理图编辑窗口，在绘图工作区双击鼠标左键，在弹出的Enter Symbol窗口中选择max2lib\mf元件库，调出4位二进制加法计数器74161、二输入与非门NAND2；在max2lib\prim库调出输入引脚input、输出引脚output、电源和地符号图，画线连接电路元件。可以将74161的4位计数输出Q3Q2Q1Q0合并，单独设置输出引脚，添加引脚名称Q[3..0]如图11-16所示，但要在74161的输出引脚注明。注明引脚名称时将输出引脚画出连线，点击红色状态，选择左边绘图工具快捷键A，输入文字。7段译码器可以用总线结构的连接方式，在输入端画总线连线，标注Q[3..0]。将74161芯片连接成在1100状态置数0000的13进制计数器，保存绘图文件13jishuqi.gdf，并对绘制完成的电路原理图进行编译。
图11-16 13进制计数器和7段译码显示电路
（2）建立波形文件
原理图通过编译后要进行逻辑仿真，建立波形文件13jishuqi.scf，设置仿真结束时间100μs。设置输入端的激励信号。RN为清零信号，分段涂黑设置。时钟CLK为周期信号，设置为200ns周期。如需修改时钟周期，选择波形窗口Options菜单中的Grid Size选项。修改输出信号Q[3..0]计数表示方法，点击图11-17中V alue列H7，打开Enter Group对话框，可设定输出信号为二进制、十进制、八进制和十六进制波形。
（3）电路仿真
选择MAX+plus II菜单中Simulator项，弹出仿真器对话框，点击Start按键，输出波形的仿真结果显示在波形编辑器窗口。检查输出波形，在初始清零后，计数器输出端Q[3..0]计数状态为十六进制数1…C，置数为0，计数周期为13，进位输出端CO输出进位脉冲。7段译码输出显示2位16进制数，与译码器程序编码相符，验证仿真结果正确。
图11-17 13进制计数器和7段译码器输出波形
11.2 Quartus II软件应用
Quartus II是Altera公司推出的可编程逻辑器件（PLD）设计软件，提供了功能强大的PLD设计综合开发环境。Quartus II支持PLD的设计输入、编译、综合、布局、时序分析、仿真和编程下载等EDA设计过程。Quartus II软件界面友好，使用便捷，可以方便的与MAX+plus II设计环境相切换。Quartus II软件非常适合教学实验、科研开发等应用。
11.2.1 Quartus II软件原理图输入方法
Quartus II支持多种编辑输入方法，包括图形输入法，文本文件（VHDL、V erilog HDL和AHDL）输入法，符号输入法和内存输入法。本节仅以原理图输入方法为例，介绍Quartus II软件的基本操作。设计者不必具备硬件描述语言的编程知识，只需要具备数字逻辑电路的基础知识，就能迅速掌握Quartus II的原理图输入方法，完成较大数字系统的设计。
（1）编辑原理图设计文件
以一个可控4位二进制加/减法电路为例，介绍Quartus II软件文件输入、编译和仿真流程。
①建立工程目录，将设计工程项目的所有文件保存在该目录中。
打开Quartus II软件，选择File菜单上New Project Wizard…选项，弹出建立新工程对话框图11-18，New Project工作目录、名称输入对话框共有5页。在第一页对话框输入项目文件目录E:\adder 和项目名、文件名adder；点击Next，弹出第二页对话框图11-19，输入项目包含的所有设计文件名，这一页可以多次添加输入。
图11-18 建立新工程对话框-1
图11-19建立新工程对话框-2
②设置工程项目应用的芯片名称。点击第二页的Next，弹出第三页对话框图11-20。设置项目将要应用的器件系列名称和芯片名称，根据你的实验平台已有的PLD芯片选择填写。本例选择ACEX1K系列EP1K10TC100-1芯片。项目文件的第四页对话框是添加项目设计需要的其它EDA工具与Quartus II合用，可以忽略，点击Finish。
图11-20建立新工程对话框-3
③建立图形输入文件。点击File-New打开对话框，如图11-21所示，选择Device Design Files
窗口中Block Diagram/Schematic File选项，打开图形编辑器。在Device Design Files窗口中还有VHDL 等选项，可以打开文本编辑器，输入文本编辑文件。
图形编辑器窗口，如图11-22所示，窗口左边是绘
图快捷键，右边是绘图工作区。将鼠标指向快捷键，其
功能说明显示在窗口下边。点击“与门”标识的快捷键
或在绘图工作区任意位置点击鼠标右键，在出现的快捷
菜单中，选择Instert-Symbol，弹出输入元件对话框如图
11-23所示。
在输入元件对话框中，列出Quartus II的各种元件
库。其中meagfunctions是参数化功能模块LPM元件库，
该元件库中包含算法类型(arithmetic)、门类型(gates)、I/O
类型(IO)、存储类型(storage)等功能模块；others主要是
MAX+plus II老式宏功能元件库，包括加法器、编码器、译码器、计数器和寄存器等74系列的全部器件；primitives是基本逻辑元件库，包含缓冲器(buffer)、基本逻辑门(logic)、输入输出管脚(pin)、
触发器(storage)等。
图11-22 图形编辑器窗口
图11-23 输入元件对话框
④将元件调入绘图工作区。点击others打开74系列库，选择4位二进制加法器74283，点击OK，放在绘图工作区，再选择7486放在工作区。点击primitives库中pin，选择输入管脚input、输出管脚output放在工作区；也可以在对话框的Name下输入元件名，右边窗口显示元件符号图，点击OK。
⑤连线，将鼠标指向元件管脚，鼠标指针变成十字形即可连线。点击图形编辑窗口左边的线型快捷键选择线型，也可以单击鼠标右键，选择线型。Node Line为单节点连线，Bus Line为总线结构。选择文本快捷键“A”，用鼠标左键单击连线，变成蓝色，可以为连线命名，名称呈现紫色。用鼠标双击输入或输出引脚的名称，变为黑色就可以修改引脚名称。
74283的框图输入输出端与引脚可以不做物理连接，应用总线结构作逻辑连接。将74283的输入输出端引出支线，命名与总线输入输出引脚相对应。74283和异或逻辑门7486构成的可控4位二进制加、减法电路图绘制完成。
⑥文件存盘，文件要保存在前面建立的项目目录，程序自动定义扩展名为.bdf文件。
（2）编译综合
在Quartus II主窗口，选择Processing菜单中Start Compilation选项，编译成功后弹出Full compilation was successful界面，点击确定。如果编译不成功，弹出Full compilation was Not successful (3 errors)界面，点击确定。在Compilation Report D的Analysis & synthesis文件目录中找到Messages 文件，根据报告的错误信息修改设计。
（3）建立元件符号图
编译成功的设计图可以打包成为元件符号图，存放在元件库中以备调用。在电路原理图窗口的界面，选择File菜单中的Create/Update选项，选择Create Symbol File for Current File命令，生成元件符号图adder.sym，存放在工程项目目录中。调用方式与调用Quartus II库中元件相同。
（4）建立仿真波形文件
选择Quartus II主窗口的File菜单的New选项，在弹出的文件类型对话框图11-21中，选择Other Files中的V ector Waveform File选项，打开Quartus II波形文件编辑窗口，如图11-24所示。波形编辑窗口左边是波形编辑快捷键。单击放大缩小键，鼠标在波形窗口单击右键或左键，调整波形工作区域放大缩小。
图11-24 波形文件编辑窗口
①设置仿真时间。首先设置仿真结束时间，在Edit菜单中选择End Time选项，将弹出对话框中Time设为5μs。然后设置时间周期，在Edit菜单中选择Gride Size选项，设置Time period为100ns。
②将电路的输入输出节点导入波形编辑窗口。选择View菜单的Utility Windows选项中Node Finder，打开对话框如图11-25所示，在Filter项中选择Pins:all，单击List按键，在Nodes Found 窗口中显示adder电路的所有输入输出节点的名称，用鼠标将节点分别拖入波形编辑窗口。
图11-25 导入电路节点的对话框
③设置输入波形。输入节点A为4输入节点，可以整体设置。选中节点A，单击鼠标右键，弹出对话框中选择Value，再选择Count Value…，打开Count Value对话框，设置A为16进制数(Hexadecimal)，初始值(Start value)为3，增长步长值(Increment by:)为1，数据类型(Count type)选择为二进制（Binary）。设置B节点与A相同，初始值为0。
输入节点CIN为单输入节点，选中CIN，点击窗口左边按键，弹出Count Value对话框，在
Counting窗口设置数据类型为二进制，初始值为1；在Timing窗口设置起始时间Start time为0，结束时间End time为5us；间隔（Count every）1.6μs加1。
④保存波形文件。输入波形设置完成，将波形文件保存在前面建立的项目目录，程序自动定义扩展名为.vwf文件，就可以进行仿真了。
（5）电路仿真
选择主菜单Processing中Start simulation选项，仿真成功弹出Simulation was successful，仿真输出波形Simulation waveforms自动弹出，图11-26显示可控4位二进制加、减法电路仿真结果。CIN 为控制端，CIN等于1，A减B运算，CIN等于0，A加B运算；SUM端为4位和或差的运算结果，COUT为进位/借位输出端。减法运算：当A≥B时，COUT=1，SUM输出端的数为原码；当A
图11-26可控4位二进制加/减法电路仿真输出波形
11.2.2数字系统的设计与仿真实例
数字系统是指能够处理、传递和存储数字信息的，由数字逻辑电路构成的设备。数字系统可以分成3个部分：系统接口、数据处理器和控制器，图11-27给出了数字系统的结构框图。
图11-27 数字系统结构图
数字系统的设计一般采用层次化、由上向下的设计方法。将系统分成不同的结构层次，高层次是总体设计、总体框图，低层次直至具体逻辑电路。先将系统由上到下进行层次化、模块化分割，形成系统的树形结构。系统的每个层次结构可以由若干模块组成，顶层模块可以嵌套、调用底层模块，底层模块由基本元件连接的电路组成。然后，对每一个模块进行设计和仿真，设计顶层文件链接各个模块。本节通过一个简易数字频率计的设计流程介绍数字系统设计和仿真的一般方法。
1．数字频率计的设计要求
数字频率计测量频率的基本原理，是计算每秒种输入的待测信号的脉冲个数。图11-28是数字频率计的框图，图中分为4个部分：控制器、6位十进制计数器、数据锁存器和7段译码显示电路。数字频率计的输入信号有待测信号INF、计时时钟信号CLK。将CLK的周期设置为1秒钟，输出显示数据为每秒待测信号INF的脉冲个数，即为待测信号的频率。
从图11-29给出控制器的输入、输出波形可以看出：使能信号ENA为时钟CLK的二分频，当
ENA=1时，6位十进制计数器计数，记录待测信号INF 个数；计数1秒钟后ENA=0，LOAD=1，将计数数值存入数字锁存器；清零信号CLR=1为计数器清零，进入下一个计数周期。
图11-28 数字频率计框图
图11-29 控制器的输入和输出波形
2．各个模块的具体设计
（1）控制器电路
根据对控制器要求的分析，控制器电路仅用一个时钟前沿触发的D触发器、一个非门7404和一个与门7408即可。图11-30是控制器的电路，图中ENA、LOAD信号分别取自于D触发器的Q
端和Q端，时钟CLK取反与LOAD相与，产生清零信号CLR。
图11-30 控制器电路
（2）6位十进制计数器
6位十进制计数器是由6个十进制计数器连接组成。十进制计数器设置3个输入端，CLK、CLR 和EN，均为高电平有效。计数状态为0—9循环计数，EN=0禁止计数。十进制计数器CNT10的VHDL 源程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT( CLK: IN STD_LOGIC; --计数时钟信号
CLR: IN STD_LOGIC; --清零信号
EN: IN STD_LOGIC; --计数控制信号
CARRY_OUT: OUT STD_LOGIC; --计数进位信号
Q: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); --4位计数输出
END CNT10;
ARCHITECTURE ONE OF CNT10 IS
BEGIN
PROCESS(CLK,CLR,EN)IS
BEGIN
IF CLR='1' THEN Q<="0000"; CARRY_OUT<='0'; --计数器异步清零
ELSIF CLK'EVENT AND CLK='1'THEN
IF EN='1' THEN --EN=1开始计数
IF Q="1001" THEN
Q<="0000"; CARRY_OUT<='1';
ELSE
Q<=Q+1; CARRY_OUT<='0';
END IF;
END IF;
END IF;
END PROCESS;
END ARCHITECTURE ONE;
将6个十进制计数器连接成为图11-31的6位十进制计数器，可以计数106个输入脉冲。第一级计数器的时钟是待测信号INF，每级的进位输出信号作为下一级的时钟，各级计数器的清零信号CLR 和使能控制EN并接控制器的控制端。如果需要测量更高的频率信号，只要增加几级十进制计数器即可。
图11-31 6位十进制计数器
（3）数字锁存器
数字锁存器的作用是在LOAD=1时，将计数器在前一秒的计数输出存入锁存器，使得输出数据稳定，不会因为清零信号的影响而不断闪烁。数字锁存器的源程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY REG23B IS
PORT( LOAD: IN STD_LOGIC;
DIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(23 DOWNTO 0));
END ENTITY REG23B;
ARCHITECTURE ART OF REG23B IS
BEGIN
PROCESS(LOAD)IS
BEGIN
IF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN; --锁存数据
END IF;
END PROCESS;
END ARCHITECTURE ART;
（4）6位数字显示电路
6位数字显示电路是由六个七段译码器组成。七段译码器的源程序略。
3．生成顶层文件
将上述各个模块打包，生成模块的元件符号，在Quartus II的绘图窗口调出模块元件图，连接组成数字频率计，数字频率计的顶层文件fcounter如图11-32所示。对fcounter进行编译、仿真，输出数据为一秒钟实时检测的输入信号频率数值。连接硬件电路，数码管显示6位十进制数值。电路可以扩展到更高位数值的频率检测。
第十一章 I/O管理和磁盘调度 复习题 11.1列出并简单定义执行I/O的三种技术。 ·可编程I/O：处理器代表进程给I/O模块发送给一个I/O命令，该进程进入忙等待，等待操作的完成，然后才可以继续执行。 ·中断驱动I/O：处理器代表进程向I/O模块发送一个I/O命令，然后继续执行后续指令，当I/O模块完成工作后，处理器被该模块中断。如果该进程不需要等待I/O完成，则后续指令可以仍是该进程中的指令，否则，该进程在这个中断上被挂起，处理器执行其他工作。 ·直接存储器访问（DMA）：一个DMA模块控制主存和I/O模块之间的数据交换。为传送一块数据，处理器给DMA模块发送请求，只有当整个数据块传送完成后，处理器才被中断。 11.2逻辑I/O和设备I/O有什么区别？ ·逻辑I/O：逻辑I/O模块把设备当作一个逻辑资源来处理，它并不关心实际控制设备的细节。逻辑I/O模块代表用户进程管理的一般I/O功能，允许它们根据设备标识符以及诸如打开、关闭、读、写之类的简单命令与设备打交道。 ·设备I/O：请求的操作和数据（缓冲的数据、记录等）被转换成适当的I/O指令序列、通道命令和控制器命令。可以使用缓冲技术，以提高使用率。 11.3面向块的设备和面向流的设备有什么区别？请举例说明。 面向块的设备将信息保存在块中，块的大小通常是固定的，传输过程中一次传送一块。通常可以通过块号访问数据。磁盘和磁带都是面向块的设备。 面向流的设备以字节流的方式输入输出数据，其末使用块结构。终端、打印机通信端口、鼠标和其他指示设备以及大多数非辅存的其他设备，都属于面向流的设备。 11.4为什么希望用双缓冲区而不是单缓冲区来提高I/O的性能？ 双缓冲允许两个操作并行处理，而不是依次处理。典型的，在一个进程往一个缓冲区中传送数据（从这个缓冲区中取数据）的同时，操作系统正在清空（或者填充）另一个缓冲区。 11.5在磁盘读或写时有哪些延迟因素？ 寻道时间，旋转延迟，传送时间 11.6简单定义图11.7中描述的磁盘调度策略。 FIFO:按照先来先服务的顺序处理队列中的项目。 SSTF:选择使磁头臂从当前位置开始移动最少的磁盘I/O请求。 SCAN:磁头臂仅仅沿一个方向移动，并在途中满足所有未完成的请求，直到
(此文档为word格式，下载后您可任意编辑修改！) 1.1将下列各式写成按权展开式： （352.6）10=3×102+5×101+2×100+6×10-1 （101.101）2=1×22+1×20+1×2-1+1×2-3 （54.6）8=5×81+54×80+6×8-1 （13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。 解：略 解：分别代表28=256和210=1024个数。 （1750）8=（1000）10 （3E8）16=（1000）10 1.5将下列各数分别转换为二进制数：（210）8，（136）10，（88）16 1.6将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16 解：结果都为（77）8 解：结果都为（FF）16 1.8转换下列各数，要求转换后保持原精度： （0110.1010）余3循环BCD码=（1.1110）2 1.9用下列代码表示（123）10，（1011.01）2： 解：（1）8421BCD码： （123）10=（0001 0010 0011）8421BCD （1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD （2）余3 BCD码 （123）10=（0100 0101 0110）余3BCD （1011.01）2=（11.25）10=（0100 0100.0101 1000）余3BCD （1）按二进制运算规律求A+B，A-B，C×D，C÷D， （2）将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与（1）进行比较。 A-B=（101011）2=（43）10 C÷D=（1110）2=（14）10 （2）A+B=（90）10+（47）10=（137）10 A-B=（90）10-（47）10=（43）10 C×D=（84）10×（6）10=（504）10 C÷D=（84）10÷（6）10=（14）10 两种算法结果相同。
verilog数字系统设计教程习题答案 第二章 1.Verilog HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。 2.模块的基本结构由关键词module和endmodule构成。 3.一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用 Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 4.Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能 形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。 5.不是 6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组 合装配的过程。 7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。 另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更有效，可以 综合50万门的电路，速度更快。今年初Ambit被Cadence公司收购，为此Cadence 放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公 司又开发了用于FPGA设计的综合软件，比较有名的有：Synopsys的FPGA Express，Cadence的Synplity， Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。 8.整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件 进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
11-1 解1）由公式可知： 轮齿的工作应力不变，则则，若，该齿轮传动能传递的功率 11-2解由公式 可知，由抗疲劳点蚀允许的最大扭矩有关系： 设提高后的转矩和许用应力分别为、 当转速不变时，转矩和功率可提高 69%。 11-3解软齿面闭式齿轮传动应分别验算其接触强度和弯曲强度。（ 1）许用应力查教材表 11-1小齿轮45钢调质硬度：210～230HBS取220HBS；大齿轮ZG270-500正火硬度：140～170HBS，取155HBS。 查教材图 11-7， 查教材图 11-10 , 查教材表 11-4取， 故： （ 2）验算接触强度，验算公式为：
其中：小齿轮转矩 载荷系数查教材表11-3得齿宽 中心距齿数比 则： 、，能满足接触强度。 （ 3）验算弯曲强度，验算公式： 其中：齿形系数：查教材图 11-9得、 则： 满足弯曲强度。 11-4解开式齿轮传动的主要失效形式是磨损，目前的设计方法是按弯曲强度设计，并将许用应力降低以弥补磨损对齿轮的影响。 （ 1）许用弯曲应力查教材表11-1小齿轮45钢调质硬度：210～230HBS取220HBS；大齿轮 45钢正火硬度：170～210HBS，取190HBS。查教材图11-10得 ,
查教材表 11-4 ，并将许用应用降低30% （ 2）其弯曲强度设计公式： 其中：小齿轮转矩 载荷系数查教材表11-3得取齿宽系数 齿数，取齿数比 齿形系数查教材图 11-9得、 因 故将代入设计公式 因此 取模数中心距 齿宽 11-5解硬齿面闭式齿轮传动的主要失效形式是折断，设计方法是按弯曲强度设计，并验算其齿面接触强度。
东南大学自动化学院 《数字系统课程设计》 专业综合设计报告 姓名：_________________________ 学号: 专业：________________________ 实验室: 组别：______________________同组人员： 设计时间：年月日 评定成绩： _____________________ 审阅教师:
一.课程设计的目的与要求 二.原理设计 三.架构设计 四.方案实现与测试 五.分析与总结
专业综合设计的目的与要求（含设计指标） 主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过， 在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行；绿灯允许通行；黄 灯亮则给行驶中的车辆有时间行驶到禁行线之外。 主干道和乡村公路都安装了传感器， 检测 车辆通行情况，用于主干道的优先权控制。 设计任务与要求 （1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。 （2）当乡村公路有车时，而主干道通车时间已经超过它的最短通车时间时，禁止主干道通 行，让乡村公路通行。主干道最短通车时间为 25s 。 （3）当乡村公路和主干道都有车时，按主干道通车 25s ，乡村公路通车 16s 交替进行。 （ 4）不论主干道情况如何，乡村公路通车最长时间为 16s 。 （5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮 5s 时间的黄灯作为过渡。 （6）用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极 管作交通灯。 要求显示时间，倒计时。 . 原理设计（或基本原理） HDL 语言，用ONEHOTI 犬态机编码表示交通灯控制器的四个状态（状态 0010，状态三： 0100，状态四： 1000）： 设置两个外部控制条件：重置（ set ）；乡村干道是否有车（ c —— c=1 表示无车； c=0 表示有 车） 设置一个内部控制条件： 时间是否计满 （ state —— state=0 表示计数完成； state=1 表示计 数没有完成） 本设计采用 Verilog ： 0001，状态二： 主干道红灯，显示 5 秒；乡村干道黄灯，显示 5 秒——（ 0001） 主干道红灯，显示 21 秒；乡村干道绿灯，显示 16 秒——（ 0010） 主干道黄灯，显示 5 秒；乡村干道红灯，显示 5 秒——（ 0100） 主干道绿灯，显示 25 秒；乡村干道红灯，显示 30 秒——（ 1000）
《机械设计基础》 习 题 解 答 机械工程学院
目录 第0章绪论-------------------------------------------------------------------1 第一章平面机构运动简图及其自由度----------------------------------2 第二章平面连杆机构---------------------------------------------------------4 第三章凸轮机构-------------------------------------------------------------6 第四章齿轮机构------------------------------------------------------- -----8 第五章轮系及其设计------------------------------------------------------19 第六章间歇运动机构------------------------------------------------------26 第七章机械的调速与平衡------------------------------------------------29 第八章带传动---------------------------------------------------------------34 第九章链传动---------------------------------------------------------------38 第十章联接------------------------------------------------------------------42 第十一章轴------------------------------------------------------------------46 第十二章滚动轴承---------------------------------------------------------50 第十三章滑动轴承-------------------------------------------- ------------ 56 第十四章联轴器和离合器------------------------------- 59 第十五章弹簧------------------------------------------62 第十六章机械传动系统的设计----------------------------65
1、1将下列各式写成按权展开式: (352、6)10=3×102+5×101+2×100+6×10-1 (101、101)2=1×22+1×20+1×2-1+1×2-3 (54、6)8=5×81+54×80+6×8-1 (13A、4F)16=1×162+3×161+10×160+4×16-1+15×16-2 1、2按十进制0~17的次序,列表填写出相应的二进制、八进制、十六进制数。 解:略 1、3二进制数00000000~11111111与0000000000~1111111111分别可以代表多少个数？解:分别代表28=256与210=1024个数。 1、4将下列个数分别转换成十进制数:(1111101000)2,(1750)8,(3E8)16 解:(1111101000)2=(1000)10 (1750)8=(1000)10 (3E8)16=(1000)10 1、5将下列各数分别转换为二进制数:(210)8,(136)10,(88)16 解:结果都为:(10001000)2 1、6将下列个数分别转换成八进制数:(111111)2,(63)10,(3F)16 解:结果都为(77)8 1、7将下列个数分别转换成十六进制数:(11111111)2,(377)8,(255)10 解:结果都为(FF)16 1、8转换下列各数,要求转换后保持原精度: 解:(1、125)10=(1、0010000000)10——小数点后至少取10位 (0010 1011 0010)2421BCD=(11111100)2 (0110、1010)余3循环BCD码=(1、1110)2 1、9用下列代码表示(123)10,(1011、01)2: 解:(1)8421BCD码: (123)10=(0001 0010 0011)8421BCD (1011、01)2=(11、25)10=(0001 0001、0010 0101)8421BCD (2)余3 BCD码 (123)10=(0100 0101 0110)余3BCD (1011、01)2=(11、25)10=(0100 0100、0101 1000)余3BCD 1、10已知A=(1011010)2,B=(101111)2,C=(1010100)2,D=(110)2 （1）按二进制运算规律求A+B,A-B,C×D,C÷D, （2）将A、B、C、D转换成十进制数后,求A+B,A-B,C×D,C÷D,并将结果与(1)进行比较。解:(1)A+B=(10001001)2=(137)10 A-B=(101011)2=(43)10 C×D=(111111000)2=(504)10 C÷D=(1110)2=(14)10 (2)A+B=(90)10+(47)10=(137)10 A-B=(90)10-(47)10=(43)10 C×D=(84)10×(6)10=(504)10 C÷D=(84)10÷(6)10=(14)10 两种算法结果相同。 1、11试用8421BCD码完成下列十进制数的运算。 解:(1)5+8=(0101)8421BCD+(1000)8421BCD=1101 +0110=(1 0110)8421BCD=13
,考试作弊将带来严重后果！ 华南理工大学期末考试 《数字系统设计》试卷 1. 考前请将密封线内各项信息填写清楚； 所有答案请直接答在试卷上(或答题纸上)； ．考试形式：开（闭）卷； 本试卷共大题，满分100分，考试时间120分钟 (每小题2分，共16分) 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理 ( C ) CPLD即是现场可编程逻辑器件的英文简称； CPLD是基于查找表结构的可编程逻辑器件； 早期的CPLD是从GAL的结构扩展而来； 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 在VHDL语言中，下列对时钟边沿检测描述中，错误的是( D ) then ...; then ...; then ...; 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确( A ) PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一. 敏感信号参数表中，应列出进程中使用的所有输入信号； 进程由说明部分、结构体部分、和敏感信号参数表三部分组成； 当前进程中声明的信号也可用于其他进程 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：( C ) 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试； 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试。 关于综合，从输入设计文件到产生编程文件的顺序正确的是：(B) ．逻辑综合→高层次综合→物理综合；
第8章 数字系统分析与设计 教学目标 理解数字系统的基本概念 熟悉数字系统自上而下的设计方法 掌握数字系统设计的描述 本章节通过对数字系统基本概念的介绍，传统设计方法与现代设计方法的比较，并通过十字路口红绿灯数字系统的分析与设计，进一步巩固数字系统分析与设计的基本方法。 8.1数字系统的基本概念 当前，随着数字技术的快速发展，在我们的日常生产、生活、学习、教学、科研等各个领域中。大到复杂的计算机控制系统，小到我们学习生活中的各类家用电器，从第一代GSM手机到今天的各种智能手机，加之在国防、智能机器人、医用设备的研究等等，随处都可见到数字技术的应用。 8.1.1数字系统 通过前面各章节的学习，我们对常用数字基本部件，如各种门电路、加法器、比较器、编码器、译码器、数据选择器、数据分配器、计数器、移位寄存器、存储器等已经有了一定的掌握和了解，它们在功能上比较单一，如能够完成加法运算、数据比较、编码、译码、数据选择、计数、数据存储等功能。我们把这些能够执行某种单一功能的电路称为基本逻辑功能部件级电路。而把由若干基本逻辑功能部件级电路构成的、能够实现数据存储、传送和处理，并按照一定程序操作功能的电路称为数字系统(Digital System)。数字密码锁、计算机等都是典型的数字系统。 8.1.2数字系统的基本组成 如图8.1所示，一个数字系统DS通常由输入电路、控制电路、受控电路、时基电路、输出电路组成。其中控制电路是整个系统的核心。
图8.1 数字系统的基本组成框图 1.输入电路 输入电路的功能是将各种外部信号（包括模拟信号如声音、温度等和数字信号如开关的通和断等）引入数字系统DS后供控制电路加以处理。 2.控制电路 控制电路是数字系统的核心，又常被称为控制器或控制单元。它根据时钟信号和受控电路送回的信号进行综合分析处理后，发出控制信号去控制和管理输人、输出电路及受控电路，使整个数字系统协调、有条不紊地工作。 3.时基电路 时基电路作用是产生各种时钟信号，用来保障数字系统在时钟信号作用下按照一定的顺序完成对应的控制操作。 4.受控电路 受控电路是数字系统的数据存储与处理单元，数据的存储、传送和处理均在数据子系统中进行。它从控制单元接收控制信息，并把处理过程中产生的状态信息反馈给控制单元。由于它主要完成数据处理功能且受控制器控制，因此也常常把它叫做数据处理器。 5.输出电路 输出电路将经过处理之后的信号（模拟信号或数字信号）推动执行机构（扬声器、数码管等）。 数字系统和功能部件之间的区别的一个重要标志是看有无控制器。凡是有控制器且能按照一定程序进行操作的，不管其规模大小，均称为数字系统。例如数字密码锁，虽然仅由几片MSI器件构成，但因其中有控制电路，所以应该称之为数字系统。而没有控制器、不能按照一定程序进行操作的，不论其规模多大，只作为一个功能部件来对待，例
第8章数字系统设计基础 8.1 数字系统在逻辑上可以划分成哪两个部分？其中哪一部分是数字系统的核心？ 解：数字系统在逻辑上可以划分成控制器和数据处理器两部分，控制器是数字系统的核心。 8.2 什么是数字系统的ASM图？它与一般的算法流程图有什么不同？ASM块的时序意义是什么？解：算法状态机（ASM）是数字系统控制过程的算法流程图。它与一般的算法流程图的区别为ASM 图表可表示事件的精确时间间隔序列，而一般的算法流程图只表示事件发生的先后序列，没有时间概念。ASM块的时序意义是一个ASM块内的操作是在一个CLK脉冲作用下完成的。 8.3 某数字系统，在T0状态下，下一个CLK到，完成无条件操作：寄存器R←1010，状态由T0→ T1。在T1状态下，下一个CLK到，完成无条件操作：R左移，若外输入X=0，则完成条件操作：计数器A←A+1，状态由T1→T2；若X=1，状态由T1→T3。画出该系统的ASM图。 解：ASM图表如图所示 8.4 一个数字系统在T1状态下，若启动信号C=0，则保持T1状态不变；若C=1，则完成条件操作： A←N1，B←N2，状态由T1→T2。在T2状态下，下一个CLK到，完成无条件操作B←B?1，若M=0，则完成条件操作：P右移，状态由T2→T3；若M=1，状态由T2→T4→T1。画出该数字系统的ASM图。 解：ASM图表如图
8.5 控制器状态图如题图8.5所示，画出其等效的ASM图。 题图8.5 解：ASM图 8.6 设计一个数字系统，它有三个4位的寄存器X、Y、Z，并实现下列操作： ①启动信号S出现，传送两个4位二进制数N1、N2分别给寄存器X、Y； ② 如果X>Y，左移X的内容，并把结果传送给Z； ③如果X 机械设计基础习题集及参考答案一、判断题（正确T,错误F） 1. 构件是机械中独立制造的单元。 2. 能实现确定的相对运动，又能做有用功或完成能量形式转换的机械称为机器。 3. 机构是由构件组成的，构件是机构中每个作整体相对运动的单元体。 4. 所有构件一定都是由两个以上零件组成的。 二、单项选择题 1. 如图所示，内燃机连杆中的连杆体1是（）。 A机构B零件C部件D构件 2. 一部机器一般由原动机、传动部分、工作机及控制部分组成， 本课程主要研究（）。 A原动机B传动部分 C工作机D控制部分 三、填空题 1. 构件是机械的运动单元体，零件是机械的________ 单元体。 2. 机械是______ 和______ 的总称。 参考答案 一、判断题（正确T,错误F） 1. F 2. T 3. T 4. F 二、单项选择题 1. B 2. B 三、填空题 1. 制造 2.机构机器( ( ( ( ） ） ） ） I连和饰 J—辅瓦 6—阵口常 7—■舟 第一章 平面机构的自由度 、判断题（正确 T ,错误F ） 1. 两构件通过点或线接触组成的运动副为低副。 （） 2. 机械运动简图是用来表示机械结构的简单图形。 （） 3. 两构件用平面低副联接时相对自由度为 1。 （） 4. 将构件用运动副联接成具有确定运动的机构的条件是自由度数为 1。 （） 5. 运动副是两构件之间具有相对运动的联接。 （） 6. 对独立运动所加的限制称为约束。 （） 7. 由于虚约束在计算机构自由度时应将其去掉，故设计机构时应尽量避免岀现虚约束 （） 8. 在一个确定运动的机构中，计算自由度时主动件只能有一个。 （） 二、单项选择题 1. 两构件通过（ ）接触组成的运动副称为高副。 A 面 B 点或线 C 点或面 2. 一般情况下，门与门框之间存在两个铰链，这属于（ A 复合铰链 B 局部自由度 C 虚约束 3. 平面机构具有确定运动的条件是其自由度数等于（ A 1 B 从动件 C 主动件 D 0 4. 所谓机架是指（ ）的构件 5. 两构件组成运动副必须具备的条件是两构件（ ） 三、填空题 1. 机构是由若干构件以 ________________ 相联接，并具有 _____________________________ 的组合体 2. 两构件通过 ______ 或 ______ 接触组成的运动副为高副。 3. m 个构件组成同轴复合铰链时具有 _______ 个回转副 四、简答题 1. 何为平面机构？ 2. 试述复合铰链、局部自由度和虚约束的含义？为什么在实际机构中局部自由度和虚约束常会岀现? 3. 计算平面机构自由度，并判断机构具有确定的运动。 (1) (2) D 面或线 ）） D 机构自由度 ）数。 A 相对地面固定 B 运动规律确定 C 绝对运动为零 D 作为描述其他构件运动的参考坐标点 A 相对转动或相对移动 B 都是运动副 C 相对运动恒定不变 D 直接接触且保持一定的相对运动 大作业报告 （ 2013 / 2014 学年第二学期） 数字电路与系统设计 交通灯管理系统 学生姓名班级学号 学院(系) 贝尔英才学院专业理工强化班 一、 实验要求： 设计一个交通灯管理系统。其功能如下： (1)公路上无车时，主干道绿灯亮,公路红灯亮； (2)公路上有车时，传感器输出C=1，且主干道通车时间超过最短时间，主干道 交通灯由绿→黄→红，公路交通灯由红→绿； (3)公路上无车，或有车，且公路通车时间超过最长时间，则主干道交通灯由红→绿，公路交通灯由绿→黄→红； (4)假设公路绿灯亮的最长时间等于主干道绿灯亮的最短时间，都为16秒，若计时到E=1；黄灯亮的时间设为4秒，若计时到F=1。当启动信号S=1时，定时器开始计时。 二、 设计思路： 1、 系统初始结构： 处理器 初始结构框图说明： （1）、输入信号为：传感器输出C ，启动信号S ，16s 计时到E ，4s 计时到F ； （2）、输出信号为：主干道绿灯亮HG ，主干道黄灯亮HY ，主干道红灯亮HR ；公路绿灯亮FG ，公路黄灯亮FY ，公路红灯亮FR ； （3）、输入和输出信号均为高电平有效。 控制器 指示灯 驱动电路 定时器 传感器信号C T 主绿HG 主黄HY 主红HR 公绿FG 公黄FY 公红FR 图12.5.2 系统初始结构框图 启动信号 S 16s 计时到信号 E 4s 计 时到信号F 2、建立系统ASM 图： 分析题目要求建立ASM 图。 0T ：干道绿灯亮，公路红灯亮，若C=0，E=0，保持 0T 状态。若公路上有车 C=1，且干道通行最短时间（16s ）E=1，系统转换到1T 状态，此时S=1启动重新计时。 1T ：干道黄灯亮，公路红灯亮。黄灯亮的时间到（4s ）F=1，转到2T ，S=1。 2T ：主干道红灯亮，公路绿灯亮。若公路通行的最长时间到（16s ） ，转换到3T 。若时间未到看公路上还有无车辆，有车时（C=1）保持2T ,无车时（C=0）转到 3T ，S=1。 3T ：主干道红灯亮，公路黄灯亮，若黄灯亮时间到（4s ）F=1，转换到0T ，S=1。 每次状态转换后都要重新计时。 系统ASM 图如下： 3、处理器设计： . 1.1将下列各式写成按权展开式： （352.6）10=3×102+5×101+2×100+6×10-1 （101.101）2=1×22+1×20+1×2-1+1×2-3 （54.6）8=5×81+54×80+6×8-1 （13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。 解：略 1.3二进制数00000000~11111111和0000000000~1111111111分别可以代表多少个数？解：分别代表28=256和210=1024个数。 1.4将下列个数分别转换成十进制数：（1111101000）2，（1750）8，（3E8）16 解：（1111101000）2=（1000）10 （1750）8=（1000）10 （3E8）16=（1000）10 1.5将下列各数分别转换为二进制数：（210）8，（136）10，（88）16 解：结果都为：（10001000）2 1.6将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16 解：结果都为（77）8 1.7将下列个数分别转换成十六进制数：（11111111）2，（377）8，（255）10 解：结果都为（FF）16 1.8转换下列各数，要求转换后保持原精度： 解：（1.125）10=（1.0010000000）10——小数点后至少取10位 （0010 1011 0010）2421BCD=（11111100）2 （0110.1010）余3循环BCD码=（1.1110）2 1.9用下列代码表示（123）10，（1011.01）2： 解：（1）8421BCD码： （123）10=（0001 0010 0011）8421BCD （1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD 《数字系统设计I 》 补 充 作 业 第1章逻辑函数 题1.1 (1) (172)10=(?)2 (2) (0.8123)10=(?)2 (3) (10101101.0101)2=(?)10 (4) (3625)10=(?)8=(?)16 (5) (0.172)8=(?)16=(?)2 (6) (4CA)16=(?)2=(?)10 题1.2 完成下列数制和代码之间的转换 (1)(468.32)10=(?)8421BCD =(?)余3码 (2)(10010011.1001)8421BCD =(?)2 题1.3 求下列函数的对偶式和反函数式 (1) D C B A D C A B Z +++++=)((1 (2) C B AD D C B A Z +++=2 题1.4 试证明下列“异或”等式成立 (1) C B A C B A C B A ⊕⊕=⊕⊕=⊕⊕ (2) B A AB B A =Θ⊕)()( 题1.5 用代数法将下列函数化简成为最简表达式 (1) B A B A B A B A ++++ (2) ))()((E DE D C C B B C B A ++++++ (3) EF B EF B A BD C A AB D A AD ++++++ (4) D BD C A C BD B A D B A +++++)()( (5) F E D C B A E D C B A DE B A CE B A E D AB E B A +++++ (6) A ++++)( (7) DE D A ACD E C B D +++++++))(( (8) ))()()()((D C B C B D B A B A D C B A +++++++++ 题1.6 (1) AB B A B A B A Y ++=),( (2) C B A C B A C B A Y +++=),,( (3) C AB C B CD ABC D A D A D C B A Y ++++++=)()(),,,( (4) D AC D A D C A D B D C D B A D C B A Y ++++=)(),,,( (5) )15,14,11 ,10,8,7,6,5,2,0(),,,(m D C B A Y ∑= (6) (1,3,4,6,7,9,11,12,14,15)Y M =∏ (7) C B C B C A C A D C B A Y +++=),,,( (8) A ABD ABC D C B A Y +++++=),,,( (9) )14,11 ,10,9,8,6,4,3,2,1,0(),,,(m D C B A Y ∑= (10) D BD C A C BD B A D B A D C B A Y +++++=)()(),,,( 题1.7 用卡诺图法将下列具有约束条件的逻辑函数化简成为最简“与- 或” (1) )15,14,13,12,11 ,10()9,7,6,5,1(),,,(d m D C B A Z ∑+∑= (2) )11,4()6,5,2,1,0(),,,(d m D C B A Z ∑+∑= (3) )14,11 ,10,8,3()12,6,5,4,2,1,0(),,,(d m D C B A Z ∑+∑= (4) ,),,,(D C B A D BC A D C B D C B A Z ++=约束条件为0C D ⊕= 题1.8 已知逻辑函数X 和Y ： D C B D C A D C C AB D C B A X +++=),,,( ))()((),,,(D C A D C B D C B A D C B A Y +++++++= 用卡诺图法求函数XY Z =的最简“与-或” 4.1分析图4.1电路的逻辑功能解：（1）推导输出表达式（略） (2) 列真值表（略） 4.6 试设计一个将8421BCD 码转换成余3码的电路。 解： 电路图略。 4.7 在双轨输入条件下用最少与非门设计下列组合电路： 解：略 4.8 在双轨输入信号下，用最少或非门设计题4.7的组合电路。 解：将表达式化简为最简或与式： (1)F=(A+C)(?A+B+?C)= A+C+?A+B+?C (2)F=(C+?D)(B+D)(A+?B+C)= C+?D+B+D+A+?B+C (3)F=(?A+?C)(?A+?B+?D)(A+B+?D)= ?A+?C+?A+?B+?D+A+B+?D (4)F=(A+B+C)(?A+?B+?C)= A+B+C+?A+?B+?C 4.9 已知输入波形A 、B 、C 、D ，如图P4.4所示。采用与非门设计产生输出波形如F 的组合 电路。 解： F=A ?C+?BC+C ?D 电路图略 4.10 电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、普 通电话，分别编码为11，10，01。试设计该编码电路。 解：略 4.11 试将2/4译码器扩展成4/16译码器 解： A 3 A 2 A 1 A 0 ?Y 0?Y 1?Y 2?Y 3 ?Y 4 ?Y 5?Y 6?Y 7 ?Y 8?Y 9?Y 10?Y 11 ? Y 12?Y 13?Y 14?Y 15 A 1 ?EN ?Y 3 A 0 2/4 ?Y 2 译码器 ?Y 1 ?Y 0 ?EN A 1 2/4(1) A 0 ?Y 0?Y 1?Y 2?Y 3 ?EN A 1 2/4(2) A 0 ?Y 0?Y 1?Y 2?Y 3 ?EN A 1 2/4(3) A 0 ?Y 0?Y 1?Y 2?Y 3 ?EN A 1 2/4(4) A 0 ?Y 0?Y 1?Y 2?Y 3 P222 4-5 图4-105所示是用CMOS 边沿触发器和或非门组成的脉冲分频器。试画出在一系列CP 脉冲作用下Q 1、Q 2和F 的输出电压波形。设触发器的初始状态皆为0。 （a ） 2同步电路 （b ）异步电路 图4-105 习题4-5图 解：(a) n n Q Q 21+1= n n Q Q 11+2= n Q CD 12= n Q CP F 11+= (b) CP CP CP ==21 n n Q Q D D 2121+== n n Q Q F 212+= 4-7 试分析图4-106所示时序逻辑电路的逻辑功能，写出电路的驱动方程，状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图4-106 解：（1）电路的驱动方程：21Q X D = 212Q Q X D ?= （2）电路状态方程：2111Q X D Q n ==+ 21212Q Q X D Q n ?==+ （3）电路输出方程：21Q Q X F = （4）列出状态转换真值表 （5）画出状态转换图 （6）由状态转换图可知，该电路可实现自启动功能。 P223 4-10 已知时序电路4-109所示。试分析该电路在C=1和C=0时电路逻辑功能。 解：（1）由图5-27列出驱动方程和状态方程 100==K J n n Q C CQ K J 0011+== n n n n Q Q C Q CQ K J 101022+== C=1时，实现加法计数： 100==K J n Q K J 011== n n Q Q K J 1022== n n Q Q 01 =+ n n n n n Q Q Q Q Q 10101 1 +=+ n n n n n n n Q Q Q Q Q Q Q 2102101 2 +=+ C=0时，实现减法计数： 100==K J n Q K J 011== n n Q Q K J 1022== n n Q Q 0 1 =+n n n n n Q Q Q Q Q 1 0101 1 +=+ n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q 2102102102101 2 )(++=+=+ （2）根据状态列状态转换表如下 （3）分析逻辑功能 由状态转换表可知，该电路为同步二进制可逆计数器。C ＝1时，实现加法计数器；C=0时，实现减法计数器。根据上述公式计算得加法计数状态（C ＝1）和减法计算状态（C ＝0）转换表，如表2所示。 第一章 机械零件常用材料和结构工艺性 Q235：Q ：“屈”，235：屈服点值 50号钢：平均碳的质量分数为万分之50的钢 第二章：机械零件工作能力计算的理论基础 (必考或者二选一)+计算 1， 在零件的强度计算中，为什么要提出内力和应力的概念？ 因为要确定零件的强度条件 内力：外力引起的零件内部相互作用力的改变量。 应力为截面上单位面积的内力。 2， 零件的受力和变形的基本形式有哪几种？试各列出1~2个实例加以说明。 轴向拉伸和压缩；剪切和挤压；扭矩；弯曲 △ 第四章 螺旋机构 P68四选一 1、试比较普通螺纹与梯形螺纹有哪些主要区别？为什么普通螺纹用于连接而梯形螺纹用于传动？ 普通螺纹的牙型斜角β较大，β越大，越容易发生自锁，所以普通螺纹用于连接。β越小，传动效率越高，固梯形螺纹用于传动。 2、在螺旋机构中，将转动转变为移动及把移动转变为转动有什么条件限制？请用实例来说明螺母与螺杆的相对运动关系。 转动变移动升角要小，保证可以自锁；而升角大的情况下，移动可转为转动 3、具有自锁性的机构与不能动的机构有何本质区别？ 自锁行的机构自由度不为0，而不能动的机构自由度为0 4、若要提高螺旋的机械效率，有哪些途径可以考虑？ 降低摩擦，一定范围内加大升角，降低牙型斜角；采用多线螺旋结构 EA L F L N =? 第五章平面连杆 1、为什么连杆机构又称为低副机构？它有那些特点？ 因为连杆机构是由若干构件通过低副连接而成的 特点是能实现多种运动形式的转换 2、铰链四连杆机构有哪几种重要形式？它们之间只要区别在哪里？ 1，曲柄摇杆机构 2，双曲柄机构 3，双摇杆机构 区别：是否存在曲柄，曲柄的数目，以及最短杆的位置不同。 3、何谓“整转副”、“摆转副”？铰链四杆机构中整转副存在的条件是什么？ 整转副：如果组成转动副的两构件能作整周相对转动，则该转动副称为整转副 摆转副：如果组成转动副的两构件不能作整周相对转动…… 条件：1，最长杆长度+最短杆长度≤其他两杆长度之和（杆长条件） 2，组成整转副的两杆中必有一个杆为四杆中的最短杆。 4、何谓“曲柄”？铰链四杆机构中曲柄存在条件是什么？ 曲柄是相对机架能作360°整周回转的连架杆 条件：1，最长杆长度+最短杆长度≤其他两杆长度之和（杆长条件） 2，最短杆必须为连架杆或机架 5、何谓行程速比系数和极位夹角？他们之间有何关系？ 极位夹角：在曲柄摇杆机构中，当曲柄与连杆两次共线时，摇杆位于两个极限位置，在这两个极位所形成的夹角称为极位夹角。 行程速比系数K：设极为夹角为θ，当从一个极为出发，经过180°+θ到另一个极位的速度V1，在接着转180°+θ到回到原来极位的速度V2，那么K=V2/V1=（180°+θ）/（180°-θ） 极位夹角越大，K越大，表明急回性质越明显 6、何谓连杆机构的压力角和传动角？其大小对连杆机构的工作有何影响？在四杆机构中最小的传动角出现在何位置？为什么？ 压力角：从动件所受的力F与受力点速度Vc所夹的锐角α。α越小，机构传动性能愈好。传动角：连杆与从动件所夹的锐角γ。γ=90?-α。γ越大，机构的传动性能越好，设计时一般使γmin≥40?。 对于曲柄摇杆，最小传动角出现在摇杆与机架两次共线其中之一的位置，即AB,AD共线。 △另：满足杆长条件下：曲柄摇杆机构：最短杆为连架杆 双曲柄机构：最短杆为机架 双摇杆机构：最短杆既不是连架杆又不是机架，是连杆时机械设计基础习题集及答案
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