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基于FPGA 的RapidIO-FC 转接桥设计
史卫民1，施春辉2，柴小丽2，章 乐2
(1. 海军装备部飞机办，北京 100071；2. 华东计算技术研究所，上海 200233)
概 要：针对现代高性能嵌入式系统异构网络之间高速实时通信的应用需求，提出一种基于FPGA 的RapidIO-FC 转接桥硬件设计方案。该方案以Xilinx 的Virtex5开发板为平台，基于RapidIO IP 核和Fibre Channel IP 核，设计转接控制逻辑以及转接桥硬件接口，对其功能进行验证。给出硬件结构图以及关键部分设计思想，并采用逻辑仿真和物理测试证明该设计的正确性与有效性。 关键词：RapidIO 协议；FC 协议；RapidIO-FC 桥
Design of RapidIO-FC Switching Bridge Based on FPGA
SHI Wei-min 1, SHI Chun-hui 2, CHAI Xiao-li 2, ZHANG Le 2
(1. Aircraft Office, Navy Equipment Department, Beijing 100071, China; 2. East-China Institute of Computer Technology, Shanghai 200233, China) 【Abstract 】With respect to the requirement of high speed communication between two kinds of fabric in a high performance embedded system, this paper proposes a hardware method for RapidIO-FC switching bridge on FPGA. This method builds commutator control logic and bridge interface with RapidIO and Fibre Channel(FC) IP core based on the development platform of Xilinx Virtex5. The function of the bridge is validated. Hardware architecture diagrams and the key design thoughts are alse introduced. The method is proved valid by logic simulations and physical tests. 【Key words 】RapidIO protocol; Fibre Channel(FC) protocol; RapidIO-FC bridge
计 算 机 工 程 Computer Engineering 第36卷 第19期
Vol.36 No.19 2010年10月
October 2010
·开发研究与设计技术· 文章编号：1000—3428(2010)19—0291—03
文献标识码：A
中图分类号：TP391
1 概述
传统的计算机通道技术是指为将处理器从繁忙的I/O 操作中解放出来，而将I/O 操作交由专门的处理器进行调度的方法。随着现代嵌入式任务朝着并行化、网络化方向发展，并且伴随对系统实时性要求越来越高，迫切需要一种速度快、网络兼容性强的通道技术来托管繁杂的I/O 操作，并实现IP 、SCSI 、IPI-3、HIPPI 、ATM/AAL5、SBCCS 等当今流行网络协议之间的统一。
FC 是一种高性能的、基于帧交换的5层体系协议，最初是为了满足服务器和存储设备之间传送业务而高度优化的开放式网络通道技术。其采用高性能LVDS 技术，能在一路传输线上实现高达2.5 Gb/s 的速率，具有相对于万兆以太网、PCIe 更高的传输速率，能够运用光纤通道和上层应用之间的接口，实现IP 协议、SCSI 协议和VI 协议之间的统一。RapidIO 是一种基于高性能包交换的互联技术，主要功能是完成在一个节点系统内的微处理器、DSP 、系统存储器以及外设之间的高速传输数据[1]。它主要是用于网络和通信设备、企业存储库和其他高性能的嵌入式市场，通过提供高带宽、软件独立性、容错性和短等待时间，满足更高的性能要求。
目前，部分新式的高性能嵌入式CPU 内嵌了RapidIO 总线，需要开发一种端点卡，以实现RapidIO 网络到FC 网络之间的快速互联。为此，本文研究了一种基于FPGA 的RapidIO-FC 端点卡设计。
2 RapidIO 技术
2.1 RapidIO 协议
RapidIO 技术采用点对点的分组包交换技术，采用3层分级体系结构，分级结构如图1所示[2]。逻辑层位于最高层，定义全部协议和包的格式，其中包含端点初始化和用来完成整个传送的必要信息。传输层位于中间层，定义RapidIO 地址空间和在端点器件间传输包所需要的路由信息。物理层位于整个分级结构的底部，描述了诸如包传送机制、流量控制、电平特性和底层差错控制之类的器件接口特性。这种层次划分提供了在任意层增加新的事务类型而无需更改其他层规范的灵活性。例如，可以增加新的逻辑层规范，新规范定义的事务将以向后兼容的方式通过现有的RapidIO 网络。
图1 RapidIO 规范层次结构
RapidIO 的传输操作基于请求和响应机制，包是系统中端点器件间的传输基本单元。由发起器件产生一个传输请求包，它被传输到对应交换机构，通过这个交换机构把请求包传输到目标器件。目标器件根据请求进行相应操作，返回响应包，经交换机构传回到发起者，至此完成一个完整的传输过程。而包的确认、流量控制和维护功能等控制符在RapidIO 物理层互连中用作传输管理。
作者简介：史卫民(1965－)，男，硕士，主研方向：电子信息装备系统体系结构；施春辉，硕士研究生；柴小丽，研究员；章 乐，硕士 收稿日期：2010-04-20 E-mail ：phantom@https://www.doczj.com/doc/cc16545996.html,
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292— 2.2 Xilinx RapidIO IP 功能
Xilinx RapidIO IP v4.3逻辑层按照规范《RapidIO Logical I/O and Common Transport Specificationv.1.3》来实现。它可分为一系列模块，用来完成对发送包和接收包的组包及解包工作。Xilinx RapidIO IP 逻辑层有3个接口：用户接口，链接接口和维护接口。用户接口包含4个端口，它们用来生成数据包，或者处理远程端点的请求包。用户也可以通过这些端口初始化本地配置读写访问，配置此RapidIO 终端设备中的寄存器。而链接接口包含2个接口：链接接收端和链接发送端，它与RapidIO 物理层或缓存相连。维护接口包含2个端口：维护请求/响应端口和配置寄存器端口。它们用来控制逻辑层中的配置寄存器的读写，包括由用户定义的或者与相应物理层相连的所有配置寄存器。
用户可以通过初始请求、目标响应或者维护响应这些端口完成数据输入或从RapidIO 网络中的远端设备请求数据。逻辑层将对这些数据或请求进行组包，然后这个包将通过链接发送接口发送到相应RapidIO 物理层器件。
链接接收端接收来传数据包或是RapidIO 网络中远端设备发出的数据请求包。这个数据包或数据请求包将通过初始化响应端、目标请求端或维护请求端完成发送。逻辑层从这些数据包中提取包头，并将包头进行独立传送。如果包中含有数据，在传输前逻辑层会将数据进行64 bit 对齐。Xilinx RapidIO Logical and Transport Layer 接口如图2所示。
初始响应端口目标请求端口初始请求端口目标响应端口
端口
端口
图2 RapidIO Core 逻辑传输层协议结构示意图
3 Fibre Channel 技术
3.1 Fibre Channel 协议介绍
Fibre Channel 采用5层分级体系结构，如图3所示[3]。
公共业务8B/10B 编码等传输控制协议
信令协议
媒介和物理接口
FC-3FC-2FC-1FC-0
FC-4
FC-PH
IP
IP
IP
IP
IP
IP
上层协议映射
图3 光纤通道结构层次
协议各层具体描述如下：
(1)FC-0 层为物理层，主要用于同步外部高速串行差分总线电信号，获取外部端口发送的有效数据位。
(2)FC-1 层使用8B/10B 编码，从接收机的角度看是用来译码来自于FC-0层的10 bit 数据，以字节的形式实现字节对齐、字对齐以及底层的buffer 到buffer 的流量控制、端口状态机等功能。
(3)FC-2 层为帧处理层，主要用于同步外部设备发送的数据帧和控制帧，并检测帧的功能，产生相应的响应帧以及提取上层应用软件所需要的有效数据字段交付给上层协议层处理；同时，该功能模块还负责担负分段和重组的功能，并实现端口与端口之间的流量控制。
(4)FC-3 层用来实现N 端口FC 交换端口的登录和注销，以及序列状态和交换状态的管理。该层为软件层，所有的功能都由软件实现。
(5)FC-4层为软件应用层，是FC 结构中的最高层，它指定让高层协议如何利用这些原始功能，定义了能在Fibre Channel 之上运行的应用程序的接口，详细说明了上层协议使用其下的FC 层的映射规则。Fibre Channel 既擅长传输网络信息又擅长传输通道信息，并允许多种协议在同一物理介质上同时传送。在FC-4上层协议映射层中，Fibre Channel 主
机接口卡主要提供用于NT 、
Unix 或MacOS 操作系统的SCSI 和IP 软件驱动程序。
3.2 Xilinx Fibre Channel IP 功能介绍
Xilinx Fibre Channel 逻辑层结构如图4所示。
图4 FC Core 逻辑层协议结构示意图
Xilinx Fabric Channel 协议逻辑层由以下模块组成： (1)RocketIO 收发机。Xilinx Fibre Channel IP v3.3利用
1个或者2个RocketIO 收发机提供核接口所需要的1 Gb/s 、 2 Gb/s 、4 Gb/s 速率的连接能力。Fibre Channel 核同时也利用了RocketIO 收发机中的8B/10B 编解码器、CRC 发生器/校验器和弹性缓冲接受器。该核可运行在单一时钟域，使得它可以实现最简单的后端设计。在Virtex-4和Virtex-5 devices 中单个RocketIO MGT 或者RocketIO GTP 收发器就能实现单一速率模式和多速率模式的配置。
(2)客户端接口。核的内部接口是32 bit 位宽，实现FC 数据一个字的并行分析。这个32 bit 数据通路是为客户端接口保留的，用来确保客户端接口尽可能的灵活性。客户端接口包括一组额外的信号，它们被用作支持数据通信。核时钟通过配置，在53.125 MHz/106.25 MHz 范围内可调。在全 1 Gb/s 速率配置和2 Gb/s 、4Gb/s 多速率中的2 Gb/s 速率配置中，通过clienttxdataread 和clientrxdatavalid 信号在连续的时钟周期上交替选择高低电平，以限制数据吞吐量。 (3)MAC 。按照规范FC-FS 所设计的MAC 模块承担了核的主要功能，由端口状态机、组帧逻辑和数据检测组成。
(4)链接控制器。按照规范FC-FS 第5部分和第 6部分所设计的连接控制器，承担来传数据的字并行和字同步功能。此模块也提供CRC 校验码的生成和对于输出数据的校验。
4 RapidIO-FC 桥接电路设计
为了满足开发具有我国自主知识产权的高实时性现代航
空电子系统的需求，本文实现了一个桥模块。本转接桥实现串行RapidIO 到FC 接口的转换，主要功能目标为RapidIO 端点与FC 端点连接与通信，在此基础上对其效率进行优化，功能进行增强，并依据用户需求设计应用程序接口。
依此需求，实现RapidIO 接口到FC IP 核用户接口的转
换以及2个通信协议之间的通路，在此基础上应用程序需要对全部FC 数据帧进行处理。
本设计在硬件上实现RapidIO IP 核用户接口信号与FC IP 核用户接口信号的转接，转接部分以FIFO 的形式实现，分别使用数据FIFO 与命令FIFO 传输数据与控制信号。同时
为了通知目标RapidIO 端点接收到数据，
当FC 端向RapidIO 端发送数据到达时，Doorbell 发生器自动检测对应的FIFO 状态。若FIFO 为非空，则自动向目标RapidIO 端发送一个Doorbell 包，以中断方式通知目标端数据到达，如图5所示。
图5 RapidIO-FC 转换硬件体系结构
在转换通路中设置寄存器。在RapidIO 初始化完成后，记录RapidIO 端网络的端点的ID 号，接收到FC 数据帧后，Doorbell Generator 会向所有这些端点发送一个Doorbell ，提醒有新的数据帧到达，RapidIO 端点会根据需要到数据缓存中读取数据帧。
在本设计中，使用4个FIFO 结构实现数据缓冲，在RapidIO 端对其统一编址，其地址窗口分为3类，即ID 寄存器、发送数据窗口、接收数据窗口。对于FC 端，只需利用IP 核提供的功能进行基本的发送与接收功能。具体操作过程描述如下：
(1)RapidIO 数据发送
首先进行 RapidIO 网路初始化，即写RapidIO 目的ID 寄存器、FC ID 寄存器，设置发送窗口、接收窗口地址。然后，RapidIO 包经过解包逻辑解包，并通过识别ftype 、ttype 等字段将包分为数据和命令2个部分分别写入数据FIFO 和命令FIFO 。在组帧过程中，先读取命令FIFO ，根据不同命令配合读取数据FIFO 中的数据，再通过组帧逻辑转化为具有相应操作的FC 帧结构。
(2)FC 数据接收
FC 帧结构经解帧逻辑进行解帧，
分为数据和命令2个部分分别写入数据FIFO 和命令FIFO 。本设计中转接逻辑对FC 帧内容不作处理，命令FIFO 中记录对应传输帧长度信息。在接收完FC 帧后，以RapidIO NWrite 操作发送到RapidIO 目的端。在组包过程中，先读取命令FIFO ，根据命令信息配
合读取数据FIFO 的数据。由于RapidIO 端并非通道模式，
端点无法得知数据的到达状态，因此每当数据发送完成，就用Doorbell 发生器产生Doorbell 信号，并以中断的方式通知RapidIO 端有新数据到达。
5 验证测试
5.1 测试环境
本设计主要实现了RapidIO 网络与FC 网络之间的协议转换。为了验证协议转换的正确性，将桥分别通过SRIO 接口和FC 接口连接到RapidIO 设备和FC 交换网络中，用来测试RapidIO 设备与FC 设备的互访。
DSP6455是德州仪器公司开发的一款基于超长指令字体系结构的高性能定点DSP ，这使得它在视频处理、电信设备、图形/媒体和无线通信设备等应用中成为首选，其包含了4个1x(或1个4x)串行RapidIO 接口。因此，在本测试方案
中，将转接桥作为DSP6455处理器的RapidIO 设备，其测试环境如图6所示。
图6 RapidIO-FC 转接桥验证系统
5.2 测试结果
在测试过程中主要是6455处理器对FC 交换网络中FC 卡的同一地址进行写数据和读数据，通过判断数据的一致性来验证RapidIO-FC 桥的正确性与有效性。通过图7和图8的对比，得到测试结果为：6455对FC 卡进行读操作，RapidIO 端通过clientrxdata 所接收到的32位数据与6455对FC 卡进行写操作，通过clienttxdata 所发送的32位数据相一致。
图7 RapidIO 数据发送测试
图8 RapidIO 数据接收测试
如图9所示，在RapidIO 端进行读操作的过程中，FC 端向RapidIO 端发送数据到达时，ireq_sof_n, ireq_vld_n 和ireq_eof_n 在同一周期内有效。同时，ireq_ftype=a, ireq_ttype=0，表示这是一个Doorbell 包，FIFO 将数据发送完毕后，发生器检测到FIFO 为非空的状态，于是以中断的方式，用Doorbell 包通知RapidIO 端数据到达。
图9 Doorbell 中断测试
这说明了经过RapidIO-FC 桥转接到FC 网络中的RapidIO 原始数据能够被转换为FC 帧结构，并且FC 帧也能够按照设计初衷以Doorbell 中断方式，正确被RapidIO-FC 桥转换为RapidIO 包结构并返回到RapidIO 网络。
6 结束语
本文提出的基于FPGA 的RapidIO-FC 转接桥硬件设计可有效地提高计算机系统互联的可兼容性，能够满足计算机网络互联对实时、高带宽、低延迟、低功耗的要求，在网络通信、存储网络和军事领域有着广泛的应用前景。
参考文献
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系统[J]. 计算机工程, 2008, 34(z1): 1-3.
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工业出版社, 2006.
[3] Benner A F. 存储区域网路光纤通路技术[M]. 胡先志, 译. 北京:
人民邮电出版社, 2003.
编辑 顾逸斐
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【基础?应用】 基于FP GA 的脉冲发生器的设计 ① 张 涛 (北方交通大学电子信息工程学院,北京100044)【摘 要】 以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。 【关键词】 脉宽调制;脉冲发生器;可编程门阵列 1 FP G A 简介 FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。FP G A 已成为当前主流的PLD 器件之一。 1.1 PLD 的主要特点 (1)缩短研制周期。 (2)降低设计成本。用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。 (3)提高设计灵活性和可靠性。大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。 由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。 ⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。 ⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。 综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。 参考文献 [1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456 [2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699 [3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337 (责任编辑:常 平) 2003年4月第19卷第2期 武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2 ①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。
武汉轻工大学 毕业设计外文参考文献译文本 2013届 原文出处：from Vin Skahill.VHDL for Programmable Logic page 76-88 毕业设计题目：基于FPGA的数字频率计设计 院（系）：电气与电子工程学院 专业名称：电子信息科学与技术 学生姓名： 学生学号： 指导教师：
Introduction of digital frequency meter Digital Frequency is an indispensable instrument of communications equipment, audio and video, and other areas of scientific research and production . In addition to the plastic part of the measured signal, and digital key for a part of the show, all the digital frequency using Verilog HDL designed and implemented achieve in an FPGA chip. The entire system is very lean, flexible and have a modification of the scene. 1 、And other precision measuring frequency Principle Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals. Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issued by the MCU, GATE time width on the frequency measurement accuracy of less impact, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M Signals are not overflow line, in accordance with the theoretical calculation GATE time can be greater than the width Tc 42.94 s, but due to the single-chip microcomputer data processing capacity constraints, the actual width of less time, generally in the range of between 0.1 s choice, that is, high-frequency, shorter gate;, low gate longer. This time gate width Tc based on the size of the measured frequency automatically adjust frequency measurement in order to achieve the automatic conversion range, and expanded the range of frequency measurement; realization of the entire scope of measurement accuracy, reduce the low-frequency measurement error. The design of the main methods of measuring the frequency measurement and control block diagram as shown in Figure 1. Figure 1 Preferences gated signal GA TE issued by the MCU, GA TE time width of less frequency measurement accuracy, in the larger context of choice, as long as the FPGA in 32 of 100 in the counter b M
毕业论文Array 基于FPGA的四层电梯控制系统设计
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日
研究生课程论文 课程名称基于FPGA的模拟IIC接口设计与实现授课学期2012 学年至2013 学年第一学期学院电子工程学院 专业电子与通信工程 学号2012011603 姓名 任课教师 交稿日期2013.01.10 成绩 阅读教师签名 日期 广西师范大学研究生学院制
基于FPGA的模拟I2C接口设计与实现 摘要：本文论述了I2C总线的基本协议，以及基于FPGA 的模拟I2C 总线接口模块的设计,在QuartusII软件中用Verilog HDL语言编写了部分I2C总线接口功能的程序代码，生成原理图模块。并连接好各个模块，进行了时序仿真。最后，下载到FPGA的板运行测试。 关键词：I2C 接口FPGA Verilog 1课题研究意义、现状及应用分析 目前市场上主流的嵌入式设备主要是微处理器、DSP等，但FPGA 以其独有的高抗干扰性、高安全性正在逐步取得开发公司的青睐，在FPGA上开发I2C势在必行。并且利用EDA 工具设计芯片实现系统的功能，已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。模块化的设计思想在软件设计过程中越来越被重视。I2C总线是Philips 公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。因此，基于FPGA的I2C总线设计有着广泛的应用前景。
2课题总体方案设计及功能模块介绍 本设计主要分三大模块，分别是I2C 总线接口模块、按键输入控制模块、数码管显示模块。I2C总线模块集成了I2C协议用于和总线相接EEPROM的通信；按键输入控制模块用于控制I2C模块的页读、页写、字节读、字节写功能；数码管显示模块用于显示通过I2C总线读取EEPROM中的数据。 3I2C接口设计原理 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10 Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。 3.1总线的构成 I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都
盼盼电子设计网本网站承接电子类毕业设计论文一条龙服务！！！ 电子毕业设计：12 1.基于FPGA的PCI总线设计 2.基于FPGA的UART接口设计 3.基于单片机的数字电压表 4.单片机控制的全自动洗衣机毕业设计 电梯控制的设计与实现 6.恒温箱单片机控制 7.单片机脉搏测量仪 8.单片机控制步进电机毕业设计论文 9.函数信号发生器设计论文 变电所一次系统设计 11.报警门铃设计论文 单片机交通灯控制 13.单片机温度控制系统 通信系统中的接入信道部分进行仿真与分析 15.仓库温湿度的监测系统 16.基于单片机的电子密码锁 17.单片机控制交通灯系统设计 18.基于DSP的IIR数字低通滤波器的设计与实现
19.智能抢答器设计 20.基于LabVIEW的PC机与单片机串口通信设计的IIR数字高通滤波器 22.单片机数字钟设计 23.自动起闭光控窗帘毕业设计论文 24.三容液位远程测控系统毕业论文 25.基于Matlab的PWM波形仿真与分析 26.集成功率放大电路的设计 27.波形发生器、频率计和数字电压表设计 28.水位遥测自控系统毕业论文 29.宽带视频放大电路的设计毕业设计 30.简易数字存储示波器设计毕业论文 31.球赛计时计分器毕业设计论文 数字滤波器的设计毕业论文 机与单片机串行通信毕业论文 34.基于CPLD的低频信号发生器设计毕业论文 35. 基于labVIEW虚拟滤波器的设计与实现序列在扩频通信中的应用 37.正弦信号发生器 38.红外报警器设计与实现 39.开关稳压电源设计 40.基于MCS51单片机温度控制毕业设计论文
41.步进电动机竹竿舞健身娱乐器材 42.单片机控制步进电机毕业设计论文 43.单片机汽车倒车测距仪 44.基于单片机的自行车测速系统设计 45.水电站电气一次及发电机保护 46.基于单片机的数字显示温度系统毕业设计论文 47.语音电子门锁设计与实现 48.工厂总降压变电所设计-毕业论文 49.单片机无线抢答器设计 50.基于单片机控制直流电机调速系统毕业设计论文 51.单片机串行通信发射部分毕业设计论文 52.基于VHDL语言PLD设计的出租车计费系统毕业设计论文 53.超声波测距仪毕业设计论文 54.单片机控制的数控电流源毕业设计论文 55.声控报警器毕业设计论文 56.基于单片机的锁相频率合成器毕业设计论文 57.基于Multism/protel的数字抢答器 58.单片机智能火灾报警器毕业设计论 59.无线多路遥控发射接收系统设计毕业论文 60.单片机对玩具小车的智能控制毕业设计论文 61.数字频率计毕业设计论文 62.基于单片机控制的电机交流调速毕业设计论文
二线制I2C CMOS 串行EEPROM 的FPGA设计 姓名：钱大成 学号：080230114 院系：物理院电子系 2011年1月1日
一、课程设计摘要： （1）背景知识： A、基本介绍： 二线制I2C CMOS 串行EEPROM AT24C02/4/8/16 是一种采用CMOS 工艺制成的串行可用电擦除可编程只读存储器。 B、I2C （Inter Integrated Circuit）总线特征介绍： I2C 双向二线制串行总线协议定义如下： 只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1 是被定义的总线状态。· ①总线非忙状态（A 段） 数据线SDA 和时钟线 SCL 都保持高电平。 ②启动数据传输（B 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。
③停止数据传输（C 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。 ④数据有效（D 段） 在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。 ⑤应答信号 每个正在接收数据的EEPROM 在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM 在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM 读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM 的读操作中，EEPROM 读写控制器对EEPROM 完成的最后一个字节不产生应答位，但是应该给EEPROM 一个结束信号。 C、3. 二线制I2C CMOS 串行EEPROM读写操作 ① EEPROM 的写操作（字节编程方式） 所谓EEPROM 的写操作（字节编程方式）就是通过读写控制器把一个字节数据发送到EEPROM 中指定地址的存储单元。其过程如下：EEPROM 读写控制器发出“启动”信号后，紧跟着送4 位I2C 总线器件特征编码1010 和3 位EEPROM 芯片地址/页地址XXX 以及写状态的R/W 位(=0)，到总线上。这一字节表示在接收到被寻址的EEPROM 产生的一个应答位后，读写控制器将跟着发
[1] Using FPGA technology towards the design of an adaptive fault tolerant framework Erdogan, Sevki (University of Hawaii); Gersting, Judith L.; Shaneyfelt, Ted; Duke, Eugene L. Source: Conference Proceedings - IEEE International Conference on Systems, Man and Cybernetics, v 4, IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, 2005, p 3823-3827 ISSN: 1062-922X CODEN: PICYE3 Conference: IEEE Systems, Man and Cybernetics Society, Proceedings - 2005 International Conference on Systems, Man and Cybernetics, Oct 10-12 2005, Waikoloa, HI, United States Sponsor: IEEE Systems, Man and Cybernetics Society Publisher: Institute of Electrical and Electronics Engineers Inc. Abstract: In this paper we propose architecture for a Reconfigurable, Adaptive, Fault-Tolerant (RAFT) framework for application in real time systems with require multiple levels of redundancy and protection. Typical application environments include distributed processing, fault-tolerant computation, and mission and safety-critical systems. The framework uses Field Programmable Gate Array (FPGA) technologies with on the fly partial programmability achieving reconfiguration of a system component when the existing components fail or to provide extra reliability as required in the specification. The framework proposes the use an array of FPGA devices to implement a system that, after detecting an error caused by a fault, can adaptively reconfigure itself to achieve fault tolerance. The FPGAs that are becoming widely available at a low cost are exploited by defining a system model that allows the system user to define various levels of reliability choices, providing a monitoring layer for the system engineer. ? 2005 IEEE. (21 refs.) [2]METHOD FOR PROTECTING COMPUTER THROUGH REAL-TIME MONITORING BY PROTECTING EXECUTION FILE, AND COMPUTER AND SYSTEM PROTECTED BY THE SAME Patent number: KR20040083409 Publication date: 2004-10-01 Inventor: AHN MU GYEONG Applicant: SAFEI CO LTD Classification: - international: G06F11/30; G06F11/30; (IPC1-7): G06F11/30 - european: Application number: KR20040072633 20040910 Priority number(s): KR20040072633 20040910 View INPADOC patent family View forward citations
黑龙江大学本科生 毕业论文（设计）档案编码： 学院：电子工程学院 专业：电子信息工程 年级：2007 学生姓名：王国凯 毕业论文题目：基于FPGA 的电梯自动控制 系统设计
摘要 本文在介绍了在当前国内外信息技术高速发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成电路系统到广泛地应用单片机，直至今天FPGA 在系统设计中的应用，电子设计技术已迈人了一个全新的阶段。FPGA 利用它的现场可编程特性，将原来的电路板级产品集成为芯片级产品，缩小体积，缩短系统研制周期，方便系统升级，具有容量大、逻辑功能强，提高系统的稳定性，而且兼有高速、高可靠性。越来越多的电子设计人员使用芯片进行电子系统的设计,通过基于FPGA 电梯系统开发设计，说明了FAPG 芯片研究的动机和研究意义。 关键词 FPGA；电梯系统；FLEX10K；JTAG；模块设计
Ab s t ract This paper introduces the rapid development of information technology around the world today. Digitalized electronic systems have become the trend. From the traditional application of small and medium-chip circuitry to Microcontroller and FPGA application in system design, electronic design technology is stepping into a new field. By using its field programmable features, FPGA changes the original circuit board-level products to the chip-level integration products. Now FPGA has advantages of reduced the size, shorten development cycle, facilitated in system upgrades, highly capacity, strong logic functions, stable system and high speed. More and more electronic designers use FPGA to design electronic systems. This paper shows the motivation and significance of designing by FPGA through the elevator FPGA system design. Ke ywo r d FPGA; Mini-System; FLEX10K; JTAG；Module design
本科生毕业设计 基于FPGA的数字存储示波器的设计Design a digital oscillograph based on FPGA
毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作者签名：日期： 指导教师签名：日期： 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：日期：
学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名：日期：年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期：年月日 导师签名：日期：年月日