迭层片式压敏电阻器
理想的过电压保护器件和ESD防护元件
顺络迅达电子有限公司 2008.10
Sunlord-Xunda
Circuit Protection Solution
内容
1、过电压及ESD基础知识 ESD的危害 ESD 波形 信号线的保护 2、顺络迅达公司的压敏电阻器 保护机理 术语和解释 产品编号方式 产品可靠性 压敏电阻与TVS二极管 型号对照 3、应用 如何选择压敏电阻器 应用案例 Sunlord-Xunda
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过电压的产生分类
雷电过电压：当大气中产生雷电过电压时，在雷击点的周围空间 内会产生强大的交变电磁波向外发散式、通过传导、电磁感应传 播 。对仪器或设备内部的元器件以致命性的毁坏。
操作过电压: 仪器设备突然停止和启动时，在线路上产生高能量 的过电压或谐振过电压，导致功能器件性能劣化、毁坏而失效。 静电过电压（ESD）: ESD随时、随机、随处发生时，产生静电 场击穿、电荷转移及电磁辐射，对功能器件具有严重的毁坏性及 电磁干扰。
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静电（ESD）的产生
物体的静电带电又称静电起电，它是由于处于不同带电 序列位置的物质之间接触分离（摩擦）使物体上正负电荷失 去平衡而发生的静电现象。在大多数情况下，静电起电与放 电是同时发生的，而且静电起电-放电是一个随机的动态过 程，在这过程中，不仅有静电能量的传导输出，而且有电磁 脉冲场的辐射。
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ESD的危害
静电放电时, 最高可达45A的峰值电流在1nS内流过，并且伴随着 强电场及磁场。 静电放电可以破坏电路 ，所以需要抗静电器件以及优良的布线 来抑制电子设备中的瞬态破坏。
ESD带来的影响 ESD带来的影响
硬件损伤 软件错误 瞬态干扰
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ESD 波形
? ESD: 上升时间 < 1nsec 其它瞬态电压: 上升时间 >>1 μsec 要求ESD 抑制器具有快速响应时间 对人体不致命, 却可以在生产过程或现 场损坏电子设备 要求ESD抑制器必须拥有很强的能 量耗散能力 ESD随机发生，无处不在 要求专用的ESD抑制器提供防护
?
100% Current(A)
?
0.7-1 ns
30 ns
60 ns
上升时间
片式氧化锌压敏电阻器满足上述ESD 抑制器的技术要求
ESD波形 Sunlord-Xunda
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IEC61000-4 标准
等级 1 2 3 4 X 空气放电 2 KV 4 KV 8 KV 15 KV Special 接触放电 2 KV 4 KV 6 KV 8 KV Special
*除部分半导体外，电子线路中元器件的ESD耐压最少应为
2kV
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半导体器件的ESD失效电压
半导体器件 Junction FET TTL Bipolar TR Schotty Diode CMOS SCR MOSFET EPROM 失效电压 (Volt) 140 ~ 10000 380 ~ 7000 380 ~ 7000 300 ~ 2500 250 ~ 2000 580 ~ 1000 100 ~ 200 100
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过电压危害形成的必要条件
过电压产生源
形 成 能 量 耦 合 通 道
过电压保护器件
传导
电磁感应
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静电（ESD）防护原则
控制静电起电率防止危险静电源的形成 增大电荷消散速率防止电荷积聚（连接、接地、屏 蔽） 采用抗静电元器件及ESD防护设计提高电路抗 ESD/EMP能力（电容、二极管、压敏电阻）
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ESD防护方法比较
项目 保护机理
接地 电荷转移 PCB板可直接实现
屏蔽 电荷转移 效果佳
ESD抑制元件 将电荷转移或 者耗散
特点
地线的布置直接决 定保护的效果
灵活，效果佳 散热差
*从设计及防护效果来看，ESD器件是最有效且经济的防护方式
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I/O 线路的保护
没有 ESD 抑制器, 放电电流直
接流向回路。
使用 ESD抑制器, 放电电流流
过 ESD 抑制器 并通过包装转 向大地.
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回路即将承受的能量
压敏电阻的限制电压
时间 (s)
ESD波形比较
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内容
1、过电压及ESD基础知识 ESD的危害 ESD 波形 信号线的保护 2、顺络迅达公司的压敏电阻器 保护机理 术语和解释 产品编号方式 产品可靠性 压敏电阻与TVS二极管 型号对照 3、应用 如何选择压敏电阻器 应用案例 Sunlord-Xunda
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氧化锌电压敏陶瓷的微观结构
晶粒 晶界
主体材料：氧化锌压敏陶瓷(避雷器所用材料)
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片式压敏电阻器微观结构
内电极 微压敏 氧化锌 晶界
TVS二极管：只有P-N结，仅传导能量 压敏电阻：数百万P-N结及晶粒串并联，吸收及传导能量
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晶粒晶界缺陷模型
晶界层形成的势垒导致了压敏特性
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氧化锌压敏陶瓷的伏安特性
Rg
Rb Cb
Rg 晶粒电阻 Rb 晶界电阻 Cb 晶界电容
I = kV α
I 通过压敏电阻器的电流 V 加载在压敏电阻器的电压 k 材料常数 (取决于材料) α 非线性系数
等效电路
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应用原理
过电压/ESD
容许电压 限制电压
varistor Vdc
系统额定电压
信号/电源
压敏电阻
电路 / 设备
地
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片式压敏电阻器的内部结构
氧化锌压敏陶瓷技术与片式叠层技术相结合; 内电极浆料与陶瓷共烧匹配技术; 片式氧化锌压敏电阻表面绝缘层技术.
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