EDA试题库建设
[70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。]
基础题部分
填空题（140空）
1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。
2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。
3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。
4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。
5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。
6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。
7．MAX+PLUS的文本文件类型是（.VHD）。
8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。
9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。
10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。
11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。
12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。
13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。
14、VHDL 的操作符包括（算术运算符）和（符号运算符）。
15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。
16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。
17、VHDL 同或逻辑操作符是（XNOR）。
18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。
19、十六进制数16#E#E1对应的十进制数值是（224）。
20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。
21、VHDL 不等于关系运算符是（/= ）。
22、STD_LOGIC_1164程序包是（IEEE ）库中最常用的程序包。
23．文本输入是指采用（硬件描述语言）进行电路设计的方式。
24．当前最流行的并成为IEEE标准的硬件描述语言包括（vhdl）和（verilog）。25．采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）的设计。26．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。
27.EDA工具大致可以分为（设计输入编辑器）、（仿真器）、（hdl综合器）、（适配器）以及（下载器）等5个模块。
28．将硬件描述语言转化为硬件电路的重要工具软件称为（综合器）。
29．用MAX+plusII输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程）。
30.若在MAX+plusII集成环境下，执行原理图输入设计方法，应选择（block diagram/Schematic）命令方式。
31．若在MAX+plusII集成环境下，执行文本输入设计方法，应选择（.vhd）方式。32．\maxplus2\max2lib\prim是MAX+plusII （基本）元件库，其中包括（门电路）、（触发器）、（电源）、（输入）、（输出）等元件。
33．\maxplus2\max2lib\mf是函数元件库，包括（加法器）、（编码器）、（译码器）、（数据选择器数据）、（移位寄存器）等74系列器件。
34．图形文件设计结束后一定要通过（编译），检查设计文件是否正确。
35．在MAX+plusII集成环境下可以执行（生成元件）命令，为通过编译的图形文件产生一个元件符号。这个元件符号可以被用于其他的图形文件设计，以实现（多层次）的系统电路设计。
36.执行MAX+p1us Il的“Timlng Analyzer”命令，可以设计电路输入与输出波形间的（延时量）。
37.指定设计电路的输入／输出端口与目标芯片引脚的连接关系的过程称为（端口映射）。38．MAX+plusII的波形文件类型是（.swf）。
39．层次化设计是将一个大的设计项目分解为若干个(子项目)或者若干个(层次)来完成的。先从(顶层)的电路设计开始，然后在(顶层) 的设计中逐级调用（底层）的设计结果，直至实现系统电路的设计。
40. 一个项目的输入输出端口是定义在（实体中）中。
41. 描述项目具有逻辑功能的是（结构体）。
42. 关键字ARCHITECTURE定义的是（结构体）。
43. 1987标准的VHDL语言对大小写（不敏感）。
44. 关于1987标准的VHDL语言中，标识符必须以（英文字母）开头。
45.VHDL语言中变量定义的位置是（结构体中特定位置）。
46. VHDL语言中信号定义的位置是（结构体中特定位置）。
47. 变量赋值号是( := ),信号赋值号是( <= )。
48．IF语句属于（顺序）语句。
49．LOOP语句属于（顺序）语句。
50．PROCESS语句属于（并行）语句。
51．CASE语句属于（顺序）语句。
52. EDA的中文含义是（电子设计自动化）。
53．可编程逻辑器件的英文简称是（PLD）。
54. 现场可编程门阵列的英文简称是（FPGA）。
55.在EDA中，ISP的中文含义是（在系统编程）。
56. EPF10K20TC144-4具有（144）个管脚。
57. MAXPLUSII中原理图的后缀是（.GDF）。
58. VHDL语言共支持四种常用库，其中（WORK）库是用户的VHDL设计现行工作库。
59. 在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为（综合器）。
60. 在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（THEN）作用。
61. assign—>pin/location chip命令是MAXPLUSII软件中（引脚锁定）的命令。
62. 在VHDL中,可以用语句（clock? event and clock=?0?）表示检测clock下降沿。
63. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为（8）次。
64. 在VHDL中，PROCESS结构内部是由（顺序）语句组成的。
65. 执行MAX+PLUSII的（Simulator）命令，可以对设计的电路进行仿真。
66. 执行MAX+PLUSII的（Compiler）命令，可以对设计的电路进行编译。
67. 执行MAX+PLUSII的（Programmer）命令，可以对设计的电路进行下载。
68. 在VHDL中，PROCESS本身是（并行）语句。
69. 在元件例化语句中，用（=> ）符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP中的信号名关联起来。
70.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是（被高层次电路设计调用）。
71.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（综合）。72．在VHDL中，IF语句中至少应有1个条件句，条件句必须由（BOOLEAN）表达式构成。
73. 在VHDL中（变量）不能将信息带出对它定义的当前设计单元。
74.在VHDL中，一个设计实体可以拥有一个或多个（结构体）。
75. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有（9）种逻辑值。76．在VHDL中，用语句（clock?EVENT AND clock=?1? ）表示clock的上升沿。
77、仿真是对电路设计的一种（间接的）检测方法。
78. Quartus II中建立设计项目的菜单是（“File”→“New Project Wizard” ）。
79.执行Quartus II的（Create ∠ Update / Create Symbol Files for Current File ）命令，可以为设计电路建立一个元件符号。
80.使用Quartus II的图形编辑方式输入的电路原理图文件必须通过（编译）才能进行仿真验证．
81. Quartus II的波形文件当中设置仿真时间的命令是（Edit/ Time Bar ）。
82. 完整的IF语句，其综合结果可实现（组合逻辑电路）。
83. 描述项目具有逻辑功能的是（结构体）。
84．protel原理图设计时,按下(Q)键可实现英制和公制的转换。
85．在VHDL语言的程序中，注释使用(--)符号。
86．protel原理图设计时,按下(E+M+M键)快捷键可实现“移动功能”。
87.在放置元器件的过程按下（TAB ）键可以调出元件属性对话框。
88. 40mil大约等于（0.001 ）m。A、B、0.001cm C、0.001inch D、0.001mm
89.通常所说的几层板指的是（钻孔图层）的层数。
90.执行（Align Top ）命令操作，元器件按顶端对齐。
91.执行(Align Bottom )命令操作,元器件按底端对齐.
92.执行(Align Left )命令操作,元器件按左端对齐.
93.执行(Align Right )命令操作,元气件按右端对齐.
94.原理图设计时,实现连接导线应选择(Place/Wire )命令.
95.要打开原理图编辑器,应执行(Schematic)菜单命令.
96.进行原理图设计，必须启动（Schematic ）编辑器。
97.使用计算机键盘上的（Page Down ）键可实现原理图图样的缩小。
98.往原理图图样上放置元器件前必须先（装载元器件库）。
99.执行（Tools/Preferences ）命令，即可弹出PCB系统参数设置对话框。
100.在印制电路板的（Keep Out Layer ）层画出的封闭多边形，用于定义印制电路板形状及
尺寸。
101.印制电路板的（Silkscreen Layers ）层主要用于绘制元器件外形轮廓以及标识元器件标号等。该类层共有两层。
102.在放置元器件封装过程中，按（Y）键使元器件封装旋转。
103.在放置元器件封装过程中，按（X ）键使元器件在水平方向左右翻转。
104.在放置元器件封装过程中，按（Y ）键使元器件在竖直方向上下翻转。
105.在放置元器件封装过程中，按（L ）键使元器件封装从顶层移到底层。
106.在放置导线过程中，可以按（Back Space ）键来取消前段导线。
107.在放置导线过程中，可以按（Shift+Space ）键来切换布线模式。
108.执行（Center Horizontal ）命令操作，元器件按水平中心线对齐。
109．MAX+plus II支持原理图、（VHDL）、（Verilog）语言及以波形与EDIF等格式的文件，并支持混合设计、（功能）仿真和（时序）仿真。
110．结构体是用于描述设计实体的（内部结构）以及实体端口间的（逻辑关系），它不能单独存在，必须有一个界面说明即（实体）。对具有多个结构体的实体，必须用（CONFIGURATION配置）语句指明用于综合的结构体和用于仿真的结构体。
111．由（已定义的）、（数据类型不同）的对象元素构成的（数组）称为记录类型的对象。（共计140空）
选择题（140题）
1．关于EDA技术的设计流程，下列顺序正确的是( A )
A 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
B 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；
C 原理图/HDL文本输入→功能仿真→综合→编程下载→适配硬件测试；
D 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
2．对利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的（C）
A 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B 原理图输入设计方法一般是一种自底向上的设计方法；
C 原理图输入设计方法无法对电路进行功能描述；
D 原理图输入设计方法也可进行层次化设计。
3．Q uartus II的设计文件不能直接保存在（ B ）。
A 系统默认路径
B 硬盘根目录
C 项目文件夹
D 用户自
定义工程目录
4．使用Quartus II工具软件建立仿真文件，应采用（D）方式．
Ａ．图形编辑Ｂ．文本编辑Ｃ．符号编辑Ｄ．波形编辑5．建立设计项目的菜单是（C）．
Ａ．“File”→“New ”Ｂ．“Project”→“New Project Wizard”Ｃ．“File”→“New Project Wizard”
6．在Quartus II集成环境下为图形文件产生一个元件符号的主要用途是（D）．
Ａ．仿真Ｂ．编译Ｃ．综合Ｄ．被高层次电路设计调用7．仿真是对电路设计的一种（B）检测方法．
Ａ．直接的Ｂ．间接的Ｃ．同步的Ｄ．异步的
8．执行Quartus II的（B）命令，可以对设计电路进行功能仿真或者时序仿真．Ａ．Create Default Symbol B．Start Simulation
Ｃ．Compiler D．Timing Analyzer
9．Q uartus II的图形设计文件类型是（B）．
Ａ．. scfＢ．. bdf Ｃ．. vhd Ｄ．. v
10．Quartus II是（C）
Ａ．高级语言Ｂ．硬件描述语言Ｃ．EDA工具软件Ｄ．综合软件11．使用Quartus II工具软件实现原理图设计输入，应采用（A）方式．
Ａ．模块/原理图文件Ｂ．文本编辑Ｃ．符号编辑Ｄ．波形编辑
12．一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（C）．
Ａ．设计输入Ｂ．设计输出Ｃ．设计实体Ｄ．设计结构
13．VHDL常用的库是（A）标准库．
Ａ．IEEE B．STD Ｃ．WORK Ｄ．PACKAGE
14．在VHDL的端口声明语句中，用（A）声明端口为输入方向．
Ａ．IN B．OUT Ｃ．INOUT Ｄ．BUFFER
15．在VHDL的端口声明语句中，用（B）声明端口为输出方向．
Ａ．IN B．OUT Ｃ．INOUT Ｄ．BUFFER
16．在VHDL的端口声明语句中，用（C）声明端口为双向方向．
Ａ．IN B．OUT Ｃ．INOUT Ｄ．BUFFER
17．在VHDL的端口声明语句中，用（D）声明端口为具有读功能的输出方向．Ａ．IN B．OUT Ｃ．INOUT Ｄ．BUFFER
18．在VHDL标识符命名规则中，以（A）开头的标识符是正确的．
Ａ．字母Ｂ．数字Ｃ．汉字Ｄ．下划线
19．在下列标识符中，（ C ）是VHDL合法标识符．
Ａ．4h_adde B．h_adde4_ Ｃ．h_adder_4 Ｄ．_h_adde
20．在下列标识符中，（ A ）是VHDL错误的标识符．
Ａ．4h_adde B．h_adde4 Ｃ．h_adder_4 Ｄ．h_adde
21．VHDL程序中的中间信号必须在__________中定义，变量必须在__________中定义．（ B ）
Ａ．实体进程B．结构体进程Ｃ．进程进程Ｄ．结构体结构体
22．在VHDL中，目标变量的赋值符号是（C）．
Ａ．＝：Ｂ．＝Ｃ．：＝Ｄ．＜＝
23．在VHDL中，目标信号的赋值符号是（D）．
Ａ．＝：Ｂ．＝Ｃ．：＝Ｄ．＜＝
24．在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOＰ语句的局部变量，（B）事先声明．
Ａ．必须Ｂ．不必Ｃ．其类型要Ｄ．其属性要
25．在VHDL的并行语句之前，可以用（C）来传送往来信息．
Ａ．变量Ｂ．变量和信号Ｃ．信号Ｄ．常量
26．在VHDL中，PROCESS结构是由（A）语句组成的．
Ａ．顺序Ｂ．顺序和并行Ｃ．并行Ｄ．任何
27．在VHDL中，条件信号赋值语句WHEN_ELSE属于（C）语句．
Ａ．并行兼顺序Ｂ．顺序Ｃ．并行Ｄ．任意
28．在元件例化（COMPONENT）语句中，用（D）符号实现名称映射，将例化
元件端口声明语句中的信号名与PORT MAP（）中的信号名关联起来．Ａ．＝Ｂ．：＝Ｃ．＜＝Ｄ．＝＞
29．把上边的英文缩略语和下边的中文意思对应起来。
（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC
（6）SRAM （7）ISP （8）VHDL （9）BST （10）IEEE
a片上系统b复杂可编程逻辑器件
c现场可编程门阵列d静态随机存取存储器
e在系统可编程f超高速硬件描述语言
g边界扫描测试技术h美国电子工程师协会
i电子设计自动化j专用集成电
30．一个项目的输入输出端口是定义在 A 。
A. 实体中
B. 结构体中
C. 任何位置
D. 进程体
31．描述项目具有逻辑功能的是 B 。
A. 实体
B. 结构体
C. 配置
D. 进程
32．关键字ARCHITECTURE定义的是 A 。
A. 结构体
B. 进程
C. 实体
D. 配置
33．1987标准的VHDL语言对大小写是 D 。
A. 敏感的
B. 只能用小写
C. 只能用大写
D. 不敏感
34．关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头
B. 可以使用汉字开头
C. 可以使用数字开头
D. 任何字符都可以
35．符合1987VHDL标准的标识符是 A 。
A. a_2_3
B. a_____2
C. 2_2_a
D. 2a
36．不符合1987VHDL标准的标识符是 C 。
A. a_1_in
B. a_in_2
C. 2_a
D. asd_1
37．变量和信号的描述正确的是 A 。
A. 变量赋值号是:=
B. 信号赋值号是:=
C. 变量赋值号是<=
D. 二者没有区别
38．下面数据中属于实数的是 A 。
A. 4.2
B. 3
C. …1?
D. “11011”
STD_LOGIG_1164中定义的高阻是字符 D 。
A. X
B. x
C. z
D. Z
39．STD_LOGIG_1164中字符H定义的是 A 。
A. 弱信号1
B. 弱信号0
C. 没有这个定义
D. 初始值
40．如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是 B 。
A. 0
B. 1
C. 2
D. 不确定
41．不属于顺序语句的是 C 。
A. IF语句
B. LOOP语句
C. PROCESS语句
D. CASE语句
42．EDA的中文含义是 A 。
A. 电子设计自动化
B. 计算机辅助计算
C. 计算机辅助教学
D. 计算机辅助制造
43．可编程逻辑器件的英文简称是 D 。
A. FPGA
B. PLA
C. PAL
D. PLD
44．现场可编程门阵列的英文简称是 A 。
A. FPGA
B. PLA
C. PAL
D. PLD
45．在EDA中，IP的中文含义是 D 。
A. 网络供应商
B. 在系统编程
C. 没有特定意义
D. 知识产权核
46．EPF10K30TC144-4具有多少个管脚 A 。
A. 144个
B. 84个
C. 15个
D. 不确定
Quartus II是哪个公司的软件 A 。
A. ALTERA
B. A TMEL
C. LATTICE
D. XILINX
47．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库： D 。
A.IEEE库
B.VITAL库
C.STD库
D.WORK工作库
48．下列语句中，不属于并行语句的是：B 。
A.进程语句
B.CASE语句
C.元件例化语句
D.WHEN…ELSE…语句
49．下列关于变量的说法正确的是 A 。
A. 变量是一个局部量，它只能在进程和子程序中使用。
B. 变量的赋值不是立即发生的，它需要有一个δ延时。
C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D. 变量赋值的一般表达式为：目标变量名<= 表达式。
50．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 B 。
A．器件外部特性B．器件的内部功能C．器件的综合约束E．器件外部特性与内部功能51．在VHDL中，为定义的信号赋初值，应该使用C 符号。
A. =：
B. =
C. ：=
D. <=
52．在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用
B 表示的。
A．小写字母和数字 B. 大写字母数字 C. 大或小写字母和数字D. 全部是数字53．在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 C 种逻辑值。A．2 B. 3 C. 9 D. 8
54. 在VHDL中，条件信号赋值语句WHEN_ELSE属于 C 语句。
A．并行和顺序 B. 顺序 C. 并行 D. 不存在的
55.在Quartus II中，新建时序波形文件时应选择 D
（A）Editor file （B）Graphic Editor file
（C）Text Editor file （D）Vector waveform file
56. 描述项目具有逻辑功能的是 B 。
A. 实体
B. 结构体
C. 配置
D. 进程
57. 关键字ARCHITECTURE定义的是 A 。
A. 结构体
B. 进程
C. 实体
D. 配置
58. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的
B. 只能用小写
C. 只能用大写
D. 不敏感
59. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头
B.可以使用汉字开头
C.可以使用数字开头
D.任何字符都可以
60. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用
B. 下划线不能连用
C. 不能使用下划线
D. 可以使用任何字符
61. 符合1987VHDL标准的标识符是 A 。
A. A_2
B. A+2
C. 2A
D. 22
62. 符合1987VHDL标准的标识符是 A 。
A. a_2_3
B. a_____2
C. 2_2_a
D. 2a
63. 不符合1987VHDL标准的标识符是 D 。
A. a2b2
B. a1b1
C. ad12
D. %50
64. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置
B. 实体中特定位置
C. 结构体中任何位置
D. 结构体中特定位置
65. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置
B. 实体中特定位置
C. 结构体中任何位置
D. 结构体中特定位置
66. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=
B. 信号赋值号是:=
C. 变量赋值号是<=
D. 二者没有区别
67. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程
B. 信号可以带出进程
C. 信号不能带出进程
D. 二者没有区别
68. 关于VHDL数据类型，正确的是。
A. 用户不能定义子类型
B. 用户可以定义子类型
C. 用户可以定义任何类型的数据
D. 前面三个答案都是错误的
69. 可以不必声明而直接引用的数据类型是 C 。
A. STD_LOGIC
B. STD_LOGIC_VECTOR
C. BIT
D. 前面三个答案都是错误的
70. 使用STD_LOGIG_1164使用的数据类型时 B 。
A.可以直接调用
B.必须在库和包集合中声明
C.必须在实体中声明
D. 必须在结构体中声明
71. 正确给变量X赋值的语句是 B 。
A. X<=A+B;
B. X:=A+b;
C. X=A+B;
D. 前面的都不正确
72. 下列语句中，不属于并行语句的是： B 。
A.进程语句
B.CASE语句
C.元件例化语句
D.WHEN…ELSE…语句
73. 关于VHDL中的数字，请找出以下数字中数值最小的一个：
A. 2#1111_1110#
B. 8#276#
C. 10#170#
D. 16#E#E1
74．关于VHDL中的数字，请找出以下数字中最大的一个：。
A．2#1111_1110# B.8#276# C. 0#170# D.6#E#E1
75．下列标识符中， B 是不合法的标识符。
A. State0
B. 9moon
C. Not_Ack_0
D. signal
76．在VHDL语言描述中。定义数据类型通常采用的关键词是（C ）
（A）signal （B）variable
（C）type （D）set
77.在VHDL语言的程序中，注释使用以下的哪一种符号？（B ）
（A）// （B）--
（C）；（D）_ _
78. 关于元件例化的描述中，正确的有（B ）
（A）元件例化根据例化语句中所定义的例化元件端口名和当前系统的连接实体端口名的接口表达方式来说，有两种方式：1）名字关联方式2）功能关联
方式
（B）元件例化根据例化语句中所定义的例化元件端口名和当前系统的连接实体端口名的接口表达方式来说，有两种方式：1）名字关联方式2）位置关联
方式
（C）在位置关联方式的例化语句中，表达式的位置可以互换
（D）为了方便书写程序，元件例化名可以省略
79．一个进程中允许描述对应于时钟信号的同步时序逻辑( A ) （A）一个（B）两个
（C）三个（D）多个
80．在以下4种语言中属于硬件描述语言的是（A ）（A）VHDL （B）VC
（C）VB （D）Delphi
81．Protel 99SE是用于（ B ）的设计软件。
A电气工程B电子线路C机械工程D建筑工程
82.Protel 99 SE原理图设计工具栏共有（ C ）个。
A. 5
B. 6
C. 7
D. 8
83.执行（ B ）命令操作，元器件按垂直均匀分布。
A.Vertically
B.Distribute Vertically
C.Center Vertically
D.Distribute
84.执行(D )命令操作,元器件按底端对齐.
A.Align Right
B.Align Top
C.Align Left
D.Align Bottom
85.执行( A )命令操作,元器件按右端对齐.
A.Align Right
B.Align Top
C.Align Left
D.Align Bottom
86.原理图设计时,实现连接导线应选择( B )命令.
A.Place /Line
B.Place/Wire
C.Wire
D.Line
87.进行原理图设计，必须启动（B ）编辑器。
A.PCB
B.Schematic C Schematic Library D.PCB Library
88.往原理图图样上放置元器件前必须先（B ）。
A.打开浏览器
B.装载元器件库
C.打开PCB编辑器
D.创建设计数据库文件
89.仿真库Fuse.lib中包含了一般的熔丝元器件，Designator指的是熔丝的（A ）。
A.名称
B.电流
C.阻抗
D.不清楚
90.网络表中有关网络的定义是（C ）。
A. 以“[”开始，以“]”结束
B. 以“〈”开始，以“〉”结束
C. 以“（”开始，以“）”结束
D. 以“{”开始，以“}”结束
91.执行（B ）命令，即可弹出PCB系统参数设置对话框。
A.Design/Bord Options
B.Tools/Preferences
C.Options
D.Preferences
92.在放置导线过程中，可以按（A ）键来取消前段导线。
A. Back Space
B. Enter
C.Shift
D.Tab
93.Protel99 SE提供了（B）层为内部电源/接地层。
A.2
B.16
C.32
D.8
94.印制电路板的（B ）层主要是作为说明使用。
A.Keep Out Layer
B.Top Overlay
C.Mechanical Layers
D.Multi Layer
95.在放置元器件封装过程中，按（D ）键使元器件封装旋转。
A.X
B.Y
C.L
D.空格键
96.在放置元器件封装过程中，按（B ）键使元器件在竖直方向上下翻转。
A.X
B.Y
C.L
D.空格键
97.在放置导线过程中，可以按（C ）键来切换布线模式。
A.Back Space
B. Enter
C.Shift+Space
D.Tab
98.Protel99 SE为PCB编辑器提供的设计规则共分为（D ）类。
A.8
B.10
C.12
D.6
99．Protel 99 SE原理图文件的格式为（ C ）。
A.Schlib
B.SchDoc
C.Sch
D.Sdf
100.执行（C ）命令操作，元器件按水平中心线对齐。
A.Center
B.Distribute Horizontally
C.Center Horizontal
D.Horizontal
101.执行（B ）命令操作，元器件按顶端对齐。
A.Align Right
B.Align Top
C.Align Left
D.Align Bottom
102.执行( C )命令操作，元器件按左端对齐.
A.Align Right
B.Align Top
C.Align Left
D.Align Bottom
103.原理图设计时，按下( B )可使元器件旋转90°。
A.回车键
B.空格键
C.X键
D.Y键
104.要打开原理图编辑器,应执行( C )菜单命令.
A.PCB Project
B.PCB
C.Schematic
D.Schematic Library
105.进行原理图设计，必须启动（B）编辑器。
A.PCB
B.Schematic C Schematic Library D.PCB Library
106.网络表中有关元器件的定义是（A ）。
A. 以“[”开始，以“]”结束
B. 以“〈”开始，以“〉”结束
C. 以“（”开始，以“）”结束
D. 以“{”开始，以“}”结束
107.PCB的布局是指( B )。
A.连线排列
B.元器件的排列
C.元器件与连线排列
D.除元器件与连线以外的实体排列
108.Protel99 SE提供了多达（C ）层为铜膜信号层。
A.2
B.16
C.32
D.8
109.在印制电路板的（B ）层画出的封闭多边形，用于定义印制电路板形状及尺寸。
A.Multi Layer
B. Mechanical Layers
C.Top Overlay
D.Bottom overlay
110.印制电路板的（B ）层主要用于绘制元器件外形轮廓以及标识元器件标号等。该类层共有两层。
A.Keep Out Layer
B.Silkscreen Layers
C.Mechanical Layers
D.Multi Layer
111.在放置元器件封装过程中，按（A ）键使元器件在水平方向左右翻转。
A.X
B.Y
C.L
D.空格键
112.在放置元器件封装过程中，按（C ）键使元器件封装从顶层移到底层。
A.X
B.Y
C.L
D.空格键
113.在放置导线过程中，可以按（C ）键来切换布线模式。
A.Back Space
B. Enter
C.Shift+Space
D.Tab
114.Protel99 SE为PCB编辑器提供的设计规则共分为（D ）类。
A.8
B.10
C.12
D.6
115．原理图设计窗口顶部为主菜单和主工具栏，左部为（A ）。
A.设计管理器
B.底部为状态栏
C.常用工具栏
D.命令栏
116．网络表的内容主要由两部分组成：元器件描述和（A ）。
A. 网络连接描述
B.元器件编号
C.元器件名称
D.元器件封装
117．工作层中的信号板层（Signal Layers）包括底层、中间层和（D ）。
A.内部电源/地线层
B.其它工作层
C.机械板层
D.顶层
118.Protel 99 SE可以直接创建一个( A )文件。
A. *.DDB
B. *.Lib
C. *.PCB
D. *.Sch
119．原理图可以生成各种类型的报表，生成各种报表的命令都在（ A ）菜单中。
A.Reports
B.File
C.Edit
D.Help
120．原理图文件的扩展名是（ A ）。
A.Sch
B.ERC
C.PCB
D.DDB
121．设计电路板文件的扩展名是（ C ）。
A.Sch
B.ERC
C.PCB
D.DDB
122．创建元器件封装库文件的扩展名是（ B ）。
A.Sch
B.Lib
C.PCB
D.DDB
123．原理图电气规则检查后产生文件的扩展名是（ B ）。
A.Sch
B.ERC
C.PCB
D.DDB
124．网络表文件的扩展名是（ B ）。
A.Sch
https://www.doczj.com/doc/cc4560403.html,
C.PCB
D.DDB
125．元器件列表文件（Protel Format格式）的扩展名是（ B ）。
A.csv
B.bom
C.PCB
D.xls
126．元器件列表文件（CSV Format格式）的扩展名是（ A ）。
A.csv
B.bom
C.PCB
D.xls
127．元器件列表文件（Client Spreadsheet格式）的扩展名是（ D ）。
A.csv
B.bom
C.PCB
D.xls
128．元器件列表文件的格式有三种，其中（ A ）与EXCEL格式类似。
A. Client Spreadsheet
B. CSV Format
C. Protel Format
D.xls 129．根据元器件的焊盘种类不同，元件封装可分为插针式元器件封装和（A ）两种类型。
A. 表贴式元器件封装
B. 焊盘
C. 导线
D.过孔130．RB代表（A ）。
A. 电解电容
B. 管状元器件
C. 二极管
D.双列直插式元器件
131．AXIAL代表（B ）。
A. 电解电容
B. 管状元器件
C. 二极管
D.双列直插式元器件
132．DIP代表（D ）。
A. 电解电容
B. 管状元器件
C. 二极管
D.双列直插式元器件
133．SIP代表（B ）。
A. 电解电容
B.单列直插式元器件
C. 二极管
D.双列直插式元器件
134．DIP代表（D ）。
A. 电解电容
B.单列直插式元器件
C. 二极管
D.双列直插式元器件
135．元器件石英晶体振荡器的封装是（D ）。
A. DIP
B. SIP
C. AXIAL
D.XTAL1
136．元器件可变电阻（POT1、POT2）的封装是（B ）。
A. DIP
B. VR1
C. AXIAL
D.XTAL1
137．电阻类的封装是（C ）。
A. DIP
B. RB
C. AXIAL
D.XTAL1
138．晶体管的封装是（C ）。
A. DIP
B. RB
C. TO--xxx
D.XTAL1
139．PCB编辑器中放置元器件工具栏是（A ）。
A. Component Placement
B. Find Selection
C. Placement Tools
D.Wiring Tools
140．PCB编辑器中放置工具栏是（C ）。
A. Component Placement
B. Find Selection
C. Placement Tools
D.Wiring Tools
简答题（56题）
1、谈谈你对EDA技术的理解。(什么是EDA)。
EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
2.简要解释建模、仿真和综合的含义。
答：建模是指用硬件描述语言描述电路的功能。仿真是指验证电路的功能。综合是指把软件模型转化为硬件电路。
3、EDA技术的主要特征有哪些？
答：自顶向下的设计方法；采用硬件描述语言；高层综合优化；并行工程；开放性和标准化。
4、什么是硬件描述语言？
答：是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的功能、电路结构和连接形式；与传统的门级描述方式相比，它更适合复杂数字电子系统的设计。
5、用硬件描述语言设计电路有哪些优点？
突出的优点：①语言的公开可利用性；②设计与工艺的无关性；③宽范围的描述能力；④便于组织大规模系统的设计；⑤便于设计的复用、交流、保存和修改等。
6、利用EDA技术进行电子系统的设计有什么特点？
答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
7、从使用的角度讲，EDA技术主要包括几个方面的内容？
答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。
8、硬件描述语言VHDL的特点是什么？
VHDL是一种具备形式化、层次化和规范化的硬件描述语言。1硬件相关结构2 VHDL的并发性3混合级描述以及混合级模拟。
9、信号与变量的区别有哪些？信号可以用来描述哪些硬件特性？
答：变量赋值与信号赋值的区别在于，变量具有局部特征，它的有效只局限于所定义的一个进程中，或一个子程序中，它是一个局部的、暂时性数据对象(在某些情况下)。对于它的赋值是立即发生的(假设进程已启动)，即是一种时间延迟为零的赋值行为。信号则不同，信
号具有全局性特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信(端口本质上也是一种信号)。信号的赋值并不是立即发生的，它发生在一个进程结束时。赋值过程总是有某种延时的，它反映了硬件系统并不是立即发生的，它发生在一个进程结束时。赋值过程总是有某些延时的，它反映了硬件系统的重要特性，综合后可以找到与信号对应的硬件结构，如一根传输导线、一个输入/输出端口或一个D触发器等。
10、名词解释：VHDL、实体说明、.结构体、类属表、数据对象、并行语句、程序包。答：VHDL（Very high speed intergated circuit Hardware Description Language）:非常高速集成电路的硬件描述语言。
11、名词解释：结构体
答：通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。
12、名词解释：类属表
答：用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。
13、名词解释：数据对象
答:数据类型的载体，共有三种形式的对象：Constant（常量）、Variable（变量）、Signal（信号）。
14、名词解释：并行语句
答:并行语句有五种类型，可以把它们看成结构体的五种子结构。这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。
15、名词解释：程序包
答:程序包可定义一些公用的子程序、常量以及自定义数据类型等。各种VHDL编译系统都含有多个标准程序包，如Std-Logic-1164和Standard程序包。用户也可已自行设计程序包。程序包由两个独立的单元组成：程序包声明单元和程序包体单元构成。
16、元件例化语句的作用是什么？
答：元件例化语句作用：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计引用。是使VHDL设计构成自上而下层次设计的重要途径。
17、什么是并行语句？什么是顺序语句？
答：并行语句主要用来描述模块之间的连接关系，顺序语句一般用来实现模块算法部分。18、设计项目的验证有哪几种方法？
答：包括功能仿真、时序仿真和定时分析。功能仿真又称前仿真，是在不考虑器件延时的理想情况下的一种项目验证方法，通过功能仿真来验证一个项目的逻辑功能是否正确。时序仿真又称模拟仿真或后仿真，是在考虑设计项目具体适配器件的各种延时的情况下的一种项目验证方法。时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系。定时分析可以分析各个信号到输出端的时间延迟,可以给出延迟矩阵和最高工作频率，还可分析信号的建立、保持时间。
19、简述层次结构设计的优点。
答：层次化设计是一种模块化的设计方法，设计人员对设计的描述由上至下逐步展开，符合常规的思维习惯；由于顶层设计与具体的器件和工艺无关，因此易于在各种可编程逻辑器件中间进行移植。层次化的设计方法可以使多个设计人员同时进行操作。有利于对设计任务进行合理的分配并用系统工程的方法对设计进行管理。
20、在数字系统设计中锁定引脚的作用是什么？
答：将设计文件中的输入、输出信号定位到所选器件的具体物理管脚上。
21.简述EDA技术的发展趋势：
①.超大规模集成电路的集成度和工艺水平不断提高，深亚微米工艺已经走向成熟，在一个芯片上完成的系统级的集成已成为可能。②.由于工艺线宽的不断减小，在半导体材料上的许多寄生效应已经不能简单地被忽略，这就对EDA工具提出了更高的要求。同时，也使得IC生产线的投资更为巨大。可编程逻辑器件开始进入传统的ASIC市场。③.高性能的EDA工具得到长足的发展，其自动化核智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。④.计算机硬件平台性能大幅度提高，为复杂的SOC设计提供了物理基础。
22.EDA技术在进入21世纪后，得到更大的发展，突出表现在哪些方面？
①.在FPGA上实现DSP(数字信号处理)应用成为可能，用纯数字逻辑进行DSP模块的设计，使得高速DSP实现成为现实，并有力地推动了软件无线电技术的实用化和发展。基于FPGA 的DSP技术，为高速数字信号处理算法提供了实现途径。②.嵌入式处理器软核的成熟，使得SOPC步入大规模应用阶段，在一片FPGA上实现一个完备的数字处理系统成为可能。
③.在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断推出。④.电子技术领域全方位融入EDA技术。⑤.EDA使得电子领域各学科的界限更加模糊，更加互为包容，如：模拟与数字、软件与硬件、系统与器件、ASIC与FPGA、行为与结构等。⑥.基于EDA的用于ASIC设计的标准单元已涵盖大规模电子系统及复杂IP核模块。⑦.软硬IP核在电子行业的产业领域广泛应用。⑧.SOC高效低成本设计技术的成熟。⑨.系统级、行为验证级硬件描述语言的出现，使复杂电子系统的设计和验证趋于简单。
23.简述可编程逻辑器件大致的演变过程：
①.20世纪70年代，熔丝编程编程的PROM和PLA器件是最早的可编程逻辑器件。②. 20世纪70年代末，对PLA进行了改进，AMD公司推出PAL器件。③. 20世纪80年代初，Lattice公司发明电可擦写的、比PLA使用更灵活的GLA 器件。④.20世纪80年代中期，Xilinx公司提出现场可编程概念，同时生产出了世界上第一片FPGA器件。同时，Altera公司推出EPLD器件，较GAL器件有更高的集成度，可以用紫外线或电擦除。⑤.20世纪80年代末,Lattice公司推出一系列具备在系统可编程能力的CPLD器件,将可编程器件的性能和应用技术推向了一个全新的高度。⑥.进入20世纪90年代后，可编程逻辑集成电路技术进入飞速发展时期。器件的可用逻辑门数已达百万，并出现了内嵌复杂功能模块（如乘法器、RAM、CPU核、DSP核、PLL等）的FPGA。⑦.进入21世纪70后，可编程逻辑集成电路的规模和集成度更有了巨大的进步。利用FPGA方便地实现片上系统（SOC、SOPC）设计已变得十分容易。
24.写出LOOP语句的常用表达式的语法格式：
①.单个LOOP语句[LOOP标号：]LOOP 顺序语句END LOOP[LOOP标号]；
②.FOR _LOOP语句[LOOP标号：]FOR 循环变量，IN 循环次数范围LOOP 顺序语句END LOOP [LOOP标号]；
25.简述VHDL的程序结构。
1. 实体(Entity)
2. 结构体(Architecture)
3. 配置(Configuration)
4. 程序包集合(Package)
5. 库(Library)
26.写出进程语句结构的一般表达式。
进程标号：process (敏感信号参数表) is 进程说明部分begin
顺序说明语句End process 进程标号； 3. 对于VHDL程序，特别是进程结构，设计者需要从哪几个方面去判断它的功能和执行情况？P81 （1）process为一无限循环语句
（2）process中的顺序语句具有明显的顺序/并行运行双重性（3）进程必须由敏感信号的变化来启动（4）进程语句本身是并行语句（5）信号是多个进程间的通信线（6）一个进程中只允许描述对应于一个时钟信号的同步时序逻辑
27. IF语句的语句结构有哪几种？
（1）if 条件句then 顺序语句End if; （2）if 条件句then 顺序语句else 顺序语句End if; (3) if 条件句then If 条件句then …
End if; end if; (4)if条件句then 顺序语句elseif 条件句then … else 顺序语句end if;
28.写出CASE语句一般表述。
case 表达式is when 选择值或标示符=>顺序语句；… ; 顺序语句；when 选择值或标示符=>顺序语句；… ; 顺序语句；… When others =>顺序语句；end case;
29. 简述基于VHDL语言的工程设计的基本流程
1 设计准备 包括系统设计、设计方案论证和器件选择等。
2 设计输入 由设计者利用EDA工具的文本编辑器或图形编辑器对器件的逻辑功能进行描述 以文本方式或图形方式表达出来 进行编辑和编译 变成VHDL文件格式。
3 设计实现 利用EDA 软件系统的综合器进行逻辑综合 然后进行器件的布局、布线和适配 最后生成下载文件或位流数据文件。
4 器件编程与配置 设计编译好后 将数据文件通过编程器或下载电缆下载到目标芯片FPGA/CPLD中。
5 设计验证 在上述设计过程中 同时进行验证过程 包括行为仿真、功能仿真、时序仿真和硬件仿真/器件测试
30.什么是时序仿真？
时序仿真，就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高
31.什么是功能仿真？
功能仿真，是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求
32.VHDL操作符有哪几种类型
①.逻辑操作符②.关系操作符③.算术操作符④.符号操作符
33.结构体中包含的四类功能描述语句是那些？
①.进程语句：定义顺序语句模块. ②.信号赋值语句：将设计实体内的处理结果向定义的信号或界面端口进行赋值. ③.子程序调用语句：用以调用过程或函数，并将获得的结果赋值于信号. ④.原件例化语句：对其他的设计实体作远元件说明，并将此元件的端口与其他的元件、信号或高层次实体的界面端口进行连接.
34.在VHDL中，并行语句有哪些？其在结构体中使用的格式是如何?
①.并行信号赋值语句②.进程语句③.块语句④.条件信号赋值语句⑤.元件例化语句
⑥.生成语句⑦.并行过程调用语句⑧.参数传递映射语句⑨.端口说明语句
35. 顺序语句与并行语句的特点和用途
顺序语句 特点 在程序执行时 按照语句的书写顺序执行 前面的语句的执行结果可能直接影响后面语句的执行。 用途 主要用于模块的算法部分 用若干顺序语句构成一个进程或描述一个特定的算法或行为。顺序语句不能直接构成结构体 必须放在进程、过程中。
并行语句 特点 不按书写顺序执行 可作为一个整体运行 程序执行时只执行被激活的语句。被激活的并行语句是同时执行的。用途 主要用于表示算法模块间的连接关系 模拟实际硬件电路工作的并行性，可以直接构成结构体。
36. 简述WITH_SELECT_WHEN选择信号赋值语句和CASE_WHEN顺序语句的异同。
WHEN_ELSE条件信号赋值语句中无标点 只有最后有分号 必须成对出现 是并行语句 必须放在结构体中IF_ELSE顺序语句中有分号 是顺序语句 必须放在进程中
37. 简述PROCESS语句结构的三部分构成 并说明进程语句、顺序语句和信号之间的关系。答 PROCESS语句结构是由三部分构成 即进程说明部分 顺序描述语句部分和敏感信号参数表。 2? 各个进程是并行运行的 无先后之分 必须放在结构体中 顺序语句是按顺序运行的 有先后之分 必须放在进程中 信号放在结构体和进程之间 是用以完成
各个进程之间数据交换。
38. 采用可编程逻辑器件进行电路和系统设计有什么好处
优点 便于修改和调试 缩短开发周期 降低开发成本 简化系统构成 缩小系统体积 降低系统功耗 提高系统可靠性等。
39、Protel 99SE的元件属性中，Lib Ref、Footprint、Designator、PartType分别代表什么含意？
答：Lib Ref代表元件图形符号名称，Footprint代表元件封装名称，Designator代表元件标号，PartType代表元件主要规格型号。
40、简要说明印刷电路板设计的一般步骤。
答：（1）绘制原理图；（2）启动PCB编辑器并设置参数；（3）定义板框；（4）装入网络表和元件封装库；（5）元件布局；（6）自动布线；（7）手工调整；（8）DRC检查；（9）编辑丝印层；（10）文件保存与输出。
41、简要说明原理图设计的一般步骤。
答：（1）设置图纸大小；（2）设置环境；（3）放置元件；（4）原理图布线；（5）编辑与调整；（6）输出报表；（7）存盘打印。
42、简单介绍一下电路板的分类？
答：印刷电路板常见的板层结构包括单层板（Single Layer PCB）、双层板（Double Layer PCB）和多层板（Multi Layer PCB）三种，这三种板层结构的简要说明如下：
单层板：即只有一面敷铜而另一面没有敷铜的电路板。通常元器件放置在没有敷铜的一面，敷铜的一面主要用于布线和焊接。
双层板：即两个面都敷铜的电路板，通常称一面为顶层（Top Layer），另一面为底层（Bottom Layer）。一般将顶层作为放置元器件面，底层作为元器件焊接面。
多层板：即包含多个工作层面的电路板，除了顶层和底层外还包含若干个中间层，通常中间层可作为导线层、信号层、电源层、接地层等。层与层之间相互绝缘，层与层的连接通常通过过孔来实现。
43、在PCB设计中，选取元件的主要方法有哪些？
答：
1. 直接选取元件
2. 画框选取元件
3．用菜单命令选取元件
44、执行自动布线的方法主要有下几种？
答：1．全局布线（All）
2．指定网络布线（Net）
3．指定两连接点布线（Connection）
4．指定元件布线（Component）
5．指定区域布线（Area）
45、在PCB设计中的DRC电气规则检查主要有几种方式？
答：实时检查（On-Line DRC）和分批检查（Batch DRC）。
46、与HDL文本输入法相比较，原理图输入法有何优点？
1：设计者不需增加新的相关知识，如HDL等。
2：输入方法与用protel作图相似，设计过程形象直观，适合初学者入门。
3：对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局（适合设计小型数字电路）。
4：设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用，节省面积。
47、写出结构体的一般语言格式并说明其作用
ARCHITECTURE 结构体名OF 实体名IS
[说明语句]
BEGIN
[功能描述语句]
END ARCHITECTURE 结构体名;
结构体用于描述电路器件的内部逻辑功能或电路结构。使用的语句有顺序语句和并行语句。
48、写出五种以上的VHDL的预定义数据类型。
布尔(BOOLEAN)数据类型、位(BIT)数据类型、位矢量(BIT_VECTOR)数据类型
字符(CHARACTER)数据类型、整数(INTEGER)数据类型、实数(REAL)数据类型
字符串(STRING)数据类型、时间(TIME)数据类型
49. 若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。
方法1，添加辅助进程对输出数据进行锁存。
方法2，将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺。50、描述一下EDA技术的4个基本条件
答：
1）大规模可编程逻辑器件为设计载体
2）硬件描述语言为系统逻辑描述的主要表达手段
3）软件开发工具，它是利用EDA技术进行点字系统设计的智能化的自动化设计工具
4）实验开发系统，它是利用EDA技术进行电子系统设计的下载工具及硬件验证工具。51、试用TYPE语句定义这样一个数组: 要求数组名称为HELLO,其中包含十个由INTEGER 类型的数据,按升序排列。
答：TYPE HELLO IS INTEGER RANGE 0 TO 9。
52、什么叫标识符？VHDL的基本标识符是怎样规定的？
答：标识符是指用来为常数、变量、信号、端口、子程序或者参数等命名，由英文字母、数字和下划线组成。
遵从的规则：
（1）首字符必须是英文字母。
（2）不连续使用下划线“_”，不以下划线“_”结尾的。
（3）大小写英文字母等效，可以大小写混合输入。
（4）标识符中不能有空格。
（5）VHDL的保留字不能用于作为标识符使用。
53、简单比较一下EXIT语句和NEXT语句的区别
答：EXIT语句和NEXT语句都是LOOP语句的内部循环控制语句，区别是NEXT语句是跳向LOOP 语句的起始点，而EXIT语句则是跳向LOOP语句的终点。
54、判断以下标识符是否合法?
-AB, ABDED,AB12-9,ADF_78,FDFD_
答：非法，合法，非法，合法，非法
55、简单描述一下VHDL语言中描述整数的数制表示法。答：主要由5部分组成：
第1部分：用十进制数标明的数制进位基数
第2部分：数制分隔符“#”
第3部分：表达的数值
第4部分：指数分隔符“#”
第5部分：指数部分，为0时可以略去
56.一个设计实体由哪几个基本部分组成？它们的作用如何？答：（1）库与程序包部分：使实体所用资源可见；
（2）实体部分：设计实体的外部特征描述；
（3）结构体部分：设计实体的内部电路结构或功能描述。
分析题（28题）
70%分析题（28道）
1、在下面横线上填上合适的语句，完成减法器的设计。
由两个1 位的半减器组成一个1 位的全减器
--1 位半减器的描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HALF_SUB IS
PORT(A,B : IN STD_LOGIC;
DIFF,COUT : OUT STD_LOGIC);
END HALF_SUB;
ARCHITECTURE ART OF HALF_SUB IS
BEGIN
COUT<= （A XOR B）; --借位
DIFF<= （(NOT A) AND B）; --差
END ;
--1 位全减器描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FALF_SUB IS
PORT(A,B,CIN: IN STD_LOGIC;
DIFF,COUT : OUT STD_LOGIC);
END FALF_SUB;
ARCHITECTURE ART OF FALF_SUB IS
COMPONENT HALF_SUB PORT(A,B : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC）；
END COMPONENT;
（SIGNAL）T0,T1,T2:STD_LOGIC;
BEGIN
U1: HALF_SUB PORT MAP(A,B, （T0 ）,T1);
U2: HALF_SUB PORT MAP(T0, （CIN ）,（T1 ）,T2);
COUT<= （T2 ）;
END ;
2. 在下面横线上填上合适的语句，完成分频器的设计。
说明：占空比为1：1的8 分频器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CLKDIV8_1TO2 IS
PORT(CLK:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC );
END CLKDIV8_1TO2;
ARCHITECTURE TWO OF CLKDIV8_1TO2 is
SIGNAL CNT:STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL CK:STD_LOGIC;
BEGIN
PROCESS(CLK)
BEGIN
IF RISING_EDGE( CLK )THEN
IF CNT="11" THEN CNT<="00";
CK<= ( NOT CK ) ;
ELSE CNT<=( CNT+1 ) ;
END IF;
END IF;
CLKOUT<=CK;
END PROCESS;
END;
3. 在下面横线上填上合适的语句，完成60进制减计数器的设计。LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNT IS
PORT(CLK: IN STD_LOGIC;
H,L: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END COUNT;
ARCHITECTURE BHV OF COUNT IS
BEGIN
PROCESS(CLK)
V ARIABLE HH,LL: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF LL=0 AND HH=0 THEN
HH:="0101";
LL:="1001";
ELSIF LL=0 THEN
LL:= ( “1001” ) ; HH:= ( HH-1 ) ;
ELSE LL:= ( LL-1 ) ;
END IF;
END IF;
H<=HH;
L<=LL;
END PROCESS;
END BHV;
4.在下面横线上填上合适的语句，完成4-2优先编码器的设计。LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CODE4 IS
PORT(A,B,C,D : IN STD_LOGIC;
Y0,Y1 : OUT STD_LOGIC);
END CODE4;
ARCHITECTURE CODE4 OF CODE4 IS
SIGNAL DDD:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL Q:STD_LOGIC_VECTOR( 31 DOW NTO 0);
BEGIN
DDD<=( A &B &C & D ) ;
PROCESS(DDD)
BEGIN
IF (DDD(0)='0') THEN Q <= "11";
ELSIF (DDD(1)='0') THEN Q <= "10";
ELSIF(DDD(2)='0') THEN Q<="01";
ELSE Q <= "00";
END IF;
( END PROCESS );
Y1<=Q(0);
Y0<=Q(1);
END CODE4;
5.在下面横线上填上合适的语句，完成10位二进制加法器电路的设计。LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ (UNSIGNED ).ALL;
ENTITY ADDER1 IS
PORT(A,B:IN STD_LOGIC_VECTOR(9 DOWNTO 0);
COUT:OUT STD_LOGIC;
SUM:OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END;
ARCHITECTURE JG OF ADDER1 IS
SIGNAL ATEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);
SIGNAL BTEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);
SIGNAL SUMTEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);
BEGIN
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系?FPGA/CPLD在ASIC设计中有什么用途? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数
精品文档 一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条 件相或的逻辑电路 C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路 10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更 C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then 11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD B B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C /HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 D．BMAX系列器件．原理图A．ispLSI系列器件 ）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件 C．XC9500系列器件D．FLEX 12．在VHDL 。A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B 为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． B B MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是 语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句 …语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C 设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。6 END BPP0 A．．．D ．CNot_Ack sig D
2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合
《EDA技术》第二学期期末试题B 卷号：B 时间：120 分钟2008 年6 月 专业：电子信息工程学号：姓名： 一、填空题（20分，每题2分） 当前ASIC制造商都自己开发了HDL语言，但是都不通用，只有美国国防部开发的（）语言成为了IEEE. STD_1076标准，并在全世界得到了承认。 载入protel的Schematic中的（）和（）可满足一般用户需求，两个零件库中含有二极管、三极管、电阻、电容、电感等常用元件。 零件封装是指（）。 EDA技术也称（），是在( )技术的基础上发展起来的计算机软件系统。 目前世界上有十几家生产CPLD/FPGA的公司，最大的三家是：（），( )，LATTIC 。 顺序描述语句中，（）在MAX-PLUS中不被支持。 VHDL语句中能被赋予一定值的对象称为客体，主要有常数，信号和变量。其中常数对应代表数字电路中的电源和接地等。信号对应物理设计中的（）。 FPGA可分为两大类，分别是SRAM-BASE和Anti-Fuse 设计时一般选用（）。100mil=（）mm，7.62mm=( )mil。 PCB封装元件实际上就是（）。 二、名词解释题（20分，每题4分） 1 PLD/FPGA 2.过孔 3.铜膜线 4 PROM、PAL和PLA 5 自顶向下的/自下而上的设计方法 三、选择题（15分，每题3分） 1．下列常用热键具有在元件浮动状态时，编辑元件属性功能的是（） PgUp Tab Space bar Esc 2．Design/Options菜单中下列选项不属于开关选项的是：（） A．Snap Grid B．Hidden Pins C．Electrical Grid D.Title block 3．下列不属于VHDL基本程序结构是（） A．.CONFIGURATION定义区 B．.ARCHITECTURE定义区 C．USE定义区 D．ENTITY定义区 4．下列关于VHDL中信号说法不正确的是：（）
EDA试题库建设 [70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。] 基础题部分 填空题（140空） 1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。 2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。 3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。 5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。 6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。7．MAX+PLUS的文本文件类型是（.VHD）。 8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。 10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。 11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。 13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。 14、VHDL 的操作符包括（算术运算符）和（符号运算符）。 15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。 16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。 17、VHDL 同或逻辑操作符是（XNOR）。 18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。 19、十六进制数16#E#E1对应的十进制数值是（224）。 20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。 21、VHDL 不等于关系运算符是（/= ）。 22、STD_LOGIC_1164程序包是（IEEE ）库中最常用的程序包。 23．文本输入是指采用（硬件描述语言）进行电路设计的方式。 24．当前最流行的并成为IEEE标准的硬件描述语言包括（vhdl）和（verilog）。 25．采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）的设计。26．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。 27.EDA工具大致可以分为（设计输入编辑器）、（仿真器）、（hdl综合器）、（适配器）以及（下载器）等5个模块。 28．将硬件描述语言转化为硬件电路的重要工具软件称为（综合器）。 29．用MAX+plusII输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程）。 30.若在MAX+plusII集成环境下，执行原理图输入设计方法，应选择（block diagram/Schematic）命令方式。
一、单项选择题（30分） 1．以下描述错误的是 C A．QuartusII是Altera提供的FPGA/CPLD集成开发环境 B．Altera是世界上最大的可编程逻辑器件供应商之一 C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品 D．QuartusII完全支持VHDL、Verilog的设计流程 2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A．ispLSI系列器件 B．MAX系列器件 C．XC9500系列器件 D．FLEX系列器件 4．以下关于信号和变量的描述中错误的是 B A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B．信号的定义范围是结构体、进程 C．除了没有方向说明以外，信号与实体的端口概念是一致的 D．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对 6．下列标识符中， B 是不合法的标识符。 A．PP0 B．END C．Not_Ack D．sig 7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 C 。 A．CPLD即是现场可编程逻辑器件的英文简称 B．CPLD是基于查找表结构的可编程逻辑器件 C．早期的CPLD是从GAL的结构扩展而来 D．在Altera公司生产的器件中，FLEX10K 系列属CPLD结构 8．综合是EDA设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF语句，其综合结果可实现 A 。 A．带优先级且条件相与的逻辑电路 B．条件相或的逻辑电路 C．三态控制电路 D．双向控制电路 10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1’ then B．if falling_edge(clk) then C．if clk’event and clk = ‘0’ then D．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试12．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。 A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B．敏感信号参数表中，应列出进程中使用的所有输入信号 C．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A．进程语句 B．CASE语句 C．元件例化语句 D．WHEN…ELSE…语句 14．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 D A．IEEE库 B．VITAL库C．STD库D．WORK库15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性 B．器件的综合约束 C．器件外部特性与内部功能 D．器件的内部功能 二、EDA名词解释，写出下列缩写的中文含义（10分） 1．CPLD：复杂可编程逻辑器件 2．ASIC：专用集成电路 3．LUT：查找表 4．EDA：电子设计自动化 5．ROM：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD码加法计数器VHDL描述，请补充完整
EDA试题库建设 [70%基础题,20%中档题,10%提高题(试题容量:20套试卷,其中每套试题填空题10空(每空2分),选择题10题(每题2分)),简答题4题(每题5分),分析题2题(每题10分),设计题2题(每题10分)。] 基础题部分 填空题(140空) 1.一般把EDA技术的发展分为(CAD)、(CAE)和(EDA)三个阶段。 2.EDA设计流程包括(设计准备)、(设计输入)、(设计处理)和(器件编程)四个步骤。 3.时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为(功能仿真)。 4.VHDL的数据对象包括(变量)、(常量)和(信号),它们是用来存放各种类型数据的容器。 5.图形文件设计结束后一定要通过(仿真),检查设计文件是否正确。 6.以EDA方式设计实现的电路设计文件,最终可以编程下载到(FPGA)或者(CPLD)芯片中,完成硬件设计和验证。 7.MAX+PLUS的文本文件类型是(.VHD)。 8.在PC上利用VHDL进行项目设计,不允许在(根目录)下进行,必须在根目录为设计建立一个工程目录。 9.VHDL源程序的文件名应与(实体名)相同,否则无法通过编译。 10.常用EDA 的设计输入方式包括(文本输入方式)、(图形输入方式)、(波形输入方式)。 11.在VHDL 程序中,(实体)和(结构体)是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为(HDL 综合器)。 13、VHDL 的数据对象分为(常量)、(变量)和(信号)3 类。 14、VHDL 的操作符包括(算术运算符)和(符号运算符)。 15、常用硬件描述语言有(Verilog HDL)、(AHDL)以及(VHDL)。 16、VHDL基本语句有(顺序语句)、(并行语句)和属性自定义语句。 17、VHDL 同或逻辑操作符是(XNOR)。 18、原理图文件类型后缀名是(.GDF),Verilog HDL语言文本文件类型的后缀名是(.V )。 19、十六进制数16#E#E1对应的十进制数值是(224)。 20、一个完整的VHDL程序应包含三个基本部分,即库文件说明、(程序包应用说明)和(实体和结构体说明)。 21、VHDL 不等于关系运算符是(/= )。 22、STD_LOGIC_1164程序包是(IEEE )库中最常用的程序包。 23.文本输入是指采用(硬件描述语言)进行电路设计的方式。 24.当前最流行的并成为IEEE标准的硬件描述语言包括(vhdl)和(verilog)。 25.采用PLD进行的数字系统设计,是基于(芯片)的设计或称之为(自底向上)的设计。 26.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念,产生了目前最常用的并称之为(自顶向下)的设计法。 27.EDA工具大致可以分为(设计输入编辑器)、(仿真器)、(hdl综合器)、(适配器)以及(下载器)等5个模块。 28.将硬件描述语言转化为硬件电路的重要工具软件称为(综合器)。 29.用MAX+plusII输入法设计的文件不能直接保存在(根目录)上,因此设计者在进入设计之前,应当在计算机中建立保存设计文件的(工程)。 30.若在MAX+plusII集成环境下,执行原理图输入设计方法,应选择(block diagram/Schematic)命令方式。
一、单项选择题：（20分） 1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A. 按顺序完成； B.比变量更快完成； C.在进程的最后完成； 5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B A.器件外部特性； B. 器件的内部功能； C.器件的综合约束； D.器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现A A. 时序逻辑电路 B.组合逻辑电 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 8．下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall 9．关于VHDL中的数字，请找出以下数字中最大的一个： A A. 2#1111_1110# B.8#276# C.10#170# D. 16#E#E1 10．下列EDA软件中，哪一个不具有逻辑综合功能：B A.Max+Plus II B.ModelSim C.QuartusII D. Synplify 11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ） A.仿真器 B.综合器 C.适配器 D.下载 12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 13．VHDL常用的库是（A ） A. IEEE B.STD C. WORK D. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ）
EDA试卷 一、单项选择题 1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置 3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。 A. 软IP B. 固IP 【 C. 硬IP D. 全对 4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。 C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。 A. 可编程乘积项逻辑 B. 查找表（LUT） 。 C. 输入缓冲 D. 输出缓冲 6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。 A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束 7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。 A. 流水线设计 B. 资源共享 C. 逻辑优化 D. 串行化 8. 进程中的信号赋值语句，其信号更新是_________。 （ A. 立即完成 B. 在进程的最后完成
一、填空题（10分,每小题1分） 1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。 2.可编程器件分为FPGA和CPLD。 3.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL设计当中。 4.目前国际上较大的PLD器件制造公司有Altera和Xilinx公司。 5.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。 6.阻塞性赋值符号为=，非阻塞性赋值符号为<=。 二、选择题(10分，每小题2分) 1. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C。 A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件； C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。
2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→____→→适配→编程下载→硬件测试。正确的是B。 ①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚 A．③①B．①⑤C．④⑤D．④② 3. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B。 ①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A．①③⑤B．②③④C．②⑤⑥D．①④⑥ 4.下列标识符中，____A______是不合法的标识符。A．9moon B．State0C．Not_Ack_0D．signall 5.下列语句中，不属于并行语句的是：___D____ A．过程语句B．assign语句C．元件例化语句D．case语句
杭州电子科技大学2005 年EDA 技术与VHDL 考试试题 考试课程EDA 技术与VHDL 考试日期年月日成绩 课程号B0405010 教师号任课教师姓名曾毓 考生姓名学号（8 位）年级专业 一、单项选择题：（20 分） 1.大规模可编程器件主要有FPGA、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是。 A.CPLD 是基于查找表结构的可编程逻辑器件； B.CPLD 即是现场可编程逻辑器件的英文简称； C.早期的CPLD 是从GAL 的结构扩展而来； D.在Xilinx 公司生产的器件中，XC9500 系列属CPLD 结构； 2.综合是EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是正确的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件； B.综合是纯软件的转换过程，与器件硬件结构无关； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。 D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的； 3.IP 核在EDA 技术和开发中具有十分重要的地位，IP 分软IP、固IP、硬IP；下列所描述的IP 核中，对于硬IP 的正确描述为。 A.提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品--- 模型库； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→→ 综合→适配→→编程下载→硬件测试。 ①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定 A．③① B. ⑤② C.④⑤ D. ①②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法一般是一种自底向上的设计方法； C.原理图输入设计方法无法对电路进行功能描述； D.原理图输入设计方法也可进行层次化设计。 6.在VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是。 A.PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；
2010—2011学年第一学期期末考试试卷（闭卷） 年级 2008 专业信息处理与交换（本）课程名称 EDA技术基础 教师出题时请勿超出边界虚线； 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分） 1．以下描述错误的是 C A．QuartusII是Altera提供的FPGA/CPLD 集成开发环境 B．Altera是世界上最大的可编程逻辑器件 供应商之一 C．MAX+plusII是Altera前一代FPGA/CPLD 集成开发环境QuartusII的更新换代新 产品 D．QuartusII完全支持VHDL、Verilog的 设计流程 2．以下工具中属于FPGA/CPLD开发工具中的 专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII
3．以下器件中属于Xilinx 公司生产的是 C A．ispLSI系列器件 B．MAX系 列器件 C．XC9500系列器件 D．FLEX系 列器件 4．以下关于信号和变量的描述中错误的是 B A．信号是描述硬件系统的基本数据对象， 它的性质类似于连接线 B．信号的定义范围是结构体、进程 C．除了没有方向说明以外，信号与实体的 端口概念是一致的 D．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对 6．下列标识符中， B 是不合法的标识符。
封 线 内 不 得 答 题 班 级 学号 姓名 赣 南 师 范 学 院 2010—2011学年第一学期期末考试试卷（A 卷）（闭卷） 年级 2008 专业 电子科学与技术 （本）课程名称 EDA 技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供 2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A ．器件外部特性 B ．器件的综合约束 C ．器件外部特性与内部功能 D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A ．State0 B ．9moon C ．Not_Ack_0 D ．signall 4．以下工具中属于FPGA/CPLD 集成化开发工具的是 D A ．ModelSim B ．Synplify Pro C ．MA TLAB D ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A ．立即完成 B ．按顺序完成 C ．在进程的最后完成 D ．都不对 6．以下关于CAS E 语句描述中错误的是 A A ．CASE 语句执行中可以不必选中所列条件名的一条 B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C ．CASE 语句中的选择值只能出现一次 D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164 C ．STD_LOGIC_UNSIGNED D ．STD_LOGIC_SIGNED 8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。 A ．功能仿真 B ．逻辑综合 C ．配置 D ．引脚锁定 9．不完整的IF 语句，其综合结果可实现 D A ．三态控制电路 B ．条件相或的逻辑电路 C ．双向控制电路 D ．时序逻辑电路 10．下列语句中，属于并行语句的是 A A ．进程语句 B ．IF 语句 C ．CASE 语句 D ．FOR 语句 11．综合是EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本 结构相映射的网表文件 B ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C ．综合是纯软件的转换过程，与器件硬件结构无关 D ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD 的可编程是主要基于什么结构 D 。 A ．查找表（LUT ） B ．ROM 可编程 C ．PAL 可编程 D ．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A ．ispLSI 系列器件 B ．MAX 系列器件 C ．XC9500系列器件 D ．Virtex 系列器件 14. 在VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D A ．if clk'event and clk = '1' then B ．if clk'stable and not clk = '1' then C ．if rising_edge(clk) then D ．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A ．Moore 型状态机其输出是当前状态和所有输入的函数 B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C ．Mealy 型状态机其输出是当前状态的函数 D ．以上都不对
一、简答题：（30分，每小题5分） 1.CPLD和FPGA有什么差异？在实际应用中各有什么特点？ 答：差异：（1）CPLD：复杂可编程逻辑器件，FPGA：现场可变成门阵列；（2）CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构;（3）CPLD：5500 ~ 50000门，FPGA：1K ~ 10M 门。 实际应用中各自的特点：CPLD适用于逻辑密集型中小规模电路，编程数据不丢失，延迟固定，时序稳定；FPGA 适用于数据密集型大规模电路，需用专用的ROM 进行数据配置，布线灵活，但时序特性不稳定 2.简述VHDL语言中端口模式IN，OUT，BUFFER和INOUT 各自的特点及OUT，BUFFER与INOUT的主要区别？ 答：端口模式中各自的含义与特点为：IN：输入，只读；OUT：输出，只写；BUFFER：带反馈的输出，可读可写；INOUT：双向，可读可写。 OUT，BUFFER，INOUT各自的区别：OUT模式下的信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，是同一个信号；INOUT模式下的信号，双向传输，同样既做对象又可作源，但对象和源不是同一个信号。 3.VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用场所。 3种数据对象为：常量、信号、变量。 各自的功能特点和使用场所： 常量：代表电路中一个确定的数，如电源、地等。全局量，信号变量使用的地方都可用 信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。 全局量，使用场所：architecture、package、entitiy。 变量：代表电路中暂存某些值的载体。变量赋值不存在延迟。 局部量，使用场所：process、function、procedure。 4.数字频率计功能是测量被测信号的频率，测量频率的基本原理是什么？实现的主要逻辑模块有那些？ 答：频率计测量频率的基本原理是：1秒时间内代测信号的脉冲个数。 实现频率计逻辑功能的主要模块有： 时间基准产生电路：提供1秒中的准确计数时间信号； 计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。 计数显示电路：对被测信号进行计数，显示被测信号的频率 5.VHDL的基本结构及每部分的基本功能？ 答：VHDL的基本结构由：库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture） 和配置（Configuration）几部分组成。 每部分的基本功能为： 库（Library）：用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。