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Electronic Design & Application World-Nikkei Electronics China 引言ＡＤＣ是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在Ａ／Ｄ转换过程中引入的噪声来源较多，主要包括热噪声、ＡＤＣ电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪
声以及量化错误引起的噪声等。除
由量化错误引入的噪声不可避免
外，可以采取许多措施以减小到达
ＡＤＣ前的噪声功率，如采用噪声性
能较好的放大器、合理的电路布
局、合理设计采样时钟产生电路、
合理设计ＡＤＣ的供电以及采用退
耦电容等。本文主要讨论采样时钟
抖动对ＡＤＣ信噪比性能的影响以
及低抖动采样时钟电路的设计。
时钟抖动对
ＡＤＣ信噪比的影响
采样时钟的抖动是一个短期
的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使
ＡＤＣ的内部电路错误地触发采样时
间，结果造成模拟输入信号在幅度
上的误采样，从而恶化ＡＤＣ的信噪
比。
在时钟抖动给定时，可以利用
下面的公式计算出ＡＤＣ的最大信
噪比：
（ａ）１２位ＡＤＣ理想信噪比 （ｂ）ＡＤ９２４５实测信噪比图１ 不同时钟抖动情形下１２位ＡＤＣ的信噪比示意图
2005.2 电子设计应用 https://www.doczj.com/doc/c03489442.html,
８０的，这也证明了理论分析的正确
性。因此，在实际应用时不能完全
依据理想的信噪比公式来选择Ａ／Ｄ
转换芯片，而应该参考芯片制造商
给出的实测性能曲线和所设计的采
样时钟的抖动性能来合理选择适合
设计需要的Ａ／Ｄ转换芯片，并留出
一定的设计裕量。两种实用的低抖动
采样时钟产生电路
时钟抖动的产生机制
直接测量时钟抖动是比较困难
的，一般采用间接测量的方法，为
此本节首先给出时钟抖动的产生机
制。时钟抖动是由时钟产生电路（一
般是基于低相位噪声压控振荡器的
锁相环路）内部各种噪声源所引起
的，例如热噪声（主要是压控振荡器
输出信号的热噪声基底）、相位噪声
和杂散噪声等，理论分析表明：当
所需产生的频率较高时，相位噪声
和杂散噪声对时钟抖动的恶化并不
明显。
一般来说，ＶＣＯ输出级放大器的热噪声基底可以看成有限带宽的高斯白噪声，其有效带宽大约为工作频率的两倍。当ＶＣＯ正确地调谐到需要的输出频率时，噪声基底对抖动的影响可以用下面的公式计算：
（４）故由噪声基底引起的边沿时钟抖动为：
图２ 一个实用的低抖动时钟产生电路
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Electronic Design & Application World-Nikkei Electronics China ＣＰＬＤ，原因在于：ＤＳＰ的优势源于大多数信号处理算法的乘加运算（ＭＡＣ）都是非常密集的。通过多级流水线结构，ＤＳＰ可以获得仅仅受阵列乘法器的速度限制的ＭＡＣ速度，ＤＳＰ主要用于需要复杂算法的应用领域（如多重结构）。然而在许多高带宽的信号处理应用领域，如无线电，多媒体或卫星通信，ＦＰＧＡ技术可以通过一个芯片上的多级ＭＡＣ单元来提供更多的带宽，即ＦＰＧＡ更适合于前端（传感器，控制器）的应用。本设计中的ＥＭＰ７１２８Ｓ属于 ＭＡＸ７０００Ｓ／ＡＥ系列，是５Ｖ／３．３Ｖ ＥＥＰＲＯＭ工艺ＰＬＤ，ＭＡＸ７０００器件适用于大量系统级应用，而且由于ＭＡＸ ７０００Ｂ 器件对６４ｂｉｔ、６６ＭＨｚ ＰＣＩ接口的高级Ｉ／Ｏ支持，是很多高速逻辑接口应用的理想方案。ＭＡＸ器件为易用的Ｑｕａｒｔｕｓ－ＩＩ网络版和ＭＡＸ＋ＰＬＵＳ－ＩＩ基础版设计软件所支持。本文采用的是ＭＡＸ＋ＰＬＵＳ－ＩＩ。采用它可以使系统
实现低成本高可靠性，具有很高的资源利用率。应用与结论 本系统采用ＦＰＧＡ／ＣＰＬＤ器件进行设计，充分利用ＦＰＧＡ／ＣＰＬＤ器件的灵活性，缩短了设计周期，提高了设备可靠性。该接口板卡已经完成了电路设计、软件仿真和制板，并对系统进行了参数测试
与系统联调，并应用到某机载合成孔径雷达数字信号处理器中，接口板卡工作正常，达到了设计要求。接口板卡位于信号处理器的前端，采用了工控机，大大提高了系统的抗震性。■
参考文献
１ ＰＣＩ ９０５２ Ｄａｔａ Ｂｏｏｋ，（Ｖｅｒｓｉｏｎ２．０）．ＰＬＸ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ，２００１２ ＡＣＥＸ １Ｋ Ｐｒｏｇｒａｍｍａｂｌｅ ＬｏｇｉｃＦａｍｉｌｙ Ｄａｔａ Ｂｏｏｋ（Ｖｅｒｓｉｏｎ１．０１）．Ａｌｔｅｒａ，２０００
３ Ａｎａｌｏｇ Ｄｅｖｉｃｅ Ｉｎｃ． ＡＤＳＰ－２１０６ｘ ＳＨＡＲＣ Ｕｓｅｒ＇ｓ Ｍａｎｕａｌ．Ｎｏｒｗｏｏｄ： Ａｎａｌｏｇ Ｄｅｖｉｃｅ Ｉｎｃ．，１９９５（收稿日期：２００４－０６－２９）的抖动为：
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