时域时钟抖动分析（一）
2012-4-5 7:55:00 | By: 信号链杂谈
作者：Thomas Neu, 德州仪器 (TI) 系统兼应用工程师
新型的高速ADC 都具备高模拟输入带宽（约为最大采样频率的3 到6 倍），因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本系列文章共有三部分，“第1 部分”重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。在“第2 部分”中，该组合抖动将用于计算ADC 的SNR，然后将其与实际测量结果对比。“第3 部分”将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC 的SNR，并会重点介绍时钟信号转换速率的优化。
采样过程回顾
根据Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。假设以 100 MSPS 的速率对高达 10MHz 的输入信号采样，则不管该信号是位于 1 到 10MHz 的基带（首个Nyquist 区域），还是在 100 到 110MHz 的更高 Nyquist 区域内欠采样，都没关系（请参见图 1）。在更高（第二个、第三个等）Nyquist 区域中采样，一般被称作欠采样或次采样。然而，在 ADC 前面要求使用抗混叠过滤，以对理想 Nyquist 区域采样，同时避免重建原始信号过程中产生干扰。
图 1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点
时域抖动
仔细观察某个采样点，可以看到计时不准（时钟抖动或时钟相位噪声）是如何形成振幅变化的。由于高Nyquist 区域（例如，f1 = 10 MHz 到f2 = 110 MHz）欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差（噪声）。另外，图 2 表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响 ADC 中时钟电路的触发阈值。
图 2 时钟抖动形成更多快速输入信号振幅误差
如果 ADC 的内部时钟缓冲器上存在固定数量的热噪声，则转换速率也转换为计时不准，从而降低了 ADC 的固有窗口抖动。如图 3 所示，窗口抖动与时钟抖动（相位噪声）没有一点关系，但是这两种抖动分量在采样时间组合在一起。图 3 还表明窗口抖动随转换速率降低而增加。转换速率一般直接取决于时钟振幅。
时钟抖动导致的 SNR 减弱
有几个因素会限制 ADC 的 SNR，例如：量化噪声（管线式转换器中一般不明显）、热噪声（其在低输入频率下限制 SNR），以及时钟抖动（SNRJitter）（请参见下面方程式 1）。SNRJitter 部分受到输入频率fIN（取决于Nyquist 区域）的限制，同时受总时钟抖动量tJitter 的限制，其计算方法如下：
SNRJitter[dBc]=-20×log(2π×f IN×t Jitter)??(2)
正如我们预计的那样，利用固定数量的时钟抖动，SNR 随输入频率上升而下降。图 4 描述了这种现象，其显示了400 fs 固定时钟抖动时一个 14 位管线式转换器的 SNR。如果输入频率增加十倍，例如：从 10MHz 增加到 100MHz，则时钟抖动带来的最大实际SNR 降低 20dB。
如前所述，限制 ADC SNR 的另一个主要因素是 ADC 的热噪声，其不随输入频率变化。一个 14 位管线式转换器一般有~70 到74 dB 的热噪声，如图 4 所示。我们可以在产品说明书中找到 ADC 的热噪声，其相当于最低指定输入频率（本例中为 10MHz）的 SNR，其中时钟抖动还不是一个因素。
让我们来对一个具有400 fs 抖动时钟电路和~73 dB 热噪声的 14 位 ADC 进行分析。低输入频率（例如：10MHz 等）下，该 ADC 的 SNR 主要由其热噪声定义。由于输入频率增加，400-fs 时钟抖动越来越占据主导，直到 ~300 MHz 时完全接管。尽管相比 10MHz 的 SNR，100MHz 输入频率下时钟抖动带来的 SNR 每十倍频降低 20dB，但是总 SNR 仅降低 ~3.5 dB（降至 69.5dB），因为存在 73-dB 热噪声（请参见图 5）：
现在，很明显，如果 ADC 的热噪声增加，对高输入频率采样时时钟抖动便非常重要。例如，一个 16 位 ADC 具有~77 到80 dB 的热噪声层。根据图 4 所示曲线图，为了最小化 100MHz 输入频率 SNR 的时钟抖动影响，时钟抖动需为大约150 fs 或更高。
确定采样时钟抖动
如前所述，采样时钟抖动由时钟的计时不准（相位噪声）和 ADC 的窗口抖动组成。这两个部分结合组成如下：
我们在产品说明书中可以找到 ADC 的孔径口抖动 (aperture jitter)。这一值一般与时钟振幅或转换速率一起指定，记住这一点很重要。低时钟振幅带来低转换速率，从而增加窗口抖动。
时钟输入抖动
时钟链（振荡器、时钟缓冲器或 PLL）中器件的输出抖动一般规定在某个频率范围内，该频率通常偏离于基本时钟频率10 kHz 到20 MHz（单位也可以是微微秒或者绘制成相位噪声图），可以将其整合到一起获取抖动信息。但是，低端的 10kHz 和高端的 20MHz 有时并非正确的使用边界，因为它们调试依赖于其他
系统参数，我们将在后面进行详细介绍。图 6 描述了设置正确整合限制的重要性，图中的相位噪声图以其每十倍频抖动内容覆盖。我们可以看到，如果将下限设定为 100-Hz 或 10kHz 偏移，则产生的抖动便极为不同。同样地，例如，设置上整合限制为 10 或 20MHz，可得到相比 100MHz 设置极为不同的结果。
图 5 产生的 ADC SNR 受热噪声和时钟抖动的限制
图 6 每十倍频计算得到的时钟相位噪声抖动影响
确定正确的整合下限
在采样过程中，输入信号与采样时钟信号混频在一起，包括其相位噪声。当进行输入信号 FFT 分析时，主 FFT 容器(bin) 集中于输入信号。采样信号周围的相位噪声（来自时钟或输入信号）决定了邻近主容器的一些容器的振幅，如图 7 所示。因此，小于 1/2 容器尺寸的偏频的所有相位噪声都集中于输入信号容器中，且未增加噪声。因此，相位噪声整合带宽下限应设定为 1/2 FFT 容器尺寸。 FFT 容器尺寸计算方法如下：
为了进一步描述该点，我们利用两个不同的FFT尺寸—131,072 和 1,048,576 点，使用 ADS54RF63 进行实验。采样速率设定为 122.88MSPS，而图 8 则显示了时钟相位噪声。我们将一个 6-MHz、宽带通滤波器添加到时钟输入，以限制影响抖动的宽带噪声数量。选择 1-GHz 输入信号的目的是确保 SNR 减弱仅由于时钟抖动。图 8 表明两个 FFT 尺寸的 1/2 容器尺寸到 40MHz 相位噪声整合抖动结果都极为不同，而“表 1”的 SNR 测量情况也反映这种现象。
图 7 近区相位噪声决定主容器附近 FFT 容器的振幅
设置正确的整合上限
图 6 所示相位噪声图抖动贡献量为~360 fs，其频率偏移为 10 到 100MHz 之间。这比 100Hz 到 10MHz 之间偏移的所有~194 fs 抖动贡献值要大得多。因此，所选整合上限可极大地影响计算得到的时钟抖动，以及预计SNR匹配实际测量的好坏程度。
要确定正确的限制，您必须记住采样过程中非常重要的事情是：来自其他尼奎斯特区域的时钟信号伪带内噪声和杂散，正如其出现在输入信号时表现的那样。因此，如果时钟输入的相位噪声不受频带限制，同时没有高频规律性衰减，则整合上限由变压器（如果使用的话）带宽和 ADC 自身的时钟输入设定。一些情况下，时钟输入带宽可以非常大；例如，ADS54RF63 具有~2 GHz 的时钟输入带宽，旨在允许高时钟转换速率的高阶谐波。
若想要验证时钟相位噪声是否需要整合至时钟输入带宽，则需建立另一个实验。ADS54RF63 再次工作在122.88 MSPS，其输入信号为 1GHz，以确保 SNR 抖动得到控制。我们利用一个 RF 放大器，生成 50MHz 到 1GHz 的宽带白噪声，并将其添加至采样时钟，如图 9 所示。之后，我们使用几个不同低通滤波器 (LPF) 来限制添加至时钟信号的噪声量。
ADS54RF63 的时钟输入带宽为 ~2 GHz，但由于 RF 放大器和变压器都具有 ~1 GHz 的 3-dB带宽，因此有效 3-dB 时钟输入带宽被降低至 ~500 MHz。“表 2”所示测得 SNR 结果证实，就本装置而言，实际时钟输入带宽约为 500MHz。图 10 所示 FFT 对比图进一步证实了 RF 放大器的宽带噪声限制了噪声层，并降低了 SNR。
该实验表明，时钟相位噪声必需非常低或者带宽有限，较为理想的情况是通过一个很窄的带通滤波器。否则，由系统时钟带宽设定的整合上限会极大降低 ADC 的 SNR。
结论
本文介绍了如何准确地估算采样时钟抖动，以及如何计算正确的上下整合边界。“第 2 部分”将会介绍如何使用这种估算方法来推导ADC 的SNR，以及所得结果与实际测量结果的对比情况。
时钟抖动时域分析（二）
作者：Thomas Neu，德州仪器 (TI) 系统与应用工程师
引言
本系列文章共三个部分，第 1 部分重点介绍了如何准确地估算某个时钟源的抖动，并将其与 ADC 的孔径抖动组合。在本文即第 2 部分中，这种组合抖动将用于计算 ADC 的信噪比 (SNR)，之后将其与实际测量情况进行比较。
滤波采样时钟测量
图11滤波后时钟相关性测试装置结构
我们做了一个试验，目的是检查测得时钟相位噪声与提取自ADC 测得SNR 的时钟抖动的匹配程度。如图11 所示，一个使用Toyocom 491.52-MHz VCXO 的TICDCE72010用于产生122.88-MHz 采样时钟，
同时我们利用Agilent 的E5052A 来对滤波相位噪声输出进行测量。利用一个SNR 主要受限于采样时钟抖动的输入频率对两种不同的TI 数据转换器（ADS54RF63 和ADS5483）进行评估。快速傅里叶变换 (FFT) 的大小为131000 点。
图12 所示曲线图描述了滤波后CDCE72010 LVCMOS 输出的测得输出相位噪声。131000 点的FFT 大小将低积分带宽设定为~500 Hz。积分上限由带通滤波器设定，其影响在相位噪声曲线图中清晰可见。超出曲线图所示带通滤波器限制的相位噪声为E5052A 的噪声底限，不应包括在抖动计算中。滤波后相位噪声输出的积分带来~90 fs 的时钟抖动。
图12滤波后时钟的测得相位噪声
接下来，我们建立起了热噪声基线。我们直接从~35 fs 抖动的时钟源生成器使用滤波后采样时钟对两种ADC 采样，而CDCE72010 被绕过了。将输入频率设定为10 MHz，预计对时钟抖动SNR 无影响。然后，通过增加输入频率至SNR 主要为抖动限制的频率，确定每个ADC 的孔径抖动。由于采样时钟抖动远低于估计ADC 孔径抖动，因此计算应该非常准确。另外还需注意，时钟源的输出振幅应会增加（但没有多到超出ADC 的最大额定值），从而升高时钟信号的转换率，直到SNR 稳定下来为止。
我们知道时钟源生成器滤波后输出的外部时钟抖动为~35 fs，因此我们可以利用测得的SNR 结果，然后对第1 部分（请参见参考文献1）中的方程式1、2 和3 求解孔径抖动值，从而计算得到ADC 孔径抖动，请参见下面的方程式4。表3 列举了每种ADC 测得的SNR 结果以及计算得孔径抖动。
表3测得的SNR 和计算得抖动
利用ADC 孔径抖动和CDCE72010 的采样时钟抖动，可以计算出ADC 的SNR，并与实际测量结果对比。使用ADC 孔径抖动可以通过测得SNR 值计算出CDCE72010 的采样时钟抖动，如表4 所列。乍一看，预计SNR 值有些接近测得值。但是，将两种ADC计算得出的采样时钟抖动与90 fs 测得值对比时，出现另一幅不同的场景，其有相当多的不匹配。
不匹配的原因是，计算得出的孔径抖动是基于时钟源生成器的快速转换速率。CDCE72010 的LVCMOS 输出消除了时钟信号的高阶谐波，其有助于形成快速升降沿。图13 所示波形图表明了带通滤波器急剧降低未滤波LVCMOS 输出转换速率，以及将方波转换为正弦波的过程。
图13时钟抖动对采样时钟转换速率的影响
表490-fs 时钟抖动的SNR 结果
改善转换速率的一种方法是：在CDCE72010 的LVCMOS 输出和带通滤波器之间添加一个具有相当量增益的低噪声RF 放大器，参见图14。该放大器应该放置于滤波器前面，这样便可以将其对时钟信号的噪声影响程度限定在滤波器带宽，而非ADC 的时钟输入带宽。
图14带通滤波器前面添加RF 放大器来降低转换速率
由于下一个试验的放大器具有21 dB 的增益，因此我们在带通滤波器后面增加了一个可变衰减器，旨在匹配滤波后LVCMOS 信号到时钟生成器滤波后输出的转换速率。该衰减器可防止ADC 的时钟输入超出最大额定值。
通过在时钟输入通路中安装低噪声RF 放大器，两个数据转换器重复进行了高输入频率的SNR 测量，其结果如表5 所示。我们可以看到，测得SNR 和预计SNR 匹配的非常好。使用下面的方程式5，计算得到的时钟抖动值在90-fs 时钟抖动的5 fs 以内，其结果通过相位噪声测得推导得出。
表590-fs 时钟抖动和RF 放大器的SNR 结果
未滤波采样时钟试验
为了强调滤波采样时钟的重要性，在下一个试验中，我们将时钟带通滤波器从CDCE72010 输出端去除。在图15 所示结构中，我们使用了E5052A 相位噪声分析仪来捕获时钟相位噪声。但是不幸的是，该分析仪对相位噪声的测量仅达到 40-MHz 载波频率偏移，并且在这点以外没有给出任何相位噪声特性的相关信息。
图15未滤波采样时钟输入的测试装置结构
要设定使用未滤波时钟时的正确积分上限，我们必须再一次复习一下采样理论。CDCE72010 的未滤波时钟输出看起来像一种具有快速升降沿的方波，而其升降沿由时钟频率的基频正弦波高阶谐波引起。这些谐波的振幅比基频低，且其振幅随谐波阶增加而下降。
在采样时间，基频正弦波及高阶谐波与输入信号混频，如图16 所示。（为了简单起见，仅显示了一个谐波。）因此，三阶谐波周围的相位噪声与输入信号混频，而第三谐波也形成一个混频结果。但是，由于时钟信号的第三谐波的振幅更低，因此该混频结果的振幅也被降低。
图16采样时间时钟基频及其谐波与输入信号混频
两个采样信号组合在一起时，我们可以看到，一旦振幅差异超出~3 dB 时，由第三谐波引起的总相位噪声减弱为最小。由于基频和第三谐波之间的交叉点为2 × fs，将宽带相位噪声积分至2 × fs可以得到相当准确的结果。
如后面图19 所示，CDCE72010 的未滤波LVCMOS 输出相位噪声在–153 dBc/Hz 附近稳定，其始于~10 MHz 偏移频率，原因可能是LVCMOS 输出缓冲器的热噪声。ADS54RF63 EVM 具有~1 GHz（受限于变压器）的时钟输入带宽；因此理论上而言，应该可以对相位噪声求积分为~1GHz（在900-MHz 偏移频率的3dB 时下降）。这会带来~1.27 ps 的采样时钟抖动，并将fIN = 1GHz 的SNR 降至~42.8 dBFS!
图17低通滤波器前面添加RF放大器来降低转换速率
图18不同低通滤波器限制相位噪声
图19外推 (extrapolate)123-MHz 偏移频率的未滤波相位噪声
实际SNR 测量结果比表6 所列要好不少。对比实际测量结果，计算得时钟抖动和SNR 之间存在巨大的差异。这表明，LVCMOS 输出的相位噪声实际较好地限定在由变压器决定的900-MHz 偏移频率界限以内。表61.27-ps 时钟抖动的SNR 结果
为了证明未滤波时钟信号的相位噪声需要积分至约两倍采样频率，我们实施了如下试验：在CDCE72010 输出和ADS54RF63 时钟输入之间添加不同的低通滤波器。
需要注意的是，与先前试验中的带通滤波器一样，3X 时钟频率以下带宽的低通滤波器降低了时钟信号的转换速率。低通滤波器消除了会产生更快速时钟信号升时间和转换速率的高阶谐波，从而增加了ADC 的孔径抖动。正因如此，我们将前面试验的相同低噪声RF 放大器添加到时钟通路，并且利用可变衰减器让
转换速率匹配信号生成器（参见图17）。
将不同转角频率的低通滤波器用于ADS54RF63 的采样时钟（如图18 所示），得到了一些如表7 所列有趣值。该试验结果表明，LVCMOS 输出对时钟抖动的相位噪声影响被限制在约200 到250 MHz，其相当于122.88-MHz 时钟信号的80-MHz 到130-MHz 偏移频率，并约为2x 采样频率。因此，将宽带相位噪声扩至123-MHz 偏移频率，会产生~445 fs 的时钟抖动，如图19 所示。理想情况下，积分下限应该位于500 Hz 处（原因是选择的131000点FFT）；但是，500-Hz 到1 kMz 偏移频率的抖动贡献值极其低，因此为了简单起见其在本测量中被忽略。
表7ADS54RF63 的测得SNR
利用调节后的相位噪声曲线图，计算得抖动较好地匹配了SNR 测量结果，其在ADS54RF63 和ADS5483 的10 到30 fs 范围内（参见表8）。考虑到在第三谐波周围可能存在相位噪声的较小时钟抖动影响，该计算得SNR 只是一种非常接近的估算结果。
表8445-fs 时钟抖动的SNR 结果
表9滤波后及未滤波时钟的测得SNR
结论
本文介绍了使用某个滤波或未滤波时钟源时，如何正确地估算数据转换器的 SNR。表 9 概括了得到的结果。尽管时钟输入的带通滤波器对于最小化时钟抖动是必要的，但实验表明它会降低时钟转换速率，并使ADC 的孔径抖动降级。因此，最佳的时钟解决方案应包括一个限制相噪影响的带通滤波器，以及一定的时钟振幅放大和转换速率，目的是最小化 ADC 的孔径抖动。
本系列文章的第 3 部分将介绍一些如何提高现有时钟解决方案性能的实用实施方法。
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Analog Applications Journal 3Q 2011 https://www.doczj.com/doc/be11074633.html,/aaj High-Performance Analog Products
3 ?
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(TI)
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Texas Instruments Incorporated
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噝 100 MHz 噝 =0.6 dB 噝P1dB = ~19 dBm 噝 = ~22 dB
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Using Schottky clipping diodes Using clipping diodes is a common way to protect the data
converter’s inputs from exceeding the maximum voltage rating. Because low-capacitance Schottky diodes, such as the HSMS-2812 from Avago Technologies, can maintain fast slew rates, they are well-suited for RF and high-speed appli-cations. The HSMS-2812 has a forward voltage of 410 mV. Using a pair of anti-parallel diodes (see Figure 26) creates
a differential clipping voltage of ±410 mV (820 mV PP ). For
ADCs that require a higher clock amplitude, two pairs of
anti-parallel diodes can be placed back-to-back, doubling
the clipping voltage to ±820 mV (1.64 V PP ).Figure 27 shows the filtered LVCMOS output of the CDCE72010 that results when a 1:4 transformer is used
1:8 Transformer
DDP
1:4 Transformer
SDP
1:4 Transformer (No Clipping )
1:8 Transformer
SDP
1.6 V PP
Clipping diode reduces peak-to-peak amplitude
with and without a single diode pair (SDP). Also shown is the output for when a 1:8 transformer is used with an SDP or a back-to-back dual diode pair (DDP). It can be seen that with the 1:4 transformer, the SDP reduces the sine-wave amplitude from about 1.6 to 0.9 V PP . However, the
clipped output waveform no longer resembles a pure sine wave but looks instead like a square wave.It is interesting to note that when the SDP configuration is used, there doesn’t seem to be an amplitude difference between using the 1:4 or the 1:8 transformer, although the waveform for the latter appears to have a slightly faster slew rate. For the DDP configuration with the 1:8 trans-former, the output amplitude is about 1.6 V PP with a little better slew rate around the zero crossing point. ?
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? ? ǖAvago Technologies HSMS-2812?? ? ? RF ?HSMS-2812
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Data Acquisition
SNR measurements
An investigation was conducted to see whether the ADC’s aperture degradation due to the external clock’s slew-rate limitation could be improved. Different configurations using step-up transformers, an SPF-5043 LNA, and clip-ping diodes were tested to maximize the ADC’s SNR when a real i stic clocking solution such as the CDCE72010 was
used (see Figure 28) rather than a low-jitter clock-source generator.
As highlighted in Part 2 of this article series, the filtered LVCMOS output of the CDCE72010 has about 90 fs of
clock jitter, while the clock-source generator has only about 35 fs. Although the clock-jitter difference prevents the CDCE72010 from ever achieving the same SNR as when the clock-source generator is used, the goal was to find a configuration to reduce the resulting SNR gap as
much as possible. The ADS54RF63 ADC was used with a sampling frequency (f S ) of 122.88 MSPS and an input fre-quency (f IN ) of 1.0 GHz. The ADS5483 ADC was also used,
with the same value for f S but with an f IN of 100 MHz.
The following different parameters were examined:Y Use of an LNA to boost the output voltage and slew rate of the CDCE72010Y Step-up transformers with ratios of 1:1, 4:1, 8:1, and 16:1 (Coilcraft WBC series and Mini-Circuits ADT series)Y Avago’s HSMS-2812 clipping diodes—either SDPs or back-to-back DDPs in anti-parallel configuration
Measurements for ADS54RF63The default configuration for the ADS54RF63 evaluation
module (ADS54RF63EVM) used a Coilcraft WBC4-1 step-up transformer, and the baseline SNR was about 60.7 dBFS when the low-jitter clock-source generator was used. If the CDCE72010 with the LVCMOS output was used as the clock source instead, the SNR dropped to 57.8 dBFS. However, with only about 90 fs of clock jitter, an SNR
better than about 60 dBFS should theoretically be attain-able, so there was room for at least a 2.2-dB improvement.
SNR
? ADC ? ? ? ?SPF-5043 LNA ? ? ? ? ?? ǖCDCE72010 ? ? ADC
SNR ? 28 ? ? 2 ? ?CDCE72010 ? LVCMOS 90 fs ? 35 fs ? CDCE72010 SNR ? SNR ?ADS54RF63 ADC 122.88 MSPS ?f S
? 1.0 GHz ?f IN ? ?ADS5483 ADC fS ? f IN
100 MHz ?
ǖ噝 LNA CDCE72010
噝1ǖ1?4ǖ1?8ǖ1 16ǖ1? ? ?Coilcraft WBC Mini-Circuits ADT ?噝Avago HSMS-2812 ? ? SDP ? ?DDP ?ADS54RF63
ADS54RF63 ? (ADS54RF63EVM) Coilcraft WBC4-1 ? ? SNR 60.7 dBFS ? LVCMOS CDCE72010 ? SNR 57.8 dBFS ? ? 90 fs ? 60 dBFS SNR ? ? 2.2-dB ?
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Clock-Source Generator
WBC4-1
CDCE72010 + LNA
WBC4-1
DDP
CDCE72010
WBC4-1
SDP
CDCE72010
WBC4-1
(No Clipping)
CDCE72010 + LNA
WBC4-1
SDP
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Data Acquisition
a smaller peak-to-peak amplitude and thus a slower slew rate, which negatively impacted the ADC’s aperture jitter. Adding the SDP to that configuration seemed to slightly improve the slew rate around the zero crossing point, which also manifested itself as improved SNR performance. Adding the high-gain LNA to the CDCE72010 output sent a much larger signal with a much larger slew rate to the clipping diodes. This resulted in an even faster transition through the zero crossing point, which in turn further
improved the aperture jitter of the ADC. The dual-diode-pair (DDP) configuration seemed to improve the slew rate
immediately before the zero crossing point a little bit. However, Figure 30 also shows that if the CDCE72010 with the WBC4-1 transformer were used without the LNA, the output voltage might be too low to fully trigger the clipping event. The measurement results in Figure 29
show better SNR performance with the WBC8-1 step-up transformer and DDPs.
Measurements for ADS5483
The ADS5483EVM employed a Mini-Circuits ADT4-1WT step-up transformer on the clock input. The baseline SNR with a low-jitter clock source was measured at 78.2 dBFS, while the CDCE72010 output yielded an SNR of about 76.8 dBFS. The CDCE72010 with a clock jitter of about 90 fs should provide an SNR of about 77.6 dBFS, which would be an improvement of almost 1 dB.
The measured SNR values of the ADS5483 with the various EVM clock-input configurations are illustrated in Figure 31. Adding the SDP to the ADT4-1WT transformer provided enough boost to the slew rate for the SNR with the CDCE72010 to improve by almost 1 dB to the 77.6-dBFS target. A larger step-up ratio didn’t seem to add any further benefit. Adding the LNA in addition to the
ADT4-1WT boosted the SNR to about 77.8 dBFS. It should be noted as well that a lower clock amplitude (WBC1-1) significantly degraded the SNR, as expected.Conclusion
As explained in Parts 1 and 2 of this article series, the ADC’s aperture jitter is not fixed but dependent on the clock-input slew rate. While the bandpass filter is necessary to minimize the clock jitter as much as possible, it also reduces the clock’s slew rate by filtering out the higher-order harmonics. This article has shown practical ways (using either active or passive gain) to improve the slew rate of an existing clocking solution with a bandpass filter, thus improving the ADC’s SNR by several decibels. The SNR measurements have shown that improving the slew rate of the clock signal makes the ADC’s SNR match the predicted SNR for a given amount of clock jitter.
?? SNR ? CDCE72010 LNA ? ? ? ? ? ADC ? ? (DDP) ? ? 30 ? ? LNA CDCE72010 WBC4-1 ? ? ? ? ? ? 29 ? ? WBC8-1
? DDP SNR ?ADS5483
ADS5483EVM
Mini-Circuits ADT4-1WT ? ? SNR 78.2 dBFS ? CDCE72010 SNR 76.8 dBFS ?90 fs CDCE72010? 77.6 dBFS SNR ? 1 dB ?
31 EVM ADS5483 SNR ? ADT4-1WT ? SDP ? ?CDCE72010 SNR 1 dB ? 77.6-dBFS ? ? ?? ? ADT4-1WT LNA ? SNR
77.8 dBFS ? ? ? ?WBC1-1? SNR ?
1 ?
2 ? ?ADC ? ?? ? ? ? ? ? ? ??
?? ? ? ? ? ADC SNR ??SNR ? ? ?ADC SNR SNR ?