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第一章约束管理器介绍 (4)
1.1 约束管理器简介 (4)
1.2 约束管理器界面简介 (8)
1.2.1worksheet selector (8)
1.2.2用户接口 (9)
1.2.3View选项 (9)
1.3 启动约束管理器 (11)
第2章OBJECTS介绍 (12)
2.1 P IN-P AIRS (13)
2.1.1Pin-Pair规则 (14)
2.2 N ETS和X NETS (14)
2.3 B USES (15)
2.4 M ATCH G ROUPS (15)
2.4.1如何确定target pin pair (16)
2.4.2相对/匹配的群组规则 (16)
2.5 D IFF P AIRS (16)
2.5.1差分对工作表 (17)
2.5.2差分计算器（Differential Calculator）的使用方法 (19)
2.5.3差分对规则 (19)
2.6 D ESIGNS AND S YSTEMS (20)
第3章设置网络的走线约束 (21)
3.1.1设置网络的最大最小传输延迟 (21)
3.1.2设置网络相对传输延迟 (24)
3.1.3设置差分对约束 (26)
3.1.4查看网络规范格式和物理格式 (28)
第4章设置网络的时序和信号完整性约束 (30)
4.1 设置时序约束 (30)
4.2 设置信号完整性约束 (32)
4.2.1设置电气属性约束 (32)
0 第一章约束管理器介绍
2 4.2.2设置反射属性约束 (33)
第5章电子约束创建和应用 (35)
5.1 创建ECS ET (35)
5.2 指定ECS ET给网络 (40)
5.3 不考虑ECS ET的缺省约束值 (41)
5.4 在原理图中查看ECS ET (41)
第6章ECOS实现 (43)
6.1 在原理图中增加网络 (43)
6.2 在原理图中修改约束 (45)
6.3 在约束管理器中修改约束 (46)
6.4 在约束管理器中删除约束 (46)
6.5 在原理图中重新命名网络 (47)
第7章在原理图和PCB之间同步约束 (50)
7.1 从原理图中输出约束 (50)
7.2 在PCB D ESIGN中查看和添加约束 (50)
7.3 在原理图中导入并查看约束 (51)
7.4 在PCB和原理图之间同步约束的两种模式 (52)
7.4.1用原理图中的约束重写PCB中的约束 (53)
7.4.2在原理图中导入PCB中变更的约束 (56)
第8章约束分析 (58)
8.1 查看工作表单元格和对象 (58)
8.2 定制约束、定制测量和定制激励 (59)
8.2.1定制约束 (59)
8.2.1.1 用户定义的属性 (59)
8.2.1.2 约束的定制测量 (59)
第9章SCHEDULING NETS (61)
9.1 S CHEDULING N ETS (61)
9.2 S CHEDULING N ETS-R EVISITED (65)
第10章相对传输延迟 (68)
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约束管理器简介
3
第11章 MATCH DELAY (73)
第12章 解决DRC 冲突 (74)
第13章 约束管理器 (76)
13.1 层次设计中的电子约束 (76)
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0 第一章约束管理器介绍
4
第一章约束管理器介绍
约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中
用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
教材主要内容如下：
?第1章～第7章主要关于原理图约束管理器使用：
?在约束管理器中提取ECs（电子约束）；
?在原理图和约束管理器中执行ECO；
?在Concept和PCB Design中传递ECs。
这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL
和PCB Design。此教材不讨论Concept HDL和PCB Design不同模式和属性的
细节，但是会详细地讨论约束管理器过程。
为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教
材。请见Help – Learning Concept HDL– Demos in Concept HDL。
将练习文件project.zip解压缩到一个空的路径\design。
确认设置环境变量CONCEPT_INST_DIR到Cadence安装路径（一般安装时设
置好了）。
?第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。
?本培训教材附两个练习文件：project.zip和golderboard.rar。
1.1 约束管理器简介
约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。可以使用约束管理器来提取和管理电子约束。Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性：
?提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。
?支持语法检查
?支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。
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约束管理器简介
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? 可以定义电子约束集。
? 创建约束报告。
约束管理器在流程中的位置和作用请见下图：
加入约束管理器的设计流程请见下图：
在下图中约束管理器保存电子约束信息在根设计一个新的目录下，约束视图包含*.dcf
文件，里面包含设计的电子约束信息。在此流程中，在打包时Packager-XL 创建5个
pst*.dat 文件，包含传统设计流程中的3个文件（pstchip.dat, pstxprt.dat, pstxnet.dat ），还有
两个文件pstcmdb.dat, pstcmbc.dat 。pstcmdb.dat 包含当前设计中的电子约束，是constraints
视图中的*.dcf 文件的拷贝。pstcmbc.dat 包含的是板中的约束，在执行import physical 时产
生的。如果没有*.dcf 存在，Packager-XL 就允许在传统的流程。
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约束管理器是以表格为基础的应用，很容易使用，并且允许创建通用的约束并将其同时
应用到很多网络上，如果需求发生改变，可以编辑通用的约束并自动更新用到此约束的网
络。请见图1-1约束管理器界面。
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约束管理器简介
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图1-1 约束管理器用户界面
在约束管理器，你可以工作在对象（objects ）（比如网络、管脚对）和ECSets
（Electrical constraint sets 电子约束集）。你可以以电子约束的形式定义一个或者多个约束
以满足设计需求，然后指定合适的约束给设计中对象，如果需求变更可以交换ECSets 或者
重新定义当前的指定。一个ECSets 可以被很多对象应用，对象和ECSets 对于整个设计可以
是通用的，或者仅设计中的指定网络应用。
约束管理器的特点请见表1-1：
表1-1 约束管理器的特点 特色 优点 对象分组
可以对对象进行分组成为容易管理的单位，例如bus 或者match net ，可以比较容易应用约束给成员 概念性定义
可以先定义概念性的约束，之后再应用于物理的、网络的对象 重新定义约束
不用一一修改每个网络的约束，只要重新定义ECSets ，那么所有应用这个约束的对象被同时更新。 交叉检查 你可以用其他工具比如Concept HDL,PCB SI 或者PCB Design 运行
约束管理器，在约束管理器中选择Net 查看相关的对象，它在原理
图、分析、布线里都是动态更新的。相反，当在某个工具中更改了
约束，约束管理器会更新它的值。
拓扑开发（注1） 在约束管理器中可以启动SigXplorer 来确定管脚顺序并得出通用
的、网络相关的约束。可以包含定制约束、定制测量和定制激励。
拓扑样本可以导入约束管理器。
设计重用 约束可以被导出被重用。
克隆约束 可以拷贝并修改参数存为另外一个约束。
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注1: 拓扑模板的存在比约束管理器早，拓扑模板与约束管理器的集成提供一个优选的创建和编辑ECSets
的环境。拓扑模板除了提供图形环境来访问指定的管脚对和定义网络节点排序（scheduling ）也可以
使用电子约束。拓扑模板和ECSets 可能会交换使用，但是应该注意此功能是可选的。在约束管理器
中可以管理所有的ECSets ，并且ECSets 可能仅包含规则而没有相关的拓扑。
1.2 约束管理器界面简介
请见图1-1，约束管理器包含以下几个部分：
? menu 和icon 命令选择
? worksheet selector 用于选择合适的工作表
? worksheets 用于提取、编辑和校验约束
? status bar 反馈对象选择和约束进程
注意当在约束管理器中选择一个目标时，按右键可以弹出一个上下文敏感的菜单，选
择命令执行。
1.2.1 worksheet selector
使用worksheet selector 启动想要编辑的合适的工作表。
在约束管理器中通过worksheet selector 通过Object type 管理约束和属性。Object type 就
是最上层的文件夹Electrical Constraint Set 和Net 。请见图1-2。
图1-2 Object type 和Workbooks
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约束管理器界面简介
9在Electrical Constraint Set 文件夹中定义通用的规则，创建通用的对象分组（比如相对
或者匹配群组和pin-pair ），然后再将这些约束ECSets 指定给相应的对象。
在Net 文件夹可以创建针对指定网络对象分组（symtem,design,bus,diff-
pair,Xnet,net,relative or match group,and pin-pair ）。也可以创建基于网络相关属性的ECSet 。
这个ECSet 将放在Electrical Constraint Set 文件夹中。
当扩展Electrical Constraint Set 或者Net 文件夹时，工作簿通过设计规则组织这些对
象，比如Signal Integrity, Timing, Routing, and Custom Measurements ，此外在Electrical
Constraint Set 文件夹还有一个All Constraints 工作簿，包含所有工作表中的约束。在All
Constraints 的下面有一个User-defined 文件夹包含SigXplorer 定义的独特的约束。
一般，你定义一个约束在某个指定的工作表中，那么只能设置这个工作表相关的约
束，不能设置其他工作表中包含的约束，你可以在All Constraints 工作簿中定义这个约束
的其他设置，而不用另外再建一个约束。在All Constraints 工作簿也可以用于不同工作表
中约束的比较。
1.2.2 用户接口
Cadence 约束管理器的基本操作与Windows 基本操作基本相同。下面仅将快捷键介绍
一下。
提供的快捷键如下：
表1-2 快捷键 快捷键 功能
F3 Find Next
F9 Analyze
Cntrl+F9 Analysis Modes
Shift+F9 Analysis Settings
Cntrl+F6 View Options
1.2.3 View 选项
约束管理器提供很多选项以定义自己的用户界面。
设置View 选项
1.
在启动约束管理器之前，首先打开项目文件project.cpm ，然后打开原理图。 2. 在Concept HDL 界面，选择【Tools 】/【Constraints 】/【Edit 】。弹出约束管理
器对话框，提醒使用约束管理器要考虑兼容性。
3. 选择【Don’t show me the message again 】单选框。
4. 点击OK 按钮。
5. 点击Yes 按钮。在设计展开之后，启动约束管理器界面。注意在约束管理器标
题栏标识“connected to Concept HDL ”，表示约束管理器中的约束来自
Concept HDL 。请见图1-3。
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图1-3 约束管理器界面
6. 选择【View 】/【Option 】命令，进入【View Options 】对话框。
【Colors 】栏的几个颜色选择对应不用状态的颜色选择：
【Pass 】：当分析结果与指定的约束匹配时显示的颜色。
【Fail 】：当分析结果与指定的约束不匹配时显示的颜色。
【Analysis error 】：当分析不能完成时显示的颜色，在状态栏会显示错误的原因。
【Directly set 】：直接对网络相关的约束设置时显示的颜色。
【Dividers 】：规定Objects 集的分隔显示的颜色。
【Use defaults 】：选择此选项时表示使用缺省设置，如果不选使用用户的设置。
【Use colors 】：选择此选项时表示使用颜色设置，如果不选不分类显示颜色。
关于【Names 】栏的意思以后章节会详细解释。
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启动约束管理器
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1.3 启动约束管理器
上一节讲了一个启动约束管理器的方法，可以从以下几个工具启动约束管理器： 工具 菜单命令
PCB SI, PCB Design, Advanced Package Designer, or Chip I/O Planner （后边两个工具我们不用）
Setup – Electrical Constraint
Spreadsheet
Concept HDL Tools – Constraints – Edit
也可以点击约束管理器图标进入约束管理器。
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第2章 Objects介绍
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第2章 Objects介绍
上一章已经提过对象（objects）这个词，本章将具体介绍objects。
约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。为
顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层继承的约束。尽量在高层次指定约束，层次关系如下：
System
Design
Bus
Diff Pair
Xnet/Net
Matched/Relative Group
Pin Pair
图2-1 Objects层次图
注意此Object层次图描述的是网络相关的对象类型，电子约束对象类型不包括网络相关的信息（Xnet和Net），但是与网络对象类型有同样的优先级。
对象的排序让你尽可能定义约束在最高层次，在低层次仅设置要覆盖的约束。
注意在某个工作表中，对象的子层次反映的分析结果，不会被用于约束优先的层次。这些对象结果与一般的约束层次是不区分的，但是可以读，不能编辑这些约束。
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Pin-Pairs
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图2-2 多板结构对象层次举例
图2-2描绘了多板system 结构，包括主板A_TO_B 和两个子板设计A 和B 。也包含
net,Xnet,diff-pair,和bus 对象分组。
2.1 Pin-Pairs
Pin-Pair 代表一对逻辑连接的管脚，一般是驱动和接收。Pin-Pairs 可能不是直接连接
的，但是肯定存在于同一个net 或者Xnet （所谓Xnet 即网络的中间可能串接电阻或者接插
件，比如图2-3中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet ，在2.2节会详细讲
解。）。可以使用pin-pairs 来获取net 或者Xnet 指定的pin-to-pin 约束，也可以使用pin-
pairs 来获取ECSets 通用的pin-to-pin 约束，如果参考了某个ECSets 会自动定义net 或者
Xnet 的pin-pairs 。
可以指定pin-pairs （比如U1.8 U3.8）或者基于下面的格式直接提取。当从SigXplorer
导入拓扑并应用ECSets 给net ，约束管理器基于导入的拓扑文件创建net 或者Xnet 的pin-
pairs 。
?
Longest pin-pair ?
Longest driver-receiver pair ?
All driver-receiver pairs https://www.doczj.com/doc/b010675039.html, 电子技术论坛 https://www.doczj.com/doc/b010675039.html, 电子发烧友
第2章 Objects介绍
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图2-3 Longest pin-pair
注意：Concept HDL数据库不能直接支持pin-pair对象，约束管理器能够更新和校验
原理图中的pin-pair约束。
创建pin-pair的方法请见3.1.1节15~19步具体操作。
2.1.1 Pin-Pair规则
下面的规则应用于创建Pin-Pairs，Pin-Pairs仅能在以下工作表中创建。
工作簿工作表
All Constraints（不可以）Signal Integrity/Timing/Routing
Switch/Settle Delay
Timing
Setup/Hold
Impedance
Min/Max Propagation delay
Routing
Relative Propagation Delay
?在对象中一定要存在某个管脚，才能创建相应的pin-pair。
?在All Constraints和Timing工作表中的对象一定要有驱动和接收。
?Pin-pair length如果已经完成走线则是两个管脚之前走线的长度，如果没走线，就是连接两个管脚的鼠线的曼哈顿距离。
?约束管理器确定longest/shortest pin-pair length是基于驱动和接收，如果没有任何驱动和接收，就考虑Xnet。
?对于相对传输延迟约束，仅仅确定longest pin-pair。
2.2 Nets和Xnets
请见图2-4很容易理解Cadence的Nets和Xnets的区别。所谓nets就是从一个管脚到其他管脚的电子连接。如果net的中间串了无源的、分立的器件，比如电阻、电容或者电感，那么在数据库中每个网络段通过一个独立的net来表示。约束管理器解释这些网络段作为相邻的扩展的网络或者Xnet，Xnets在多板连接的结构中也可以贯穿连接器和电缆。可以https://www.doczj.com/doc/b010675039.html, 电子技术论坛 https://www.doczj.com/doc/b010675039.html, 电子发烧友
Buses 15
将Nets 和Xnets 与ECSets 联系起来。
图2-4 Nets 和Xnets 的区别
2.3 Buses
总线代表diff-pairs,Xnets 或者nets 的指定的集合。在总线上获取的约束可以被所有总线
的成员继承，可以通过SigXplorer 定义管脚的连接顺序并增加约束信息。
? Bus 规则
? 可以在所有网络相关的工作表中创建总线。
? 当与Concept HDL 关联时，约束管理器不能创建总线。
? 总线一定是design-level ，不能是system-level 。
2.4 Match Groups
Match Group 是nets ，Xnets 或者pin-pairs 的集合，此集合一定要都匹配（delay 或者
length ）或者相对于组内的一个明确的目标。如果delta 值没有定义，组内的所有成员都将是
绝对匹配的，并允许有一定的偏差。如果定义了delta 值，那么组内所有成员将相对匹配于
明确的目标网络。
下面的是Match Group 的必要属性：
? Target －组内其他pin-pairs 都要参考的pin-pair 就是目标（Target ），可以是默
认的也可以是明确指定的pin-pair ，其他的pin-pairs 都要与这个目标比较。
? Delta －每个pin-pair 成员与目标pin-pair 的差值，如果没有指定此差值，那么
所有成员就需要匹配，如果定义了此值不为0，则此群组就是一个相对匹配的
群组。
? Tolerance －允许匹配的偏差值。
下面用三个例子来说明不同情况下的匹配群组（绝对的和相对的）。 例1 Net Target Delta Tolerance Comments
Data1 未指定 未指定 10mil Data2 未指定 未指定 10mil 这个例子中没有参考，所有的网络都必须彼此匹配
在10mil 之内，如果三个网络中的一个是1000mil ，
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第2章 Objects 介绍
16 Data3 未指定 未指定 10mil 其他两个网络必须在990mil ～1010mil 之间，delta
值未指定（不是0）是绝对的匹配延迟，target 也未
指定。
例3 Net Target Delta Tolerance Comments
Data1 X 100mil 10mil Data2 100mil 10mil Data3 100mil 10mil
Data1此群组参考值，所有的网络都必须匹配Data1
在100mil 之内并加上或者减去指定的偏差值
10mil 。如果Data1是1000mil ，其他两个网络必须
在990mil ～1110mil 之间，对于相对的匹配（传
输）延迟delta 和tolerance 值被指定。 2.4.1 如何确定target pin pair
一旦pin-pairs 中的一对被选择作为目标，其他的pin-pairs 都要与此目标以给定的delta
和tolerance 内来匹配。约束管理器决定目标pin-pairs 的方法如下：
? 明确指定的pin-pair 。
? 如果所有的pin-pairs 都有delta 值，那么有最小delta 值的网络就是目标。如果
超过一对管脚对有同样的最小的delta 值，那么有最长的曼哈顿长度的网络被
选为目标。
? 如果所有的管脚对都没有delta 值，那么就没有选择目标，所有的管脚对就进
行相互比较。
2.4.2 相对/匹配的群组规则
?
Match Group 仅能在Routing 工作簿的Relative Propagation Delay 工作表中的指定。 ?
可以为整个群组设置相对的/匹配的群组约束，群组中每个成员可以根据要求修改tolerance 。 ?
相对/匹配的群组之间的延迟可以在system 和design 一级设置。 ? 匹配延迟约束从14.0版数据库升级Delta 值为0,暗示所有的群组成员都要匹配
一个指定的目标管脚对。
2.5 Diff Pairs
约束管理器支持两种类型的差分对：
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Diff Pairs 17
?
模型定义的差分对 可以在器件信号模型中指定差分对，可以使用PCB Design ，PCB SI ，SigXplores 来将模型指定给相应的元件。 ? 用户定义的差分对
可以在约束管理器中Net 一级的对象中创建差分对，可以灵活的更改差分对命
名和更改差分对成员，但是没有模型指定差分对的精确性。
注意约束管理器不支持系统级的差分对。
2.5.1 差分对工作表
可以在Routing 工作薄中的Differential Pair 工作表中指定差分对约束，参考图2-5形象
的描述出差分对规则检查和分析边界值和事件。请见图2-6约束管理器差分对工作表界面。
图2-5 差分对Gather Points 和Coupling Bands
? Pin Delay
此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
? Uncoupled Length
此值限制差分对的一对网络之间的不匹配的长度。如果gather control 被设置
为ignore ，则实际不耦合长度包括两个gather point 之间的耦合带之外的长
度，当超过Max 值时，就会产生冲突。Length Ignored 包含p43。
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第2章 Objects介绍
18 ? Phase
Tolerance
Phase Tolerance约束确保差分对成员在转换时是同向的和同步的。单位是时间ns或者长度mil。Actual值反映的是差分对成员间的时间或者长度的差值，当差值超出tolerance值时，就会有冲突。
? Line
Spacing
最小线间距约束指的是差分对之间的最小距离，在分析之后actual指的是间距最小值，如果小于Min值，则会报告冲突。
注意：设置的最小间距值一定要小于或者等于Primary Gap减去(-)Tolerance 值，也一定要小于或者等于Neck Gap减去(-)Tolerance的值。
图2-6 差分对工作表
? Coupling
根据Coupling 的约束确定已经完成走线的不耦合事件。约束管理器使用这些事件去决定不耦合的长度和相位偏差。差分计算器可以帮助你确定输入进primary gap，neck gap和tolerance的值。
?Primary Width－设置的是差分对成员的理想宽度。
?Primary Gap－设置的是差分对之间的边到边理想间距。(+/-)tolerance值是允许https://www.doczj.com/doc/b010675039.html, 电子技术论坛 https://www.doczj.com/doc/b010675039.html, 电子发烧友
Diff Pairs 19
的偏差值，如果间距偏差在范围内，差分对被认为是耦合的。 ?
Neck Width －设置的是最小可允许的差分线宽度，当在比较密集的区域走线时，要切换到Neck 模式。 ?
Neck Gap －设置的是最小可允许的边到边差分线间距，当在比较密集的区域走线时，要切换到Neck 模式。最小可允许的gap 包括Neck Gap 减去(-)Tolerance 。 当差分对的间距低于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值。 ?
确保neck gap 不要低于任何Min line spaing 值。 ? 如果设置了(-)tolerance 值，不需要定义neck gap ，因为已经说明了需要的
neck gap 。
2.5.2 差分计算器（Differential Calculator ）的使用方法
使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器
中右键点击Primary Gap ，Neck Gap ，或者(+/-)tolerance 相应的单元格，在弹出的菜单选择
Change 命令，然后点击按钮，即可启动差分计算器。
图2-7 差分计算器
差分计算器仅能完成边对边耦合的差分对计算。
2.5.3 差分对规则
分模型定义的差分对和用户定义的差分对来说明： 模型定义的差分对 用户定义的差分对
可以在PCB Design ，PCB SI 中使用Analyze-SI/EMIsim-Model 命令进行创建。（注1） 可以PCB Design ，PCB SI 中在约束管理器
中使用Creat-Differential Pair 命令创建，也
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第2章 Objects 介绍
20
注1: 如果要做分析，首先需要进行设置－包含设置叠层、指定DC 网络、指定元件CLASS 、指定模型等
等。具体请看关于仿真的PCB SI 操作。 2.6 Designs and Systems
Design 代表一个单板或者系统中的一块单板，在多板结构中，每块板都是系统中的一个单独的设计。
System 代表设计结构包括贯穿这些设计的Xnets 和互连电缆和连接器。
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差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框：
在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个：
1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。
Allegro? Constraint Manager User Guide 1 Welcome to Constraint Manager Topics in this chapter include The Allegro? Constraint Manager Information Set on page 12 What is Allegro? Constraint Manager?on page 13 Accessing Constraint Manager on page 17 Domains, Workbooks, Worksheets, and Cells on page 21 Constraint Manager’s User Interface Controls on page 33 Enhancements Done in 16.3 The Allegro? Constraint Manager Information Set The Allegro? Constraint Manager information set consists of online books accessible from Cadence Help in both HTML and PDF formats. All documentation is accessible from Constraint Manager’s help menu. Refer to . . .for this level of information Allegro?Constraint Manager User Guide (this book) This book is for users who want to know how to use Constraint Manager in the design flow. This book complements the information in the Allegro? Constraint Manager Reference.
在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入"cns" 并回车 打开的规则管理器如下：
在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束的
网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More
Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：
1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：
---------------------------------------------------------------范文最新推荐------------------------------------------------------ 约束理论的管理方法与作用 约束理论(TOC)是由以色列物理学家埃利?格特拉特(EliGoldratt)博士于20世纪80年代中期在他的最优生产技术(OPT)基础上创立和发展起来的。TOC在OPT的基础上已发展为:(1)使瓶颈产能最大化,从而使系统有效产出最大化的生产管理技术;(2)系统地解决问题的一套思维流程;(3)辨识系统核心问题并持续提升系统限制的管理哲学。TOC认为任何系统至少存在着一个约束,如果这个约束决定一个企业或组织达成目标的速率,则必须从克服该约束着手,才能以更快速的步伐在短时间内显著地提高系统的产出。TOC给出了管理改善的起点和路径,使得企业避免了不必要的弯路。因此,TOC对企业优化管理具有方法论上的意义。一、约束理论(TOC)(一)约束理论的基本原则(1)平衡物流,而不是平衡能力。所谓物流平衡就是使各个工序都与瓶颈机床同步,以求生产周期最短、在制品最少。(2)非瓶颈资源的利用程度不是由它们自己的潜力决定的,而是由系统的约束决定的。约束资源制约着系统的产出能力,而非约束资源的充分利用不仅不能提高有效产出,而且会使库存和运行费增加。(3)资源的“利用”和“活力”不是同义词。“利用”是指资源应该利用的程度,“活力”是指资源能够利用的程度。(4)瓶颈上一小时的损失,则是整个系统一个小时的损失。(5)非瓶颈获得的一个小时是毫无意义的。非瓶颈资源利用率的提高,可能会造成系统物流的不平衡或库存的增加,并不能提高系统的整体效率。(6)瓶颈控制了库存和产销率。(7)转运批量可以不等 1 / 9
R.E管理器的新手使用教程 R.E管理器全称为Root Explorer，顾名思义是最高权限管理器。 使用本软件需要ROOT，相关ROOT教程请在各手机的板块置顶区寻找。R.E管理器高清美化版下载很多机友不懂为何要刷机，为何要root。在这里看完R.E管理器的大致功能后，相信你们能了解root能起到哪些作用了。 （请再次确保您的机器已经ROOT） 请看： “R.E.管理器是由Speed Software开发的一款高权限文件管理器，获取ROOT 权限后可对系统文件进行操作。 主要功能： - 常用文件管理功能 - 三种列表视图方式 - 自定义文件排序方式 - 显示隐藏文件 - 快速搜索文件 - 书签功能，可将某一文件路径设为书签或首页，方便快速打开目录 - 可删除系统自带程序 - 获取ROOT权限后可对系统文件进行操作 - 获取ROOT权限后通过该软件打开安装的程序可以ROOT权限运行 - 查看、解压、创建Zip/Tar/Gzip文件 - 显示图像缩略图 - 显示APK文件的图标 - 更改文件和文件夹的所有者/用户组 - 设置文件和文件夹的读/写/执行权限和特殊权限（SUID/SGID/SBIT）” 以上是R.E管理器的基本功能，首先先进入R.E管理器的主界面这便是R.E管理器首页，包含了各个系统文件夹，配合详细信息，非常简洁。程序上部分的“挂载读写”类似于USB的解锁功能，挂载读写后就能对目前的手机系统进行APK替换，删除等一系列操作修改点击功能键，跳出菜单 新建文件夹——设置主系统文件夹
设置——进入R.E管理器设置界面 书签——跳转进入标记的书签界面 搜索——直接搜索手机内部文件 多选——批量操作 主页——回到R.E管理器主界面 刷新——刷新当前界面 新建文件——创建新文件再点击设置，就能对R.E管理器进行初级设置和修改显示界面了。这里需要额外提到“显示隐藏文件” 相信大多数机友的手机都或多或少的保存着一些私人文件和照片，如何防止在公共场合社交的时候，别人提出看看你的手机翻到你的隐藏内容呢？ 在安卓设备里面，你可以通过在TF卡或者内置SD储存内设置“.”开头的文件夹，例如“.ABC”。 然后把想要隐藏的文件或者照片放进去，手机内置文件查看器和ES文件管理器等均无法查看到“.ABC”这个文件夹， 这样就达到了隐藏文件的目的。 在R.E管理器勾选“显示隐藏文件”后你就能找到这些文件了，然后等到没人干扰的时候。。。嘿嘿嘿嘿。。。按住文件还能有其它操作方式： 打开方式——指定通过手机内部的某一应用程序打开 全部提取——显示安装路径 删除——删除文件/文件夹 重命名——重命名文件/文件夹 复制——复制文件/文件夹 剪切——剪切复制文件/文件夹 权限——修改文件权限（下面会具体提到） 属性——查看文件，文件夹属性
Spacing规则（约束） Rex dlutarm@https://www.doczj.com/doc/b010675039.html, 2009-07-02 Allegro 16.0以后版本的约束规则设置较之前有很大改变，对于用惯了15.x的人 来说，很多不习惯新的约束管理器。和在对待女人的态度上，恰相反。80后说90后脑残，15.7说16.2脑残，Xp说Vista脑残。Vista确实很脑残。新事物取代旧事物是自然界发展的客观规律。 说明： 1本文只介绍了Spacing约束的设置，因为Physical规则通常来说都设置的非常简单。掌握了Spacing规则Physical规则对你来说一定是小Case。另外，Physical 规则的设置也写的话，一定显得都是在重复Spacing的设置； 2文中所有的规则（约束），如不特殊说明默认情况下均指Spacing规则（约束）；3对于Electrical的约束，是另一种约束，本文不作讨论。 约束的设置方式： 1直接的：Net中写数值， 2 间接的：创建Constraint Set，然后Assign给Net； 这两种都很常用，后者管理方便。在Physical和Spacing设置中用后者比较好，但是在Electrical中，我看到很多很多的人会混合使用。 使用第二种约束设置方式的约束设置步骤： 1约束的对象 2约束的内容 3给对象分配内容 １
这3个步骤默默的引导着所有间接约束的设置。基本约束 预备 先理解： Net class 2
Net class-class Region Region-class Region-class-class Bus …… 现在不理解，想跳过去。没关系，你早晚都要理解的。 最简单和稍微复杂一点的约束： 最简单的就是default的约束，稍微复杂一点的就是修改了一点默认的约束。 再复杂一些的约束： 你可能会想让不断变化的CLK（我们不考虑是不是差分）和其他的线离的远一些。 在Constraint Set中Create规则并设置规则的内容： Creat & Set之后 3
Allegro PCB设计中的约束管理 本章主要介绍一下约束管理器的使用，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这里主要讲述在PCB Editor中如何使用约束管理器来对信号进行约束设置。 一、约束管理器概述 约束管理器是贯穿于整个PCB设计平台的一个对信号约束的工具，在整个项目的开发过程中，起着桥梁的作用。我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使用仿真分析工具仿真后，将仿真分析的拓扑添加到约束管理器中从而来驱动布局、布线。 约束管理器是以表格形式为基础的工作表形式，所以其操作简单、运用灵活。它将印制电路板所有的网名以表格形式显示，不仅使设计者对网名一目了然且更加方便地对信号设定不同的规则。对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显示以方便大家的规则设定。 二、约束管理器 1、约束管理器的启动 在Allegro PCB Design中，选择菜单命令Setup/Electrical Constraint Speadsheet或者单击Setup工具栏中的按钮，打开约束管理器，如图10_1所示。 10_1 2、约束管理器界面概述
1）菜单栏 约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。 2）Electrical Constraint Set栏 此栏主要是对电气规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。 3）Net栏 Net栏主要对指定的网络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（用户添加规则管理）、General Properties（通用属性设置）。 4）设计规则约束设置 包括：Electrical（电气规则）、Spacing（间距规则设置）、Physical（物理规则设置）、Design（设计规则设置）。 三、线的约束设置 约束管理器可以设定的规则很多，但是真正常用的是Net栏中Routing中的各项对布线的约束设置。包括：Wiring（线路设置）、Impedance（阻抗设置）、Min/Max Propagation Delays（最大或最小传输延时设置）、Total Etch Length（总长度设置）、Differential Pair（差分对的设置）和Relative Propagation Delay（相对传输延时设置）。 1、创建Bus 在设定约束的时候，可以对单独的网络进行设置，也可以对一个Bus进行设置。对于在原理图设计的时候没有设计总线形式的网络，也可以在约束管理器中创建一个Bus。方法如下：1、在约束管理器Net栏中选择Routing/Wiring，展开所有的网络列表；2、选中要创建Bus的网络名，单击鼠标右键，在弹出的菜单中选择Create/Bus，如图10_2所示；3、在弹出的对话框中输入创建的Bus名，如图10_3所示；4、点击“Ok”完成Bus的创建，此Bus会在约束管理器中即时显示。 注意：对一个Bus内的信号线，其布线拓扑应基本一致，否则，在设定约束后，布线的时候会引起匹配不当。
Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。
Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay
二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用
1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet
加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示
约束管理器分册 第一章约束管理器介绍 约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 教材主要内容如下： ?第1章～第7章主要关于原理图约束管理器使用： 在约束管理器中提取ECs（电子约束）； 在原理图和约束管理器中执行ECO； 在Concept和PCB Design中传递ECs。 这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL 和PCB Design。此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。为了快速理解约束管理器的主要
特点，可以看看Concept HDL的多媒体教材。请见Help –Learning Concept HDL–Demos in Concept HDL。将练习文件project.zip解压缩到一个空的路径\design。确认设置环境变量CONCEPT_INST_DIR到Cadence 安装路径（一般安装时设置好了）。 第8章～第12章主要关于PCB约束管理器使用，但是省略了与原理图相同的部分。 本培训教材附两个练习文件：project.zip和golderboard.rar。 1.1 约束管理器简介 约束即用户定义的附加到网络或者管脚对上的要求，电子约束管理着网络和管脚对的行为。可以使用约束管理器来提取和管理电子约束。Cadence推荐使用约束管理器来提取约束，因为约束管理器有下列特性： 提供工作表为基础的用户接口，允许快速的提取、修改、删除约束。 支持语法检查 支持约束继承，高层的约束可以被继承，低层的约束可以覆盖高层约束。 可以定义电子约束集。 创建约束报告。 约束管理器在流程中的位置和作用请见下图：
前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３ 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页
二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7
约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：
由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型 指定给相应的元件。
?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明： 差分对的worksheets包含5个主要的约束目录： (1)Pin Delay 此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。 (2) 不耦合长度(Uncoupled Length) 不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。 (3)相位偏差(Static Phase Tolerance) 相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。 (4)最小线间距(Min Line Spacing) 最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。 (5)耦合参数(Coupling Parameters) 这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。 使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，
allegro 目录 第一章约束管理器介绍 (4) 1.1 约束管理器简介 (4) 1.2 约束管理器界面简介 (8) 1.2.1worksheet selector (8) 1.2.2用户接口 (9) 1.2.3View选项 (9) 1.3 启动约束管理器 (11) 第2章OBJECTS介绍 (12) 2.1 P IN-P AIRS (13) 2.1.1Pin-Pair规则 (14) 2.2 N ETS和X NETS (14) 2.3 B USES (15) 2.4 M ATCH G ROUPS (15) 2.4.1如何确定target pin pair (16) 2.4.2相对/匹配的群组规则 (16) 2.5 D IFF P AIRS (16) 2.5.1差分对工作表 (17) 2.5.2差分计算器（Differential Calculator）的使用方法 (19) 2.5.3差分对规则 (19) 2.6 D ESIGNS AND S YSTEMS (20) 第3章设置网络的走线约束 (21) 3.1.1设置网络的最大最小传输延迟 (21) 3.1.2设置网络相对传输延迟 (24) 3.1.3设置差分对约束 (26) 3.1.4查看网络规范格式和物理格式 (28) 第4章设置网络的时序和信号完整性约束 (30) 4.1 设置时序约束 (30) 4.2 设置信号完整性约束 (32) 4.2.1设置电气属性约束 (32)
0 第一章约束管理器介绍 2 4.2.2设置反射属性约束 (33) 第5章电子约束创建和应用 (35) 5.1 创建ECS ET (35) 5.2 指定ECS ET给网络 (40) 5.3 不考虑ECS ET的缺省约束值 (41) 5.4 在原理图中查看ECS ET (41) 第6章ECOS实现 (43) 6.1 在原理图中增加网络 (43) 6.2 在原理图中修改约束 (45) 6.3 在约束管理器中修改约束 (46) 6.4 在约束管理器中删除约束 (46) 6.5 在原理图中重新命名网络 (47) 第7章在原理图和PCB之间同步约束 (50) 7.1 从原理图中输出约束 (50) 7.2 在PCB D ESIGN中查看和添加约束 (50) 7.3 在原理图中导入并查看约束 (51) 7.4 在PCB和原理图之间同步约束的两种模式 (52) 7.4.1用原理图中的约束重写PCB中的约束 (53) 7.4.2在原理图中导入PCB中变更的约束 (56) 第8章约束分析 (58) 8.1 查看工作表单元格和对象 (58) 8.2 定制约束、定制测量和定制激励 (59) 8.2.1定制约束 (59) 8.2.1.1 用户定义的属性 (59) 8.2.1.2 约束的定制测量 (59) 第9章SCHEDULING NETS (61) 9.1 S CHEDULING N ETS (61) 9.2 S CHEDULING N ETS-R EVISITED (65) 第10章相对传输延迟 (68)
桌面管理器也在随着BlackBerry的终端与时俱进着，最新的6.0版桌面管理器与之前的5.0版有着翻天覆地的变化。我想RIM在对待产品上不断更新不断进步的这种态度也是选择黑莓的朋友们引以为豪的一件事。废话不多说，这里先给出桌面管理器6.0的下载地址：DM6.0正式版下载地址(042版)：猛击这里下载(请使用U蛋软件进行登陆下载) 然后我们就来对桌面管理器6.0版进行一个全面的介绍。 一、连接设备 新的启动界面很好看 新版桌面管理器在界面上与老版本大相庭径，所以很多同学上手时都有一种不知所措感，其实只要按照桌面管理器给出的提示一步步进行操作，你就会发现6.0的桌面管理器界面友好度其实超越5.0很多。 首先我们要进行连接设置，打开桌面管理器，手机连接好usb线后如下图：
点击“开始使用此设备”进入下一步： 桌面管理器6.0会自动识别你的设备，在这里你可以给你的手机改个别名，也可以直接在这里设置备份的规则，当然这些设置也可以日后再做。 二、备份和恢复 连接好设备后，主页面右侧就会出现对应型号的黑莓手机，现在让我们尝试用桌面管理器6.0版本来进行备份和恢复的操作。
直接点击主页面中间左侧的立即备份按钮，出现备份选项界面，如果选择“完全”就是整体备份，如果选择“自定义”就是原来的高级备份，也就是你自由选择需要备份的内容。再选择好自己想要的备份文件保存路径，点击最下面的备份就可以了。 若要对手机进行资料恢复，在桌面管理器6.0版本的主页面上点击左上角设备按钮，选择恢复，就会出现如下的恢复界面：
最上方选择你要恢复的备份文件，中间点击“所有设备数据和设置”就是整体的恢复到手机中。如果点击“选择设备数据和设置”就是对你备份文件中的资料进行有针对性的恢复(例如只恢复其中的通讯录或者只恢复其中的短信等)。 而黑莓的高级应用—-service book的导入(猛击这里查看教程)也通过“恢复”功能来实现，只要在选择恢复文件时选择你想要的servicebook文件就好了。 在这里6.0的桌面管理器还提供了一个新的功能：删除数据，在主页面左上角设备里面选择删除数据，按照提示进行有选择性的删除就行了，如果选择全体数据，那就和手机上进行数据擦除是一样的效果，完成后除了通话计时和数据即时外，手机上不再有任何使用者的痕迹了。 三、应用程序 通过6.0的桌面管理器进行手机上应用程序的安装时，需要在连接好手机后，于主页面上点击左侧应用程序按钮。
一、资源管理器窗口 资源管理器负责对系统资源进行管理。 1、打开资源管理器 方法一：在“开始”菜单的“程序”选项中，单击“附件”中的“WINDOWS资源管理器” 图标。 方法二：用鼠标右击“我的电脑”、“网上邻居”、“回收站”、“开始”按钮等项目，在弹出的菜单上单击“资源管理器”选项。 2、资源管理器窗口 （1）资源管理器有左右两个功能窗口 左边窗口称树格窗口，用于显示树状结构的资源列表，如驱动器、文件夹、打印机、控制面板等； 右边窗口称内容格窗口，用来显示当前已选取的文件夹的内容。 ①可用“查看”菜单，选择不同显示方式。显示方式有“大图标”、“小图标”、“列 表”和“详细资料”。 ②用“查看”菜单的“排列图标”子菜单，排列文件和文件夹的顺序，排列方式有 按名称、类型、大小、日期和自动排列5种排列顺序。 用“文件夹选项”命令用来设置其他查看方式，如选择显示风格、设置是否隐藏某些 ③文件、是否隐藏已登记的文件扩展名等。 （3）展开树枝： ①用鼠标单击要展开的文件夹图标前的“+”号，树格中即显示出该结点的树枝。此时有 二点变化：该结点图标变成打开的形状；在内容格中显示出该结点的内容。 ②用鼠标双击结点图标，展开树枝同时显示结点内容，此时有三点变化：该结点图标 变成打开的形状；在树格中显示该结点的树枝；在内容格中显示出该结点的内容。（4）收缩树枝：用鼠标单击要收缩的结点图标前的“-”号处，树格中该结点的树枝收缩。 二、资源管理器—文件和文件夹操作 1、文件和文件夹的选取 （1）选取单个文件或文件夹：单击需选取的文件或文件夹。 （2）选取连续的文件或文件夹： 方法一：先单击需选取的第一个文件或文件夹，然后按住Shift键，再单击最后一个。 方法二：将鼠标指针指向需选取连续文件或文件夹的左上角第一个文件或文件夹，拖动鼠标形成矩形方框，释放鼠标，一个矩形文件或文件夹区被选取。 （3）选取不连续文件或文件夹：按住Ctrl键，单击需选取的文件或文件夹。 （4）选取整个选定资源内的文件和文件夹： 方法一：按Ctrl+A键。 方法二：选择“编辑”菜单的“全部选取”命令。 2、文件或文件夹的打开 打开文件夹：将文件夹中的内容显示在窗口内。 方法一：在资源管理器的左窗格中单击文件夹图标可打开文件夹； 方法二：在右窗格中双击文件夹图标。 打开文件：可以打开的文件一般有文档文件和应用程序文件两大类。打开应用程序文件就是执行该应用程序。 方法一：在右窗格中双击文件图标。 方法二：先在右窗格中单击文件图标，按Enter键。 方法三：在应用程序中打开文档文件。
A llegro中的约束规则设置 Allegrophan 刚好五个字
修订记录 日期版本描述作者2008-12V1.0初版，学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正！ Allegrophan
目录 一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4) 1）“Set values”设置约束特征值 (5) 2）“Attach property”绑定约束 (6) 3）“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1）“Set values”设置约束特征值 (9) 2）“Attach property”绑定约束 (10) 3）“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1）差分线等长设置 (13) 2）一组Net等长 (16) 3）XNet等长 (17)
线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下： “Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：
1、修复受损的压缩文件 如果你打开一个压缩包，却发现它发生了损坏。那可以启动WinRAR，定位到这个受损压缩文件夹下，在其中选中这个文件，再选择工具栏上的“修复”按钮（英文版的为Repair），确定后WinRAR就开始修复这个文件，并会弹出修复的窗口。只要选择修复的ZIP文件包或RAR压缩包即可。 点击下载：WinRAR3.93 简体中文版 修复受损的压缩文件 2、压缩后自动关机 启动“资源管理器”，选中文件。右击，选择WinRAR→“添加到压缩包”命令，打开“压缩包名称和参数”窗口，“高级”标签，然后选中“完成操作后关闭计算机电源”复选框。这样，在备份完数据后，机器会自动关闭。
压缩后自动关机 3、加密、压缩重要文件 使用WinRAR，可以加密、压缩重要文件：在WinRAR中选择“文件”菜单下的“设置默认密码”命令，然后设置密码（适当加长口令的长度），再把要加密的文件压缩起来。这样就可以加密、压缩一气呵成，在加密重要文件的同时还可以压缩文件，的确是一举两得的好事。 加密、压缩重要文件 4、文件分割 利用WinRAR可以轻松分割文件，而且在分割的同时还可以将文件进行压缩。操作起来相当简单，只是选择一个选项即可：启动WinRAR压缩软件，并选择好要压缩的文件（可以多选，也可以选择文件夹），然后单击工具栏
上“添加”图标，并在弹出的窗口中单击“压缩分卷大小，字节”下拉列表框，从中选择或输入分割大小。单击“确定”按钮后，WinRAR将会按照分割大小生成分割压缩包。 文件分割 5、把WinRAR当成文件管理器 WinRAR是一个压缩和解压缩工具，但它也是一款相当优秀的文件管理器。只要在其地址栏中键入一个文件夹，那其下的所有文件都会被显示出来，甚至连隐藏的文件和文件的扩展名也能够看见！完全可以像在“资源管理器”中一样拷贝、删除、移动、运行这些文件。