SDRAM原理介绍

“黑色经典”系列之《ARM嵌入式系统开发典型模块》

第3章SDRAM模块功能简介

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3.1 SDRAM模块功能简介

SDRAM与Flash不同，它不具有掉电保持数据的特性，但其存取速度大大高于Flash存储器，且具有读/写的属性，因此SDRAM在系统中主要用作程序的运行空间，数据及堆栈区。当系统启动时，CPU首先从复位地址0x0处读取启动代码，在完成系统的初始化后，程序代码一般应调入SDRAM中运行，以提高系统的运行速度，同时，系统及用户堆栈、运行数据也都放在SDRAM中。

SDRAM具有单位空间存储容量大和价格便宜的优点，已广泛应用在各种嵌入式系统中。SDRAM的存储单元可以理解为一个电容，总是倾向于放电，为避免数据丢失，必须定时刷新（充电）。因此，要在系统中使用SDRAM，就要求微处理器具有刷新控制逻辑，或是在系统中另外加入刷新控制逻辑电路。S3C4510B和S3C44B0X芯片及其他一些ARM芯片在片内具有独立的SDRAM刷新控制逻辑，可方便地与SDRAM接口。但某些ARM芯片则没有

SDRAM刷新控制逻辑

点。

SDRAM是高速的动其拥有极大的数据速率，目前线共用，由行地址选通（（CAS）、芯片中储存信息的最小的单位，每列地址共同定义的唯一的地址。具有256种可能的数值），而字节唯一的地址，但是并不能进行独立，显然这是不可能的。现在内存处于同一行的基本存储单元共而这些矩阵架构构成一个内存另外为了保持内部数据还必须进行

3.2 SDRAM的结构特点

3.2.1 DRAM器件的结构特点

DRAM存储一个位的消息只需要一只晶体管，但是需要周期性地充电，才能使保存的信息不消失。DRAM的一个存储位单元结构如图3.1所示。

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上图只单位的逻辑状态是容器被认为是逻辑上缺点。因为电容器不存的数据。电容器可以同时电容的充放电需，大约只有0.18～0.2μs，但

DRAM味着内存有1%的时间要用来刷新。内存的自动刷新对于内存厂商来说不是一个难题，而关键在于，当对内存单元进行读取操作时要保持内存的内容不变——所以DRAM单元每次读取操作之后都要进行刷新，也就是执行一次“回写”操作，以为读取操作会破坏内存中的电荷。因此，内存不但要每64ms刷新一次，而且每次读操作之后还要刷新一次，这样就增加了存取操作的周期。

一般DRAM中存储单元的内部结构如图3.2所示。

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地址总线

数据总线

DRAM 的读取过程按以下步骤进行。

（1）处理器通过地址总线将行地址传输到DRAM 的地址引脚。 （2）RAS 引脚被激活，这样，行地址被传送到地址锁存器中。 （3）行地址解码器根据接受到的数据选择相应的行。

（4）WE 引脚被确定为不被激活，所以DRAM 知道它不会进行写入操作。 （5）处理器通过地址总线将列地址传输到DRAM 的地址引脚。 （6激活，这样列地址被传送到列地址锁存器中。

（（DRAM 的写入过程和读取过程基本一样，这里就不再详细介绍了。

3.2.2SDRAM器件的构成原理和应用特点

SDRAM的存储单元的基本原理同前面提到的DRAM基本一样，但是这些存储位单元的组织和控制与DRAM就有相当大的差别了。

SDRAM是多Bank结构，例如在一个具有两个Bank的SDRAM的模组中，其中一个Bank在进行预充电期间，另一个Bank却马上可以被读取，这样当进行一次读取后，又马上去读取已经预充电Bank的数据时，就无需等待而是可以直接读取了，这也就大大提高了存储器的访问速度。

为了实现这个功能，SDRAM需要增加对多个Bank的管理，实现控制其中的Bank进行预充电。在一个具有2个以上Bank的SDRAM中，一般会多一根叫做BAn的引脚，用来实现在多个Bank之间的选择。

3.3

SDRAM

以下几类。

（1）控制

（2）地址

地址。

（3）数据

SDRAM的

产生多种输入

l模式寄

l激活命令。

l预充命令。

l读命令。

l写命令。

l带预充的读命令。

l带预充的写命令。

l自动刷新命令。

l自我刷新命令。

l突发停命令。

l空操作命令。

根据输入命令，SDRAM状态在内部状态间转移。内部状态包括模式寄存器设置状态、激活状态、预充状态、写状态、读状态、预充读状态、预充写状态、自动刷新状态及自我刷

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新状态。下面以三星公司生产的32M ×8位SDRAM 器件K4S560832A 为例介绍SDRAM 的内部操作。

K4S560832A 支持的操作命令有初始化配置、预充电、行激活、读操作、写操作、自动刷新、自刷新等。所有的操作命令

通过控制线CS#、RAS#、CAS#、WE#和地址线A12～A0、体选地址BA 输入。K4S560832A 的命令及命令码如表3.1所示。各命令执行后K4S560832A 的内部控制器状态转换如图3.3所示。

表3.1 K4S560832A 命令码

图3.3 K4S560832A内部控制器状态转换图

K4S560832A各操作状态下只能输入表中所列的命令，其余命令均为非法命令（限制输入，否则将导致内部状态机出错）或无效命令（可以输入但不起作用），其中空操作命令NOP 不指示任何新的操作，仅仅用作命令之间的间隔。

1．行激活

行激活命令选择处于空闲状态存储体的任意一个行，使之进入准备读/写状态。从体激活到允许输入读/写命令的间隔时钟节拍数取决于内部特征延时和时钟频率。K4S560832A内部

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有4个体，为了减少器件门数，4个体之间的部分电路是公用的，因此它们不能同时被激活，而且从一个体的激活过渡到另一个体的激活也必须保证有一定的时间间隔。

2．预充电

预充电命令用于对已激活的行进行预充电即结束活动状态。预充电命令可以作用于单个体，也可以同时作用于所有体（通过所有体预充电命令）。对于猝发写操作必须保证在写入预充电命令前写操作已经完成，并使用DQM禁止继续写入数据。预充电结束后回到空闲状态，也可以再次被激活，此时也可以输入进入低功耗、自动刷新、自刷新和模式设置等操作命令。

3．自动预充电

如果在猝发读或猝发写命令中，A10/AP位置为“1”，在猝发读写操作完成后自动附加一个预充电动作。操作行结束活动状态，但在内部状态机回到空闲态之前不能给器件发送新的操作命令。

指

，

上

发

输

数据输入屏蔽命令和预充电命令或猝发停止命令中止。

6．自动刷新

由于动态存储器存储单元存在漏电现象，为了保持每个存储单元数据的正确性，K4S560832A必须保证在64ms内对所有的存储单元刷新一遍。一个自动刷新周期只能刷新存储单元的一个行，每次刷新操作后内部刷新地址计数器自动加“1”。只有在所有体都空闲（因为4个体的对应行同时刷新）并且未处于低功耗模式时才能启动自动刷新操作，刷新操作执行期间只能输入空操作，刷新操作执行完毕后所有体都进入空闲状态。该器件可以每间隔7.8μs执行一次自动刷新命令，也可以在64ms内的某个时间段对所有单元集中刷新一遍。

7．自刷新

自刷新是动态存储器的另一种刷新方式，通常用于在低功耗模式下保持SDRAM的数

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据。在自刷新方式下，SDRAM 禁止所有的内部时钟和输入缓冲（CKE 除外）。为了降低功耗，刷新地址和刷新时间全部由器件内部产生。一旦进入自刷新方式只有通过CKE 变低才能激活，其他的任何输入都将不起作用。给出退出自刷新方式命令后必须保持一定节拍的空操作输入，以保证器件完成从自刷新方式的退出。如果在正常工作期间采用集中式自动刷新方式，则在退出自刷新模式后必须进行一遍（8192个）集中的自动刷新操作。

8．时钟和时钟屏蔽

时钟信号是所有操作的同步信号，上升沿有效。

时钟屏蔽信号CKE 决定是否把时钟输入施加到内部电路。在读写操作期间，CKE 变低后的下一个节拍冻结输出状态和猝发地址，直到CKE 变高为止。在所有的体都处于空闲状态时，CKE 变低后的下一个节拍SDRAM 进入低功耗模式并一直保持到CKE 变高为止。

9．DQM 操作

和自刷新（Self-Refresh ），16位数据宽度。

HY57V641620 引脚分布及信号描述分别如图3.4和表3.2所示。

行寻址空间

图3.4 HY57V641620引脚分布图

HY57V641620引脚信号描述如表3.2所示。

表3.2 HY57V641620引脚信号描述

引脚 名称

描述

CLK 时钟 芯片时钟输入 CKE 时钟使能 片内时钟信号控制

/CS

片选

禁止或使能CLK 、CKE 和DQM 外的所有输入信号

BA0,BA1 组地址选择用于片内4个组的选择

A11～A0 地址总线行地址：A11～A0，列地址：A7～A0，自动预充电标志：A10

/RAS /CAS /WE 行地址锁存

列地址锁存

写使能

行、列地址锁存和写使能信号引脚

LDQM，UDQM 数据I/O屏蔽在读模式下控制输出缓冲；在写模式下屏蔽输入数据DQ15～DQ0 数据总线数据输入输出引脚

VDD/V SS电源/地内部电路及输入缓冲电源/地

VDDQ/VSSQ 电源/地输出缓冲电源/地

NC 未连接未连接

以上为一款常见的SDRAM芯片HY57V641620的简介，更具体的内容可参考HY57V641620的用户手册。

3.5SDRAM的硬件设计

3.5.1 SDRAM的接口电路

下面以S3C44B0X芯片和HY57V641620芯片为例说明SDRAM存储器实际接口电路。

S3C44BOX芯片的SDRAM接口引脚如图3.5所示，引脚描述如下。

nSRAS[1:0]：SDRAM行地址选通信号。

nSCAS[3:0]：SDRAM列地址选通信号。

nSCS[1:0]：DRAM芯片选择信号。

DQM[3:0]：SDRAM数据屏蔽信号。

SCLK：SDRAM时钟信号。

SDLK：SDRAM时钟允许信号。

其中，各主要信号定义如下。

l数据总线：DA TA0～DATA15分别连接CPU的数据总线DA TA0～DATA15，表示16位数据宽度。

l地址总线：A0～A11分别连接CPU的地址总线ADDRl～ADDR12。

l片选信号：SDRAM的19脚为片选信号，本系统中采用nSCSO（即nGCS6）来进行控制，表示其映射后的起始地址为0x0C00_0000。

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图3.5 SDRAM的接口电路图

l时钟信号：时钟使能信号接CPU的外部时钟使能信号SCKE，时钟信号由CPU的SCLK引脚提供。

l字节写允许信号：LDQM和UDQM信号表示SDRAM字节写允许信号，分别由CPU的字节写允许信号引脚nWBE [1,0]控制。

l行/列选通信号：nSRAS和nSCAS分别为行、列地址选通信号，分别由CPU的nSRAS和nSCAS提供。

3.5.2用16位SDRAM芯片构成32位存储系统

根据系统需求，可构建16位或32位的SDRAM存储器系统，但为充分发挥32位CPU的数据处理能力，大多数系统采用32位的SDRAM 存储器系统。下面以HY57V641620芯片为例介绍用2片16位SDRAM芯片构成32SDRAM存储系统与S3C4510B 相连接。

HY57V641620为16位数据宽度，单片容量为8MB，选用的2片HY57V641620并联构建32位的SDRAM存储器系统，共16MB的SDRAM空间，可满足嵌入式操作系统及各种相对较复杂的算法的运行要求。具体步骤如下。

（1）2片HY57V641620并联构建32位的SDRAM存储器系统，其中一片为高16位，另一片为低16位。可将2片HY57V641620作为一个整体配置到DRAM/SDRAM Bank0～DRAM/SDRAM Bank3的任一位置，一般配置到DRAM/SDRAM Bank0，即将S3C4510B 的nSDCS<0>（Pin89）接至2片HY57V641620的/CS端。

（2）2片HY57V641620的CLK端接S3C4510B的SDCLK端（Pin77）。

（3）2片HY57V641620的CLE端接S3C4510B的CLE端（Pin97）。

（4）2片HY57V641620的/RAS、/CAS、/WE端分别接S3C4510B的nSDRAS端（Pin95）、nSDCAS端（Pin96）、nDWE端（Pin99）。

（5）2片HY57V641620的A11～A0接S3C4510B的地址总线ADDR11～ADDR0。

（6）2片HY57V641620的BA1、BA0接S3C4510B的地址总线ADDR13、ADDR12；

（7）高16位片的DQ15～DQ0接S3C4510B的数据总线的高16位XDA TA31～XDA TA16，低16位片的DQ15～DQ0接S3C4510B的数据总线的低16位XDA TA15～XDA TA0。

（8）高16位片的UDQM、LDQM分别接S3C4510B的nWEB3、nWEB2，低16位片UDQM、LDQM分别接S3C4510B的nWEB1、nWEB0。

图3.6为32位SDRAM存储器系统的实际应用电路图。

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图3.6 32位SDRAM存储器系统的实际应用电路图

3.6 SDRAM存储器软件设置

下面以基于S3C44B0X的系统为例介绍SDRAM存储器的软件设计。由于S3C44BOX 内部存储器控制器件部件提供了专门与SDRAM器件接口的控制信号，因此，对SDRAM的读和写都不需要特殊编程操作。只需要根据所选择的存储器件的特性，在系统初始化时对与S3C44B0X相关的寄存器进行设置就可以了。

3.6.1 地址分配

在ARM系统中，如果将SDRAM映射在Bank6，那么SDRAM的地址分配如表3.3所示。

表3.3 SDRAM地址分配表

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×16 (1MB×16×4Bank)×1

A22～21

×32 (512KB×32×4Bank)×1

续表

3.6.2寄存器设置

在系统进入C语言之前，需要对S3C44B0X的存储器控制器进行初始化。其中对与SDRAM（Bank6）相关的寄存器进行了特殊的设置，以使SDRAM能够正常工作。由于C语言程序使用的数据空间和堆栈空间都定位在SDRAM上，因此，如果没有对SDRAM（Bank6）的正确初始化，系统就无法正确启动。下面介绍与SDRAM相关的寄存器设置。

1．BWSCON寄存器

BWSCON寄存器主要用来设置外接存储器的总线宽度和等待状态。在BWSCON中，除了Bank0，其他7个bank都各对应4个相关位的设置，分别为STn，WSn和DWn。这里只需要对DWn进行设置，例如SDRAM（Bank6）采用16位总线宽度，因此，DW6=01，其他2位采用缺省值。BWSCON寄存器在Bank6上的位定义如表3.5所示。

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表3.5 BWSCON 寄存器在Bank6上的位定义

BWSCON

位

描述

初始化状态

ST6

27

这个位决定SRAM 在Bank6上是否采用UB/LB

0：不采UB/LB （引脚14～11表示为nWBE3～0） 1：采UB/LB （引脚14～11表示为nWBE3～0）

续表

BWSCON 位

描述

初始化状态 WS6

26

这个位决定Bank6的W AIT 状态

0：W AIT 禁止 1：W AIT 使能

DW6

25～24

这2位决定Bank6的数据总线宽度 00：8位 01：16位 10：32位

MT 的取值又定义该寄存器余下几位的作用。当MT=11（即SDRAM 型存储器）时，BANKCONn 寄存器余下的几位定义如表3.7所示。

表3.7 BANKCONn 寄存器在MT=11时的相关位定义

t rcd 是从行使能到列使能的延迟，取00。SCAN 为列地址线数量。

3．REFRESH寄存器

REFRESH寄存器是DRAM/SDRAM的刷新控制器。位定义如表3.8所示。

表3.8 REFRESH寄存器位定义

REFRESH 位描述初始状态

REFEN 23 DRAM/SDRAM刷新使能

0：禁止1：使能（自刷新或CBR/自动刷新）

1

TREFMD 22 DRAM/SDRAM刷新模式

0：CBR/自动刷新1：自刷新

在自刷新时，DRAM/SDRAM控制线需要适当的电

平驱动

续表

4．BANKSIZE和MRSR寄存器

表3.9 BANKSIZE寄存器定义

BANKSIZE 位描述初始状态

SCLKEN 4 SCLK只在SDRAM被操作时产生，该特性用于减小

功耗

0：普通SCLK 1：减小功耗

保留 3 未用0

BK76MAP 2～0 Bank6～Bank7存储空间分布

000：32MB/32MB 100：2MB/2MB 101：4MB/4MB 110：8MB/8MB 111：16MB/16MB

000

MRSR寄存器有2个，分别对应MRSRB6和MRSRB7，对应着Bank6和Bank7。见表3.10。

表3.10 MRSRn寄存器定义

3.7 应用程序设计

#define DebugOut Uart_Printf

#define min(x1,x2) ((x1

#define max(x1,x2) ((x1>x2)? x1:x2)

#define ONESEC0 (62500) //16us resolution, max 1.04 sec

#define ONESEC1 (31250) //32us resolution, max 2.09 sec

#define ONESEC2 (15625) //64us resolution, max 4.19 sec

#define ONESEC3 (7812) //128us resolution, max 8.38 sec

#define ONESEC4 (MCLK/128/(0xff+1)) //@60Mhz, 128*4us resolution, max 32.53 sec

#define NULL 0

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锁相环原理及应用

锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

锁相环原理及锁相环原理图

问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）

锁相环CD4046 原理及应用

锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。

PLL 锁相环原理

什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。

(完整版)锁相环工作原理

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率

锁相环基本原理

锁相环基本原理 一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1， Ud = Kd (θi –θo) U F = Ud F （s ） θi θo 图1 一．鉴相器（PD ） 构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。 异或门的逻辑真值表示于表1，图2是逻辑符号图。 表1图2 从表1可知，如果输入端A 和B 分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差?θ时，输出端F 的波形的 占空比与?θ有关，见图3。将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与?θ有关，这样，我 们就可以利用异或门来进行相位到电压 ?θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U=Vdd*?θ/π (1) Vcc 不同的?θ，有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。 从图中可知，两者呈简单线形关 1/2Vcc 系： Ud = Kd *?θ (2) 1/2ππ?θ Kd 为鉴相灵敏度图4 F O o U K dt d =θV PD LPF VCO Ui Uo V A B F __F = A B + A B F B A

2． 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。 二． 压控振荡器（VCO ） 压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为自由振荡频率ωom ，或中心频率，在VCO 线性控制范围内，其瞬时角频率可表示为： ωo （t ）= ωom + K 0U F （t ） 式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。 三． 环路滤波器 这里仅讨论无源比例积分滤波器如图5。 其传递函数为： 1 )(1 )()()(212+++== τττs s s U s U s K i O F 式中：τ1 =R1C τ2 = R2 C 图5 四． 锁相环的相位模型及传输函数 图6 图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。 由图6可知： R1 0640 V Kd KF(s)Ko/s i o e A -+

数字锁相环原理 应用

数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器（DPD） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器（DLF） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器（DCO） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： (1) 设输入信号 u i (t) 和本振信号（数字压控振荡器输出信号）u o (t) 分别 是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u c (t)

加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当，则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后，如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，则数字鉴相器的输出将是一个恒定直流电压（忽略高频分量），数字环路滤波器的输出也是一个直流电压，DCO的频率也将停止变化，这时，环路处于“锁定状态”。

锁相环工作原理

图2：加入锁相环后的图形 图1：未加入锁相环时的图形 锁相环最基本的结构如图6.1所示。它由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF 振荡器（VCO）。 鉴相器是个相位比较装置。它把输入 信号S (t)和压控振荡器的输出信号 i Array (t)的相位进行比较，产生对应于两 S o 个信号相位差的误差电压S (t)。 e 环路滤波器的作用是滤除误差电压 (t)中的高频成分和噪声，以保证环 S e 路所要求的性能，增加系统的稳定性。

压控振荡器受控制电压S d (t)的 控制，使压控振荡器的频率向输入信 号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差，从而产生电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，就进入“锁定”状态。这就是锁相环工作的大致过程。 以上的分析是对频率和相位不变的输入信号而言的。如果输入信号的频率和相位在不断地变可能通过环路的作用，使压控的频率和相位不断地跟踪输入频率的变化。 锁相环具有良好的跟踪性能。若输入FM 信号时，让环路通带足够宽，使信号的调制频谱落在带这时压控振荡器的频率跟踪输入调制的变化。 对于锁相环的详细分析可参阅有关锁相技术的书籍。在此仅说明锁相环鉴频原理。可以简单控振荡器频率与输入信号频率之间的跟踪误差可以忽略。因此任何瞬时，压控振荡器的频率ωv (波的瞬时频率ωFM (t)相等。 FM 波的瞬时角频率可表示为 假设VCO 具有线性控制特性，其斜率K v （压控灵敏度）为（弧度／秒·伏），而VCO 在S d (t)＝0频率为ωo ’，则当有控制电压时，VCO 的瞬时角频率为 令上两式相等，即ωv (t)≈ωFM (t)，可得

锁相环的组成和工作原理

锁相环的组成和工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：

用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C（t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即（8-4-4） 则，瞬时相位差θd为 对两边求微分，可得频差的关系式为 （8-4-6） 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，u c（t）随时间而变。 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压u c（t）的变化而变化。该特性的表达式为 上式说明当u c（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 8．4．2锁相环的应用 1．锁相环在调制和解调中的应用 （1）调制和解调的概念

锁相环CD4046原理及应用

锁相环CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。

全数字锁相环原理及应用

全数字锁相环原理及应用 摘要：首先介绍全数字锁相环的结构，及各个模块的作用，接着讲述全数字锁相环的工作原理，然后介绍在全数字锁相环在调频和解调电路、频率合成器中的应用。 关键字：全数字锁相环数字环路鉴相器数字环路滤波器数字压控振荡器 1.前言 锁相环(PLL，Phase Locked Loop)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(ADPLL，All Digital Phase Locked Loop)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片的深入研究，全数字锁相环将会在其中得到更为广泛的应用。 2.全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器（DPD） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器（DLF） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网

络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器（DCO） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： (1) 设输入信号 u i(t) 和本振信号（数字压控振荡器输出信号）u o(t) 分别是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d(t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u c(t) 加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当，则这种变化将使本振信号u o(t) 的频率与数字鉴相器输入信号u i(t) 的频率一致。 (3)最后，如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，则数字鉴相器的输出将是一个恒定直流电压（忽略高频分量），数字环路滤波器的输出也是一个直流电压，DCO的频率也将停止变化，这时，环路处于“锁定状态”。 3.全数字锁相环的特点及应用 全数字化锁相环的共同特点 (1)电路完全数字化，使用逻辑门电路和触发器电路。系统中只有“导通”和“截止”两种工作状态，受外界和电源的干扰的可能性大大减小，电路容易集成，易于制成全集成化的单片全数字锁相环路。因而系统的可靠性大大提高。 (2)全数字锁相环路还缓和甚至消除了模拟锁相环路中电压控制振荡器（VCO）的非线性以及环路中使用运算放大器和晶体管后而出现的饱和及运算放大器和鉴相器的零漂等对环路性能的影响。 (3)数字锁相环路的环路部件甚至整个环路都可以直接用微处理机来模拟而实现。 (4)全数字锁相环路中，因模拟量转变为数字量所引入的量化误差和离散控制造成的误差，只要系统设计得当，均可以被忽略。 全数字化锁相环的在实际工程中的应用 目前，全数字锁相环路（A DPLL）已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。A DPLL具有精度高、不受温度和电压影响、环路带宽和中心编程频率可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。 全数字锁相环在调频和解调电路中的应用

锁相环基本原理及其应用

锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（ APC ）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简 称环路，通常用 PLL 表示。 锁相环路是由鉴相器（简称PD ）、环路滤波器（简称 LPF 或LF ）和压控振荡器（简 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL 概念 最终使相位保持同步，实现了受控频率准确跟踪基准信号频 率的自动控制系统称为锁相环路 设环路输入信号 V i = V im Sin( CO i t+ 0 i ) 环路输出信号 V o = V om Sin( CO o t+ 0 o ) 其中 CO o = CO 「+ △ CO o 通过相位反馈控制

PLL构成 由鉴相器（PD ）环路滤波器（LPF ）压控振荡器（VCO ）组成的环路 OJt）二心谋差相性 PLL原理 从捕捉过程一锁定 A.捕捉过程（是失锁的） a. 0 i—0 i均是随时间变化的，经相位比较产生误差相位0 e= 0 i- 0。，也是变化的 b. 0 e（t）由鉴相器产生误差电压V d（t）=f（0 e）完成相位误差一电压的变换作用 V d（t）为交流电压。 C. V d（t）经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由VCO产生控制角频差0,使3 0随3 i变化。 B.锁定（即相位稳定）

a. 一旦锁定0 e（t）= 0 e-（很小常数）V d（t）= V d （直流电压） b. 3 0三3 i输出频率恒等于输入频率（无角频差，同时控制角频差为最大 即3 0= 33 0max。3 r为VCO固有振荡角频率。） 锁相基本组成和基本方程（时域） 各基本组成部件 鉴相器（PD） 数学模式V d(t)=A D Sin 0 e(t) 环路滤波器（LPF） 数学模式V c(t)=A F(P) V d(t) 相位模式S⑷——A Ap（P〕——％?压控振荡器（VCO）△ 3 Omax , 相位模式0i(t5 —%?

锁相环芯片CD4046引脚,工作原理及应用电路

CD4046是通用的CMOS锁相环集成电路，其主要特点是: 1.电源电压范围宽（为3V－18V）; 2. 输入阻抗高(约100MΩ); 3. 动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。 图2是CD4046的引脚排列，采用16 脚双列直插式。 图2 各引脚功能如下： 1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 2脚相位比较器Ⅰ的输出端。 3脚比较信号输入端。 4脚压控振荡器输出端。 5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 6、7脚外接振荡电容。 8、16脚电源的负端和正端。 9脚压控振荡器的控制端。 10脚解调输出端，用于FM解调。 11、12脚外接振荡电阻。 13脚相位比较器Ⅱ的输出端。 14脚信号输入端。 15脚内部独立的齐纳稳压管负极。 图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

锁相环CD4046的原理详细介绍及应用电路

退出登录用户管理锁相环CD4046的原理详细介绍及应用电路 作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论] 锁相环CD4046的原理详细介绍及应用电路 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 图2 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下： 1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。

锁相环(PLL)的工作原理

锁相环(PLL)的工作原理 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测 出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2）

式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即（8-4-4） 则，瞬时相位差θd为: （8-4-5） 对两边求微分，可得频差的关系式为 （8-4-6） 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，u c（t）随时间而变。 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压u c（t）的变化而变化。该特性的表达式为 （8-4-7） 上式说明当u c（t）随时间而变时，压控振荡器的振荡频率 ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉 输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi 的状态不变。