《数字电路与系统设计》EDA实验报告
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学号：
姓名：
西安电子科技大学电子工程学院
毫秒表计时器
一、实验功能简介：
本系统是利用verilog语言设计，并在Basys2 FPGA开发板上实现的毫秒表计时器。
该系统从0.00s开始以0.01s为步长开始计时当计到0.99s时经过判定后个位加一变为1.00s，之后继续以0.01s为步长从1.00s开始计时直到1.99s，之后进行判定个位加一变为2.00s，继续上述循环，直到毫秒表计时计到59.99s 时进行判定时钟自动重置再继续从0.00s开始计时。
本系统设置了一个复位时钟，推动复位键可以在计时期间中断计时，归零后重新计时。
二、实验条件：
1.Basys2 FPGA开发板
Basys2 FPGA开发板是一个电路设计实现平台，任何人都可以通过它来搭建一个真正的数字电路。Basys2是围绕着一个Spartan-3E FPGA芯片和一个Atmel AT90USB USB控制器搭建的，它提供了完整、随时可以使用的硬件平台，并且它适合于从基本逻辑器件到复杂控制器件的各种主机电路。Basys2板上集成了大量的I/O设备和FPGA所需的支持电路。
主要特点如下：Xilinx Spartan 3E FPGA，10万或25万门，FPGA特性18位乘法器，72位高速双端口Block RAM，以及500MHz+运算能力，USB2.0高速接口提供FPGA配置和数据传输，Xilinx Platform Flash ROM可以无限次存储FPGA 配置，用户可配置晶振（25，50，100MHz），另附可连接第二个时钟晶振的插座，三个内置稳压器（1.2V，2.5V，和3.3V），允许使用3.5V-5.5V的外部电源供电，8个用户可编程LED指示灯，4个七段数码管显示器，4个按键开关，8个滑动开关，1个PS/2接口和1个8位VGA显示接口，4个6针用户扩展接口，可以用来连接Digilent PMOD附属电路板，需要Adept2.0或更新版本软件来进行操作。
2.仿真软件——Modelsim SE 6.5e
ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
3.电子设计软件——Xilinx ISE Design Suite 13.2
Xilinx ISE Design Suite是利用新技术来降低总设计成本的电子设计套件软件，并且实现了比任何其他PLD解决方案更高的性能。借助Xilinx ISE Design Suite 的突破性技术提高系统级设计效率并加快产品投产。ISE Design Suite采用各种方法来实现团队设计、功耗优化以及简化IP集成，从而充分发挥Xilinx目标设计平台在配置逻辑、嵌入式和DSP设计方面的潜力。
4.开发语言——Verilog HDL
Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE 公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。
描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成，而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。
Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。这是因为C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。
三、实验过程：
1.系统组成框图：
图1 系统组成
2.模块划分及各个模块的详细功能
a)module top_clock(clk, reset,
reset2,display_led,led_control_1,led_control_2,led_control_3,led_ control_4);调用clock & display刷屏显示时钟，主模块
b)module clock( clk, reset, second, minute, hour);秒表程序,实现
0.00-59.99s计数
c)module display(num,light_high,light_low);调用 hex2dec &
display_single实现两位十进制数（0-99）到两位数码管显示电平（7位）
转换
d)module display_single(num,light);将4位2进制表示的十进制数（BCD）
{可拓展至F}转换为数码管上的7线电平
e)module hex2dec(num,num_high,num_low); module hex2dec 将
“rom_hex2dec.txt”文件上的内容读入传给num_high与num_low,实现0-99十进制数的BCD码表示
f)module device_60(clk,rst,out_clk);提供分频显示刷屏时钟
3.流程图及流程图详细介绍：
4.详细的程序清单及程序注释clock.v:
`timescale 1ns/10ps
/*******************************
Author: Fu Li
V ersion: V1.0
Date: 2012-10-10
Fuction description: A clock
*//********************************/
module clock( clk, reset, second, minute, hour);
//define the port
input clk,reset;
output [6:0] second;
output [5:0] minute;
output [4:0] hour;
reg [6:0] second;
reg [5:0] minute;
reg [4:0] hour;
reg flag_s_m,flag_m_h;
//******************************* second
always @(posedge clk or posedge reset)
if(reset)
second<=7'b0000000;
else
begin
if(second<99)
begin
second<=second+1'b1;
end
else
second<=7'b0000000;
end
always @(posedge clk or posedge reset)
if(reset)
flag_s_m<=1'b0;
else
begin
flag_s_m<=1'b1;
else
flag_s_m<=1'b0;
end
//********************************************** always @(posedge clk or posedge reset)
if(reset)
minute<=6'b000000;
else
begin
if(flag_s_m)
begin
if(minute<=58)
minute<=minute+1'b1;
else
minute<=6'b000000;
end
else
minute<=minute;
end
always @(posedge clk or posedge reset)
if(reset)
flag_m_h<=1'b0;
else
begin
if(minute==59 && flag_s_m )
flag_m_h<=1'b1;
else
flag_m_h<=1'b0;
end
//*******************************************
always @(posedge clk or posedge reset)
if(reset)
hour<=5'd0;
else
begin
if(flag_m_h)
begin
if(hour<=22)
hour<=hour+1'b1;
hour<=5'd0;
end
else
hour<=hour;
end
endmodule
test_clock.v:
`timescale 1ns/10ps
module test_clock();
reg clk,reset;
wire [5:0] second, minute;
wire [4:0] hour;
parameter half_period=5;
initial
begin
#1 clk=0;
reset=0;
#10 reset=1;
#20 reset=0;
end
always@(*)
#half_period clk<=~clk;
wire [6:0] display_led1, display_led2;
wire [6:0] display_led3,display_led4;
wire led_control_1,led_control_2,led_control_3,led_control_4;
top_clock u1(clk, reset, reset2,display_led,led_control_1,led_control_2,led_control_3,led_control_4); //
endmodule
top_clock.v:
`timescale 1ns/10ps
module top_clock(clk, reset, reset2,display_led,led_control_1,led_control_2,led_control_3,led_control_4);
//define the port
input clk,reset,reset2;
output [6:0] display_led;
output led_control_1,led_control_2,led_control_3,led_control_4;
reg [6:0] display_led;
reg led_control_1,led_control_2,led_control_3,led_control_4;
//*******************************
//define the clock 1 second from the main clock 50MHZ 20NS*1000=20MS
//20NS*25000=0.5S
parameter clock_1s_value=250*1000;
reg [24:0] clock_1s_counter;
reg clock_1s;
always @(posedge clk or posedge reset)
if(reset)
clock_1s_counter<=25'd0;
else
begin
if(clock_1s_counter==clock_1s_value)
clock_1s_counter<=25'd0;
else
clock_1s_counter<=clock_1s_counter+1'b1;
end
always @(posedge clk or posedge reset)
if(reset)
clock_1s<=1'b0;
else
begin
if(clock_1s_counter==clock_1s_value)
clock_1s<=~clock_1s;
end
reg [1:0] reset_clock_counter;
reg reset_clock;
always @(posedge clock_1s or posedge reset)
if(reset)
begin
reset_clock<=1'b0;
reset_clock_counter<=2'b00;
end
else
begin
if(reset_clock_counter==2'b01)
begin
reset_clock<=1'b1;
reset_clock_counter<=reset_clock_counter+1'b1;
end
else if(reset_clock_counter==2'b10)
begin
reset_clock<=1'b0;
reset_clock_counter<=2'b10;
end
else
reset_clock_counter<=reset_clock_counter+1'b1;
end
//**************************************************
wire [6:0] second;
wire [5:0] minute;
wire [4:0] hour;
clock u1( .clk(clock_1s), .reset(reset_clock), .second(second), .minute(minute), .hour(hour));
//***************************************************
wire [6:0] light;
wire [6:0] second_high;
wire [6:0] second_low;
wire [6:0] minute_high;
wire [6:0] minute_low;
display u2(.num(second),.light_high(second_high),.light_low(second_low));
display u3(.num({1'b0,minute}),.light_high(minute_high),.light_low(minute_low));
//*************************display
//**************************************************2div to disply
wire clk_60;
device_60 u4(.clk(clk),.rst(reset2),.out_clk(clk_60));
//
reg [1:0] display_div;
always @(posedge reset2 or posedge clk_60)
if (reset2)
display_div<=2'b00;
else
display_div<=display_div+1'b1;
always @(posedge clk_60)
if (reset2)
begin
led_control_1<=1'b1;
led_control_2<=1'b1;
led_control_3<=1'b1;
led_control_4<=1'b1;
display_led<=7'd0;
end
else
begin
if(display_div==2'b00)
begin
led_control_1<=1'b0;
led_control_2<=1'b1;
led_control_3<=1'b1;
led_control_4<=1'b1;
display_led<=minute_high;
end
else if(display_div==2'b01)
begin
led_control_1<=1'b1;
led_control_2<=1'b0;
led_control_3<=1'b1;
led_control_4<=1'b1;
display_led<=minute_low;
end
else if(display_div==2'b10)
begin
led_control_1<=1'b1;
led_control_2<=1'b1;
led_control_3<=1'b0;
led_control_4<=1'b1;
display_led<=second_high;
end
else if(display_div==2'b11)
begin
led_control_1<=1'b1;
led_control_2<=1'b1;
led_control_3<=1'b1;
led_control_4<=1'b0;
display_led<=second_low;
end
end
device_60.v:
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 23:41:45 11/29/2012
// Design Name:
// Module Name: device_60
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module device_60(clk,rst,out_clk);
input clk,rst;
output out_clk;
reg out_clk;
reg[9:0] cnt_1024_1;
reg[9:0] cnt_1024_2;
reg[9:0] cnt;
parameter num_dev=10'd1;
always@(posedge clk)
begin
if(rst==1'b1)
cnt_1024_1<=10'd0;
else
begin
if(cnt_1024_1<=10'd100)
cnt_1024_1<=cnt_1024_1+1'b1;
else
cnt_1024_1<=10'd0;
end
end
always@(posedge clk)
begin
if(rst==1'b1)
cnt_1024_2<=10'd0;
else if(cnt_1024_1==10'd100)
begin
if(cnt_1024_2<=10'd100)
cnt_1024_2<=cnt_1024_2+1'b1;
else
cnt_1024_2<=10'd0;
end
else
cnt_1024_2<=cnt_1024_2;
end
always@(posedge clk )
begin
if(rst==1'b1)
cnt<=10'h00;
else if(cnt_1024_2==10'd100&&cnt_1024_1==10'd100)
begin
if(cnt<=num_dev)
cnt<=cnt+1'b1;
else
cnt<=10'h00;
end
else
cnt<=cnt;
end
always@(posedge clk )
begin
if(rst==1'b1)
out_clk<=1'b0;
else
begin
if(cnt==num_dev&&cnt_1024_2==10'd100&&cnt_1024_1==10'd100)
out_clk<=~out_clk;
end
end
//assign out_clk=(cnt<=num_dev>>1)?1'b1:1'b0;
endmodule
hex2dec.v:
module hex2dec(num,num_high,num_low);
input [6:0] num;
output[3:0] num_high,num_low;
//reg[3:0] num_high,num_low;
reg[7:0] ROM [0:99];
initial
begin
$readmemb("rom_hex2dec.txt",ROM);
end
/*always @(*)
begin
{num_high,num_low} = ROM[num];
end9*/
assign {num_high,num_low} = ROM[num];
endmodule
display_single.v:
module display_single(num,light);
input [3:0] num;
output [6:0] light;
reg[6:0] light;
always@(*)
case(num)
4'd0: light=7'b0000001;
4'd1: light=7'b1001111;
4'd2: light=7'b0010010;
4'd3: light=7'b0000110;
4'd4: light=7'b1001100;
4'd5: light=7'b0100100;
4'd6: light=7'b0100000;
4'd7: light=7'b0001111;
4'd8: light=7'b0000000;
4'd9: light=7'b0000100;
4'd10: light=7'b0001000;
4'd11: light=7'b1100000;
4'd12: light=7'b0110001;
4'd13: light=7'b1000010;
4'd14: light=7'b0110000;
4'd15: light=7'b0111000;
endcase
endmodule
display.v::
module display(num,light_high,light_low);
input [6:0] num;
output[6:0] light_high;
output[6:0] light_low;
wire[6:0] num_temp;
wire[3:0] num_high,num_low;
//assign num_temp=(num[3:0]>4'd9)?num+8'd16:num;
hex2dec
hex2dec_dut(
.num(num),
.num_high(num_high),
.num_low(num_low));
display_single
display_high(
.num(num_high),
.light(light_high));
display_single
display_low(
.num(num_low),
.light(light_low));
endmodule
四、实验结果：
利用Modelsim SE 6.5e软件进行仿真，截图如下：
五、实验结论与自己的心得
1.实验结论：
本次实验达到了预期的效果,使用Verilog更方便的实现了既定目标，数码管计数正常，各个状态的跳转也无问题，复位开关也能成功控制中断复位，获得了较为理想的毫秒表计时器。
2.实验心得：
本次实验是对理论课的实践，由于基础不扎实，对于Verilog语言的了解和认识不够深入和全面，虽然设计思路较为简单，但是我们在实验中依然出现了不少错误，但是同时吸取了不少经验和教训，对于这种硬件描述语言也不断的在熟悉，此次实验的程序是根据时分秒计时器修改而得的并且两个人共同完成的，如果由自己重新编写程序可能更加困难并且花费时间更长。在实验中也因为变量的设置错误以及复位信号的设置出现问题而花费了许多精力解决，因此还是需要进一步的学习和实践来加深对这种硬件描述语言的理解。
Verilog语言较为灵活,阻塞赋值与非阻塞赋值,仿顺序执行与流水化是难点也是重点,这次主要熟悉了时钟分频与数码管显示和状态机，编程上与单片机上有相似性，又有verilog的特色。
题 目： 数据挖掘 学 院： 电子工程学院 专 业： 智能科学和技术 学生姓名： ** 学 号： 02115*** k -means 实验报告 一、 waveform 数据 1、 算法描述 1. 从数据集{X n }n?1N 中任意选取k 个赋给初始的聚类中心c 1, c 2, …,
c k； 2.对数据集中的每个样本点x i，计算其和各个聚类中心c j的欧氏 距离并获取其类别标号： label(i)=arg min ||x i?c j||2,i=1,…,N,j=1,…,k 3.按下式重新计算k个聚类中心； c j=∑x j s:label(s)=j j ,j=1,2,…k 重复步骤2和步骤3，直到达到最大迭代次数为止2、实验结果 二、图像处理 1、算法描述 同上； 2、实验结果
代码： k_means: %%%%%%%%%K_means%%%%%%%% %%%%%%%%%函数说明%%%%%%%% %输入: % sample——样本集； % k ——聚类数目； %输出： % y ——类标(从0开始) % cnew ——聚类中心 % n ——迭代次数 function [y cnew n]=k_means(sample,k) [N V]=size(sample); %N为样本的个数 K为样本的维数 y=zeros(N,1); %记录样本类标 dist=zeros(1,k); rand_num=randperm(N); cnew=(sample(rand_num(1,1:k),:));%随机初始化聚类中心cold=zeros(k,V); n=0;
射频大作业 基于PSpice仿真的振幅调制电路设计数字调制与解调的集成器件学习
目录 题目一：基于PSpice仿真的振幅调制电路设计与性能分析 一、实验设计要求 (3) 二、理论分析 1、问题的分析 (3) 2、差动放大器调幅的设计理论 (4) 2.1、单端输出差动放大器电路 2.2、双端输出差动放大器电路 2.3、单二极管振幅调制电路 2.4、平衡对消二极管调幅电路 三、PSpice仿真的振幅调制电路性能分析 (10) 1、单端输出差动放大器调幅电路设计图及仿真波形 2、双端输出差动放大器调幅电路设计图及仿真波形 3、单二极管振幅调制电路设计图及仿真波形 4、平衡对消二极管调幅电路设计图及仿真波形 四、实验总结 (16) 五、参考文献 题目二数字调制与解调的集成器件学习 一、实验设计要求 (17) 二、概述 (17) 三、引脚功能及组成原理 (18) 四、基本连接电路 (20) 五、参考文献 (21) 六、英文附录 (21)
题目一基于PSpice仿真的振幅调制电路设计 摘要 随着大规模集成电路的广泛发展,电子电路CAD及电子设计自动化（EDA）已成为电路分析和设计中不可缺少的工具。此次振幅调制电路仿真设计基于PSpice，利用其丰富的仿真元器件库和强大的行为建模工具，分别设计了差分对放大器和二极管振幅调制电路，由此对线性时变电路调幅有了更进一步的认识；同时，通过平衡对消技术分别衍生出双端输出的差分对放大器和双回路二极管振幅调制电路，消除了没用的频率分量，从而得到了更好的调幅效果。本文对比研究了单端输出和双端输出的差分对放大器调幅电路及单二极管和双回路二极管调幅电路，通过对比观察时域和频域波形图，可知平衡对消技术可以很好地减小失真。 关键词：PSpice 振幅调制差分对放大器二极管振幅调制电路平衡对消技术 一、实验设计要求 1.1 基本要求 参考教材《射频电路基础》第五章振幅调制与解调中有关差分对放大器调幅和二极管调幅的原理，选择元器件、调制信号和载波参数，完成PSpice电路设计、建模和仿真，实现振幅调制信号的输出和分析。 1.2 实践任务 (1) 选择合适的调制信号和载波的振幅、频率，通过理论计算分析，正确选择晶体管和其它元件；搭建单端输出的差分对放大器，实现载波作为差模输入电压，调制信号控制电流源情况下的振幅调制；调整二者振幅，实现基本无失真的线性时变电路调幅；观察记录电路参数、调制信号、载波和已调波的波形和频谱。 (2) 参考例5.3.1，修改电路为双端输出，对比研究平衡对消技术在该电路中的应用效果。 (3) 选择合适的调制信号和载波的振幅、频率，通过理论计算分析，正确选择二极管和其它元件；搭建单二极管振幅调制电路，实现载波作为大信号，调制信号为小信号情况下的振幅调制；调整二者振幅，实现基本无失真的线性时变电路调幅；观察记录电路参数、调制信号、载波和已调波的波形和频谱。 (4) 参考例5.3.2，修改电路为双回路，对比研究平衡对消技术在该电路中的应用效果。 1.3 写作报告 (1) 按论文形式撰写，包括摘要、正文和参考文献，等等。 (2) 正文包括振幅调制电路的设计原理、理论分析结果、实践任务中各阶段设计的电路、参数、波形和频谱，对观察记录的数据配以图像和表格，同时要有充分的文字做分析和对比，有规律性认识。 (3) 论文结构系统、完备、条理清晰、理论正确、数据翔实、分析完整。 1.4 相关提示 (1) 所有电路和信号参数需要各人自行决定，各人有不同的研究结果，锻炼学生的独立研究和实验分析能力。 (2) 为了提高仿真精度和减小调试难度，可以将调制信号和载波的频率设置得较低。 二、理论分析 1、问题的分析 根据题目的要求，差分对放大器和二极管振幅调制电路目的都是实现基本无
说明 每个实验题目含有一个main函数和一些函数，与实验题目相关的基本运算的函数定义和main函数定义的代码在附录以及对应的文件夹中给出，供上机实验参考使用。对于每个题目，只需要根据题目要求设计算法，补充函数定义，然后对程序进行编译、调试。
实验一线性表 一、实验目的 1．熟悉线性表的顺序和链式存储结构 2．掌握线性表的基本运算 3．能够利用线性表的基本运算完成线性表应用的运算 二、实验内容 1．设有一个线性表E={e1, e2, … , e n-1, e n}，设计一个算法，将线性表逆置，即使元素排列次序颠倒过来，成为逆线性表E’={ e n , e n-1 , … , e2 , e1 }，要求逆线性表占用原线性表空间，并且用顺序表和单链表两种方法表示，分别用两个程序来完成。（文件夹：顺序表逆置、单链表逆置） 2．已知由不具有头结点的单链表表示的线性表中，含有三类字符的数据元素（字母、数字和其他字符），试编写算法构造三个以循环链表表示的线性表，使每个表中只含有同一类的字符，且利用原表中的结点空间，头结点可另辟空间。（文件夹：分解单链表） 实验二栈和队列 一、实验目的 1．熟悉栈和队列的顺序和链式存储结构 2．掌握栈和队列的基本运算 3．能够利用栈和队列的基本运算完成栈和队列应用的运算 二、实验内容 1．设单链表中存放有n个字符，试编写算法，判断该字符串是否有中心对称的关系，例如xyzzyx是中心对称的字符串。（提示：将单链表中的一半字符先依次进栈，然后依次出栈与单链表中的另一半字符进行比较。）（文件夹：判字符串中心对称） 2．假设以数组sequ[m]存放循环队列的元素，同时设变量rear和quelen 分别指示循环队列中队尾元素的位置和内含元素的个数。编写实现该循环队列的入队和出队操作的算法。 提示：队空的条件：sq->quelen==0；队满的条件：sq->quelen==m。（文件夹：循环队列）实验三串 一、实验目的 1．熟悉串的顺序存储结构 2．掌握串的基本运算及应用 二、实验内容 1．串采用顺序存储结构，编写朴素模式匹配算法，查找在串中是否存在给定的子串。（文件夹：模式匹配） 2．若S是一个采用顺序结构存储的串，利用C的库函数strlen和strcpy（或strncpy）编写
数字水印技术 一、引言 随着互联网广泛普及的应用，各种各样的数据资源包括文本、图片、音频、视频等放在网络服务器上供用户访问。但是这种网络资源的幵放也带了许多弊端，比如一些用户非法下载、非法拷贝、恶意篡改等，因此数字媒体内容的安全和因特网上的侵权问题成为一个急需解决的问题。数字水印作为一项很有潜力的解决手段，正是在这种情况下应运而生。 数字水印（技术是将一些代表性的标识信息，一般需要经过某种适合的变换，变换后的秘密信息（即数字水印），通过某种方式嵌入数字载体（包括文档、音频、软件等）当中，但不影响原载体的使用价值，也不容易被人的知觉系统（如视觉或听觉系统）觉察或注意到。通过这些隐藏在载体中的信息，可以达到确认内容创建者、购买者、传送隐秘信息或者判断载体是否被篡改等目的。在发生产权和内容纠纷时，通过相应的算法可以提取该早已潜入的数字水印，从而验证版权的归属和内容的真伪。 二.算法原理 2.1、灰度图像水印 2.1.1基本原理 处理灰度图像数字水印，采用了LSB（最低有效位）、DCT变换域、DWT变换域三种算法来处理数字水印。在此过程中，处理水印首先将其预处理转化为二值图像，简化算法。 （1）LSB算法原理：最低有效位算法(Least Sig nificant Bit , LSB)是很常见的空间域信息隐藏算法, 该算法就是通过改变图像像素最不重要位来达到嵌入隐秘信息的效果, 该方法隐藏的信息在人的肉眼不能发现的情况下, 其嵌入方法简单、隐藏信息量大、提取方法简单等而获得广泛应用。LSB 信息嵌入过程如下: S′=S+f S ,M 其中,S 和S′分别代表载体信息和嵌入秘密信息后的载密信息;M为待嵌入的秘密信息, 而隐写分析则是从S′中检测出M以至提取M 。 （2）DCT算法原理：DCT 变换在图像压缩中有很多应用，它是JPEG，MPEG 等数据
学校:北京联合大学 系别:信息管理系 姓名：孙超 学号：2013110444006 《餐饮业信息管理系统的开发》 1、本项目的需求分析 随着今年来中国餐饮行业的日益火爆，在强烈的行业竞争中，一个高效的餐饮信息管理系统的应用，无疑是至关重要的。高效，便捷的管理系统，不仅仅极大的方便了食客的就餐，同时对于餐饮公司的各项信息管理有着很大的帮助，同时，我们的餐饮信息管理系统还能帮助餐厅降低错误率，扩大营业范围，增加知名度等。 为了使得系统在操作的过程中，更加便捷，具有针对性，本次系统设计主要分为：员工登陆操作信息系统，以及店主操作管理信息系统。不同的设计从而达到不同的功能，实现信息的有效传达与管理。 第一：在员工使用本餐饮信息管理系统应可以实现以下功能： 1.添加修改查询客户会员信息(修改客户信息需客户确认) 2.查询菜单 3.添加查询预定信息，为老顾客打折 4.客户可以在自己的会员账户里充值 5.顾客可以用现金买单也可以从会员账户里扣取 第二：管理员使用本餐饮信息管理系统应可以实现以下功能： 1.添加修改查询客户会员信息(修改客户信息需客户确认) 2.添加修改查询菜单信息，最好能看到菜品图片 3.添加查询预定信息，为老顾客打折 4.客户可以在自己的会员账户里充值 5.顾客可以用现金买单也可以从会员账户里扣取 6.设定具体的打折方法 7.添加职员信息，权限也可以定为管理员。 8.可以查询使用者的现金收款金额。 二、餐饮业管理数据库管理系统的E-R模型（概念结构设计） 1.用户（员工）的信息：
编号、密码、类型、姓名、电话、收款金额 2.客户信息： 用户编号、客户编号、姓名、电话、密码、开卡时间、卡内余额 3.食谱： 类型、名称、价格、配料、照片 4.预定： 用户编号、日期、预定时间、客户姓名、类型、预定食谱、桌号5桌台管理： 桌号、使用情况、 6.点餐管理： 用户编号、类型、菜品、数量、价格、照片 7.盈利管理： 日期、日支出金额、店内收入、外卖收入、盈利额度 各对象之间的联系图： 用户E-R图 主要存储一些用户信息，如用户的账号、密码和类型地点等等，主要用于用户登录，添加客户和添加预定时会使用到用户信息。
题目：数据结构上机报告学院：电子工程学院 专业：信息对抗技术 学生姓名：甘佳霖 学号：14020310092
西安电子科技大学 数据结构课程实验报告实验名称线性表 电子工程学院 1402031 班Array姓名甘佳霖学号 14020310092 同作者 实验日期 2017 年 3 月 18 日
实验一线性表 一、实验目的 1．熟悉线性表的顺序和链式存储结构 2．掌握线性表的基本运算 3．能够利用线性表的基本运算完成线性表应用的运算 二、实验要求 1.设有一个线性表E={e1, e2, … , e n-1, e n}，设计一个算法，将线性表逆置，即使元素排列次序颠倒过来，成为逆线性表E’={ e n, e n-1 , … , e2 , e1 }，要求逆线性表占用原线性表空间，并且用顺序表和单链表两种方法表示，分别用两个程序来完成。 2.已知由不具有头结点的单链表表示的线性表中，含有三类字符的数据元素（字母、数字和其他字符），试编写算法构造三个以循环链表表示的线性表，使每个表中只含有同一类的字符，且利用原表中的结点空间，头结点可另辟空间。 三、设计思路 1.顺序表做逆置操作时将对应的首尾元素位置交换，单链表的指针end指向链表的末尾，指针start指向链表头结点，指针s用来找到指向end节点的节点，将指向链表末尾和头结点的存储内容交换，然后头结点指针指向下一节点，s指针从start节点开始遍历寻找指向end 指针的节点，并将end指针赋值为s指针，就完成了单链表的逆置，可以看出单链表和顺序表都可以完成线性表的逆置。 2.分解单链表的实现思路是首先新建3个循环链表，然后顺序遍历单链表，ASCII码判断链表中的元素属于哪一类元素，然后将这个元素添加到对应的循环链表中，从而实现分解单链表的功能。 四、运行结果 1.单链表逆置：
模式识别大作业 班级 021252 姓名 谭红光 学号 02125128 1.线性投影与Fisher 准则函数 各类在d 维特征空间里的样本均值向量： ∑∈= i k X x k i i x n M 1 ，2,1=i (1) 通过变换w 映射到一维特征空间后，各类的平均值为： ∑∈= i k Y y k i i y n m 1，2,1=i (2) 映射后，各类样本“类内离散度”定义为： 22 ()k i i k i y Y S y m ∈= -∑，2,1=i (3) 显然，我们希望在映射之后，两类的平均值之间的距离越大越好，而各类的样本类内离 散度越小越好。因此，定义Fisher 准则函数： 2 1222 12||()F m m J w s s -= + (4) 使F J 最大的解* w 就是最佳解向量，也就是Fisher 的线性判别式. 从 )(w J F 的表达式可知，它并非w 的显函数，必须进一步变换。 已知： ∑∈= i k Y y k i i y n m 1，2,1=i , 依次代入上两式，有： i T X x k i T k X x T i i M w x n w x w n m i k i k === ∑∑∈∈)1 (1 ，2,1=i (5) 所以：2 21221221||)(||||||||M M w M w M w m m T T T -=-=- w S w w M M M M w b T T T =--=))((2121 (6)
其中：T b M M M M S ))((2121--= (7) b S 是原d 维特征空间里的样本类内离散度矩阵，表示两类均值向量之间的离散度大 小，因此，b S 越大越容易区分。 将(4.5-6) i T i M w m =和(4.5-2) ∑∈= i k X x k i i x n M 1代入(4.5-4)2i S 式中： ∑∈-= i k X x i T k T i M w x w S 22)( ∑∈?--? =i k X x T i k i k T w M x M x w ))(( w S w i T = (8) 其中：T i X x k i k i M x M x S i k ))((--= ∑=，2,1=i (9) 因此：w S w w S S w S S w T T =+=+)(212221 (10) 显然： 21S S S w += (11) w S 称为原d 维特征空间里，样本“类内离散度”矩阵。 w S 是样本“类内总离散度”矩阵。 为了便于分类，显然 i S 越小越好，也就是 w S 越小越好。
西电排队论大作业 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】
西安电子科技大学 (2016年度) 随机过程与排队论 班级： XXXXXXX 姓名： XXX XXX 学号： XXXXXXXXXX XXXXXXXXXXX 一步转移概率矩阵收敛快慢的影响因素 作者姓名：XXX XXX 指导老师姓名：XXX (西安电子科技大学计算机学院，陕西西安) 摘要：根据课程教材《排队现象的建模、解析与模拟【西安电子科技大学出版 社曾勇版】》，第[马尔可夫过程]中，马尔可夫过程链n时刻的k步转移概率结 果，当k=1时，得到一步转移概率。进而得到一步转移概率矩阵P（1）。为研究 此一步转移概率矩阵（下称一步矩阵）的收敛特性以及影响其收敛快慢的因素，使 用MATLAB实验工具进行仿真，先从特殊矩阵开始做起，发现规律，然后向普通矩 阵进行拓展猜想，并根据算术理论分析进行论证，最终得出一步矩阵收敛快慢的影 响因素。 关键词：一步转移概率矩阵 MATLAB 仿真猜想 一、问题概述 我们讨论时一步矩阵的特性应从以下两方面来分析： （1）矩阵P（n）在满足什么条件时具有收敛特性; 对于矩阵P（n）,当P（n）=P(n+1)时，我们说此矩阵 具有收敛特性，简称矩阵 P（n）收敛。 （2）若一个一步矩阵具有收敛特性，那么其收敛速度与什么有关
首先，我们需要明确什么是一步矩阵收敛： 对于一般的一步矩阵P 、矩阵An+1、矩阵An，若有： An+1=AnP=An 那么称该一步转移矩阵可收敛。 二、仿真实验 1、仿真环境 本次采用的是MATLAB仿真实验软件进行仿真实验 2、结果与分析 【1】、特殊矩阵：单位矩阵与类单位矩阵 从图（1）和图（2）可以看出，单位矩阵不具有收敛特性，类单位矩阵并非单位矩阵但是经过n次后也变为单位矩阵，所以此矩阵也不具有收敛特性。此类矩阵也易证明其不具有收敛性。 图（1）单位矩阵图（2）：类单位 矩阵 【2】、一般单位矩阵 图（3）：一般一步矩阵Ⅰ 图（4）：一般一步矩阵 从图（3）和（）可以看出他们分别在18次和4次后收敛到一个稳定的值 3、根据实验的猜想 根据在单位矩阵和一般单位矩阵和一般一步矩阵中得到的结果，可以对得出如下结论：类单位矩阵、单位矩阵是不具有收敛性的，而一般的一步矩阵是有收敛性的，而且收敛速率有快有慢。 对于上面结论中的状况，我们首先观察如上四个矩阵，不难发现，在矩阵收敛的最终结果矩阵中，其每行和均为1，而且每列上的值均为相同值。最终概率分布结果也是矩阵收敛后的一行。 所以根据上述的结果及分析做出如下猜想： 每一列比较均匀的矩阵收敛速度较快；与类单位矩阵类似的矩阵收敛速度较慢。 在极限情况下，有如下情况：
第二章 2.25 已知线性时不变系统的差分方程为 若系统的输入序列x(x)={1,2,3,4,2,1}编写利用递推法计算系统零状态响应的MATLAB程序，并计算出结果。 代码及运行结果： >> A=[1,-0.5]; >> B=[1,0,2]; >> n=0:5; >> xn=[1,2,3,4,2,1]; >> zx=[0,0,0];zy=0; >> zi=filtic(B,A,zy,zx); >> yn=filter(B,A,xn,zi); >> figure(1) >> stem(n,yn,'.'); >> grid on;
2.28图所示系统是由四个子系统T1、T2、T3和T4组成的，分别用单位脉冲响应或差分方程描述为 T1： 其他 T2: 其他 T3： T4: 编写计算整个系统的单位脉冲响应h(n)，0≤n≤99的MATLAB程序，并计算结果。 代码及结果如下： >> a=0.25;b=0.5;c=0.25; >> ys=0; >> xn=[1,zeros(1,99)]; >> B=[a,b,c]; >> A=1; >> xi=filtic(B,A,ys); >> yn1=filter(B,A,xn,xi); >> h1=[1,1/2,1/4,1/8,1/16,1/32]; >> h2=[1,1,1,1,1,1]; >> h3=conv(h1,h2); >> h31=[h3,zeros(1,89)]; >> yn2=yn1+h31; >> D=[1,1];C=[1,-0.9,0.81]; >> xi2=filtic(D,C,yn2,xi); >> xi2=filtic(D,C,ys); >> yn=filter(D,C,yn2,xi); >> n=0:99; >> figure(1) >> stem(n,yn,'.'); >> title('单位脉冲响应'); >> xlabel('n');ylabel('yn');
云南大学软件学院实验报告 课程：数据库原理与实用技术实验学期：任课教师： 专业：学号：姓名：成绩： 期末大作业：Electronic Ventor 数据库设计 一、实验目的 （1）掌握数据库设计的基本方法 （2）掌握各种数据库对象的设计方法 （3）熟练掌握DBA必须具备的技能 二、实验内容 1、根据项目的应用和项目的需求说明文档，进行详细的需求分析，给出需求分析的结果。 （1）客户可以在网站上注册，注册的客户要提供客户的姓名、电话、地址，以方便售后和联系，姓名即作为用户名，和密码一起用于注册和登录，客户编号可唯一识别用户，卡号可网上支付。其中地址、电话以方便联系和寄货； （2）网站管理员可以登记各种商品，供客户查询，订购。登记商品时要提供商品的名称、价格，商店中现有商品量，商品编号可唯一识别商品； （3）类别表示商品所属类别，类别编号可唯一识别类别，其中包含了，商品类别名称和制造厂商，可以对商品进行分类售卖； （4）客户可以在网上下订单，也可以到实体店购物，其在订单上所选择的支付方式不同（信用卡、借记卡、现金，现金代表实体店购物），网站管理员可以查看订单，并及时将订单的处理情况更新（比如货物已寄出的信息，订单状态：0：未处理，1：已处理，2：已发货）；订单编号可唯一识别订单，订单中包含订单产生时间，订单状态，支付方式和支付总额； （5）实体商店有自己的店名，卖多种商品，每个商店都有固定的地址，顾客可以到店中买商品，（注：在实体店中购买商品的顾客一律将顾客名默认为佚名），当商店中的库存量小于10时会有提醒到仓库中拿货； （6）配送单中包含查询号可唯一识别配送单，配送人，联系方式； （7）仓库中仓库编号可唯一识别仓库，其中每个仓库都有区号，代表其地址。 （8）各实体间关系 1）一个客户可以购买多种商品，一种商品可以被多个客户购买； 2）一个商品属于且仅属于一种类别，一种类别的商品可以包含多个商品或没有； 3）一种商品放在多个商店中销售，一个商店至少销售一种或销售多种商品； 4）一个订单对应一个客户，一个客户对应多个订单； 5）一个订单对应至少有一件商品或多件，一个商品对应多个订单； 6）一个订单可以有一个商品配送单 7）一个仓库可以存放多种商品，一种商品可以存放在一个仓库；
卫星通信第三次大作业 唐聪 1402005 1. 请简述卫星轨道的特性。 卫星轨道按离地面的高度,可分为低轨道、中轨道和高轨道;按形状分可分为圆轨道和椭圆轨道;按飞行方向分可分为顺行轨道(与地球自转方向相同、逆行轨道(与地球自转方向相反、赤道轨道(在赤道上空绕地球飞行和极轨道 (经过地球南北极上空.地球同步轨道(卫星在顺行轨道上绕地球运行时,其运行周期(绕地球一圈的时间与地球的自转周期相同.这种卫星轨道叫地球同步轨道.地球静止卫星轨道. (如果地球同步轨道卫星正好在地球赤道上空离地面 35786千米的轨道上绕地球运行,由于它绕地球运行的角速度与地球自转的角速度相同,从地面上看去它好像是静止的,这种卫星轨道叫地球静止卫星轨道.地球静止卫星轨道是地球同步轨道的特例,它只有一条.太阳同步轨道(由于地球扁率(地球不是圆球形,而是在赤道部分隆起 ,卫星轨道平面绕地球自转轴旋转.如果卫星轨道平面绕地球自转轴的旋转方向和角速度与地球绕太阳公转的方向和平均角速度相同,则这种卫星轨道叫太阳同步轨道. 2. 请简述多路复用方式的分类,并简述各类的主要特性。 多路复用技术分为以下四种: 1频分多路复用,特点是把电路或空间的频带资源分为多个频段,并将其分配给多个用户, 每个用户终端的数据通过分配给它的子通路传输。主要用于电话和电缆电视系统。 2时分多路复用, 特点是按传输的时间进行分割, 将不同信号在不同时间内传送。又包含两种方式:同步时分复用和异步时分复用。 3波分多路复用,特点是对于光的频分复用。做到用一根光纤来同时传输与多个频率很接近的光波信号。
4码分多路复用,特点是每个用户可在同一时间使用同样的频带进行通信,是一种共享信道的方法。通信各方面之间不会相互干扰,且抗干扰能力强。 3. 请各例举三种常用的 HPA 和 LNA。 高功率放大器(HPA:行波管放大器(TWTA 速调管放大器(KPA 固态功率放大器(SSPA 低噪声放大器(LNA:参量放大器 致冷砷化镓场效应放大器 常温砷化镓场效应放大器 4. 某卫星采用椭圆轨道,近地点高度 2500km,远地点高度 5500km.如地球半径定为 6380Km,求该卫星的轨道周期。如该卫星采用圆轨道,轨道高度为 3000km, 轨道周期将如何变化。 解:(1长轴为远地点和近地点之间的直线距离,在半长轴为 a,地球半径为 Re,近地点高度为 Hp 和远地点高度为 Ha 时,有: 2a=2Re+Hp+Ha=2×6380+2500+5500=20760Km 所以,半长轴 a=10380Km,由此计算轨道周期:μ=GMT=2πμ3 a =10524.61924s(2T=μ=9040.961507s 5. 以 WGS-84为基准椭球。地球上某点的地理坐标为(30? ,60? ,1000m,试求该点对应的椭球三维直角坐标。 DA:-108; DF:0.0000005
学习中心/函授站_ 姓名学号 西安电子科技大学网络与继续教育学院 2020 学年上学期 《管理信息系统》期末考试试题 （综合大作业） 题号一二三四五总分 题分20 20 20 20 20 得分 考试说明： 1、大作业试题于2020 年4 月23 日公布，2020 年4 月24 日至2020 年5 月10 日在 线上传大作业答卷（一张图片对应一张A4 纸答题纸），要求拍照清晰、上传完整； 2、考试必须独立完成，如发现抄袭、雷同均按零分计； 3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要 求字迹工整、卷面干净。 一、系统分析的任务是什么？（10分）如何进行系统分析？（10分） 答案： 系统分析的主要任务是定义或制定新系统应该“做什么”的问题,而不涉及“如何做”,包含了解用户需求和确定系统的逻辑模型,形成系统分析报告。 系统分析的步骤:现行系统的详细调查,组织结构与业务流程分析,系统数据流程分析,建立新系统逻辑模型,提系统分析报告。 二、简述结构化开发方法的优点和缺点。(20分) 优点： 严格区分开发阶段，系统的针对性强； 整体性与全局性好，自顶向下观点。 缺点： 开发周期长； 开发过程繁琐、复杂； 开发工具落后； 与用户交流不直观；
三、什么是企业流程重组？（10分）它与信息技术之间有何关系？（10分） 答案： 企业流程重组就是对企业的业务流程进行根本性的思考和彻底的重新设计，以求获取企业经营方面的巨大业绩。 企业流程重组是一种管理思想，一种经营变革的理念。信息技术是一种技术。这两者相对独立。企业在实现信息化过程中，先要实施BPR，再利用信息技术促进BPR的实现 解释：略 四、什么是决策支持系统？决策支持系统具有哪些特征？（20分） 答案： 决策支持系统是在半结构化和非结构化决策活动过程中，通过人－－机对话，向决策者提供信息，协助决策者发现和分析问题，探索决策方案，评价、预测和选择方案，以提高决策有效性的一种以计算机为手段的信息系统。 特征：（1）对决策者提供支持，而不是代替他们的判断。 （2）支持解决半结构化和非结构化决策问题。 （3）支持决策过程的各个阶段。 （4）支持决策者的决策风格和方法，改善个人与组织的效能。 （5）支持所有管理层次的决策，进行不同层次间的沟通和协调。 （6）易于为非计算机专业人员以交互对话方式使用。 （7）要由用户通过对问题的洞察和判断来加以控制。 （8）强调对环境及决策方法改变的灵活性及适应性。 五、简述您对信息系统的理解，举例说明您认为信息系统对组织与社会的影响主要表现在哪 些方面。（20分） 答案： 信息系统是以加工处理信息为主的系统，它由人、硬件、软件和数据资源组成，目的是及时、正确地收集，处理、存储、传输和提供信息。 其发展阶段分为：电子数据交换，经理信息系统，战略信息系统，计算机集成制造系统，制造资源计划，企业资源规划，客户关系管理。 举例： 信息系统对组织的影响： 促使组织结构的扁平化； 组织结构更加灵活和有效；
随机大作业题目：高频窄带随机信号的统计特征分析 学院：电子工程 班级：1402071 姓名：张吉凯 学号：14020710021
摘要 随机信号是客观世界中普遍存在的一类信号，因此深入理解其统计特性并掌握相 应的处理与分析方法很重要。因此本文主要分析了随机信号的基本概念，涉及平稳、 遍历随机信号的基本内容；平稳随机信号的谱分析；线性系统对随机信号的作用机理，涉及到一些随机信号特别是平稳随机信号的线性变换或线性滤波的基本问题；窄带随 机信号的表示及其统计特性。为实现窄带信号的表示，对希尔伯特变换给出了较细致 的分析。 引言 在日常生活中，由于噪声和干扰的存在使得我们接受到的信号不再是确知信号， 而是一个随机过程，通常称之为随机信号。随机信号又称随机过程，它是一连串随机 事件动态关系的定量描述。随机信号论目前已经得到广泛的应用，在诸如天气预报、 统计物理、天体物理、运筹决策、经济数学、安全科学、人口理论、可靠性及计算机 科学等很多领域都要经常用到随机过程的理论来建立数学模型。随机信号的分析越来 越重要了。 一、理论分析部分 1．平稳随机信号的定义，满足各态历经性的随机信号的定义和相关性质 狭义平稳概念：所谓平稳随机过程，是指它的任何n维分布函数或概率密度函数 与时间起点无关。也就是说，如果对于任意的n和τ，随机过程ξ(t)的n维概率密度函数满足 则称ξ(t)是平稳随机过程。该平稳称为严格平稳，狭义平稳或严平稳。 若一个随机过程的数学期望及方差与时间无关，而其相关函数仅与τ有关，则称这个随机过程为广义平稳随机过程。 对于一个平稳的随机过程，如果统计平均=时间平均，这个随机过程就叫做各态历经的平稳随机过程。 时间均值必定是与时间无关的常量，而时间自相关函数必定只是时刻间隔的单值 函数，可见遍历过程必定是平稳过程，但反之，并非所有的平稳过程都是遍历过程。
大学软件学院实验报告 课程：数据库原理与实用技术实验学期：任课教师： 专业：学号：：成绩： 期末大作业： Electronic Ventor 数据库设计 一、实验目的 （1）掌握数据库设计的基本方法 （2）掌握各种数据库对象的设计方法 （3）熟练掌握DBA必须具备的技能 二、实验容 1、根据项目的应用和项目的需求说明文档，进行详细的需求分析，给出需求分析的结果。 （1）客户可以在上注册，注册的客户要提供客户的、、地址，以方便售后和联系，即作为用户名，和密码一起用于注册和登录，客户编号可唯一识别用户，卡号可网上支付。其中地址、以方便联系和寄货； （2）管理员可以登记各种商品，供客户查询，订购。登记商品时要提供商品的名称、价格，商店中现有商品量，商品编号可唯一识别商品； （3）类别表示商品所属类别，类别编号可唯一识别类别，其中包含了，商品类别名称和制造厂商，可以对商品进行分类售卖； （4）客户可以在网上下订单，也可以到实体店购物，其在订单上所选择的支付方式不同（信用卡、借记卡、现金，现金代表实体店购物），管理员可以查看订单，并及时将订单的处理情况更新（比如货物已寄出的信息，订单状态：0：未处理，1：已处理，2：已发货）；订单编号可唯一识别订单，订单中包含订单产生时间，订单状态，支付方式和支付总额； （5）实体商店有自己的店名，卖多种商品，每个商店都有固定的地址，顾客可以到店中买商品，（注：在实体店中购买商品的顾客一律将顾客名默认为佚名），当商店中的库存量小于10时会有提醒到仓库中拿货； （6）配送单中包含查询号可唯一识别配送单，配送人，联系方式； （7）仓库中仓库编号可唯一识别仓库，其中每个仓库都有区号，代表其地址。 （8）各实体间关系 1）一个客户可以购买多种商品，一种商品可以被多个客户购买； 2）一个商品属于且仅属于一种类别，一种类别的商品可以包含多个商品或没有； 3）一种商品放在多个商店中销售，一个商店至少销售一种或销售多种商品； 4）一个订单对应一个客户，一个客户对应多个订单； 5）一个订单对应至少有一件商品或多件，一个商品对应多个订单； 6）一个订单可以有一个商品配送单 7）一个仓库可以存放多种商品，一种商品可以存放在一个仓库；
最优化大作业 学院电子工程学院 专业 学号 姓名
1.第一题 分别用牛顿法和变尺度法求解优化问题. Minf(x)=x12-2x1x2+4x22+x1-3x2. 牛顿法 初始点选择 [2 2]T 迭代步骤 已知目标函数f(X)及其梯度g(X),Hesee矩阵G（X），终止限ε.（1）选定初始点X0；计算f0=f(X0),g0=g(X0);置k=0. （2）计算Hesee矩阵 （3）由方程G k P k=-g k解出P k。 （4）计算X k+1=X k+P k，f k+1=f（X k+1），gk+1=g（X k+1）. （5）判别终止条件是否满足，若满足，则打印结果。否则令k=k+1,转（2）. 实验结果如下：
变尺度法 初始点选择 [0 0]T 迭代步骤 （1）选定初始点X0；计算F0=F(X0),G0=G(X0)；选定初始矩阵H0，要求H0对称正定。置k=0 （2）计算搜索方向P K=-H K G K. （3）作直线搜索X K=1=ls(X K+1),S K=X K+1-X K,y k=g k+1-g k。 （4）判别终止条件是否满足：若满足，则X k+1就是所求的极小点，打印，结束。否则转（5）。 （5）计算H K+1=H K+E K.
（6）K=K+1.转（2）。 实验结果如下： 2.第二题 利用外点法和内点法解下列约束问题. minf(x)=(x1-3)2+(x2-2)2 s.t. h(x)=x1+x2-4≤0 外点法 初始点选择 [2 1]T 迭代步骤 给定终止限ε（可取ε=6- 10）.
（1）.选定初始点0X ，惩罚因子01>M （可取11=M ）. 惩罚因子放大系数10=C ，置1=k . （2）.假设已获得迭代点1-k X ，以1-k X 为初始点，求解无约束问题 ),(min k M X F . 设其最优点为k X . （3）.若εα≤)(X M k 则k X 就是所要求的最优解，打印输出))(,(k k X f X ，结束； 否则转至过程（4）. （4）.置,1,1+==+k k CM M k k 转至过程（2）. 实验结果如下： 内点法 初始点选择 [2 1]T
EDA报告 题目 VHDL设计初步 学院电子工程学院 专业 学号 导师姓名朱燕
目录 第一章实验部分（流水灯） (3) 1、程序设计： (3) 2、程序代码........................................................................................... 错误！未定义书签。 3、程序调试........................................................................................... 错误！未定义书签。 第二章习题部分............................................................................................. 错误！未定义书签。 习题一..................................................................................................... 错误！未定义书签。 习题二..................................................................................................... 错误！未定义书签。 习题三..................................................................................................... 错误！未定义书签。 习题四..................................................................................................... 错误！未定义书签。 习题五..................................................................................................... 错误！未定义书签。 习题六..................................................................................................... 错误！未定义书签。 习题七..................................................................................................... 错误！未定义书签。 引言 随着大规模集成电路技术和计算机技术的不断发展,在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的 电子系统设计工作中,EDA技术的含量正以惊人的速度上升;电子类 的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发,EDA技术常常使一些原来的技术瓶颈得以轻松突破,从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻,EDA技术将迅速成为电子设计领域中的极其重要的组成部分。
学院：电子工程学院 学号：1202121013 姓名：赵海霞 指导教师：苏涛
DSP 实验课大作业设计 一 实验目的 在DSP 上实现线性调频信号的脉冲压缩、动目标显示（MTI ）和动目标检测(MTD)，并将结果与MATLAB 上的结果进行误差仿真。 二 实验内容 2.1 MATLAB 仿真 设定带宽、脉宽、采样率、脉冲重复频率，用MATLAB 产生16个脉冲的LFM ，每个脉冲有4个目标（静止，低速，高速），依次做 2.1.1 脉压 2.1.2 相邻2脉冲做MTI ，产生15个脉冲 2.1.3 16个脉冲到齐后，做MTD ，输出16个多普勒通道 2.2 DSP 实现 将MATLAB 产生的信号，在visual dsp 中做脉压，MTI 、MTD ，并将结果与MATLAB 作比较。 三 实验原理 3.1 线性调频 线性调频脉冲压缩体制的发射信号其载频在脉冲宽度内按线性规律变化即用对载频进行调制(线性调频)的方法展宽发射信号的频谱，在大时宽的前提下扩展了信号的带宽。 若线性调频信号中心频率为0f ，脉宽为τ，带宽为B ，幅度为A ，μ为调频斜率，则其表达式如下： ]2 1 2cos[)()(20t t f t rect A t x μπτ+??=；)(为矩形函数rect 在相参雷达中，线性调频信号可以用复数形式表示，即 )]2 1 2(exp[)()(20t t f j t rect A t x μπτ+??= 在脉冲宽度内，信号的角频率由220μτπ-f 变化到2 20μτ π+f 。 3.2 脉冲压缩原理 脉冲雷达信号发射时，脉冲宽度τ决定着雷达的发射能量，发射能量越大， 作用距离越远；在传统的脉冲雷达信号中，脉冲宽度同时还决定着信号的频率宽度B ，即带宽与时宽是一种近似倒数的关系。脉冲越宽，频域带宽越窄，距离分辨率越低。 脉冲压缩的主要目的是为了解决信号的作用距离和信号的距离分辨率之间的矛盾。为了提高信号的作用距离，我们就需要提高信号的发射功率，因此，必须提高发射信号的脉冲宽度，而为了提高信号的距离分辨率，又要求降低信号的脉冲宽度。
自动控制大作业-西电-标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
题目：自动控制原理大作业指导老师： 学院：电子工程学院 专业：电子信息工程 学生姓名： 学号： 2017年7月11日
实验目的 1，学会使用matlab模拟仿真系统的根轨迹图。 2，理解K值对系统响应的影响。 3，理解校正环节对系统性能的影响。 实验内容 一、对教材P84页的图3-38天线位置控制系统，在给定传递函数下，试用MATLAB程序仿真 1，单位反馈作用下系统的根轨迹图 2，画出Bode图 3，若限定系统超调量σ%<35%，确定K的取值范围（K为开环传递系数）。 4，当K取不同的值时，画出单位阶跃响应曲线。 Matlab程序如下所示： echo on pause %strike any key to continue clc
K=[1 7 17.1 28 60]; num1=K(1);p1=[1 0];p2=[0.05 1];p3=[0.025 1]; den=conv(conv(p1,p2),p3); H1=tf(num1,den); H2=tf(K(2),den); H3=tf(K(3),den); H4=tf(K(4),den); H5=tf(K(5),den); pause;clc; damp(H1); rlocus(H1);%单位反馈作用下系统的根轨迹图 pause;clc; bode(H1);pause;clc; impulse(H1);pause;clc; step(feedback(H1,1));pause;clc;%K=1是的单位阶跃响应step(feedback(H2,1));pause;clc;%K=7是的单位阶跃响应step(feedback(H3,1));pause;clc;%K=17.1是的单位阶跃响应step(feedback(H4,1));pause;clc;%K=28是的单位阶跃响应step(feedback(H5,1));pause;clc;%K=60是的单位阶跃响应echo off