学号~~~~~~~~~~~~~~
密级公开
北京师范大学本科毕业论文
基于QuartusII的四组智力抢答器的设计
与仿真
学院名称：电子工程学院
专业名称：电子设计
学生姓名：~~~
指导教师：~~ 教授
二○一三年五月
郑重声明
本人呈交的学位论文，是在导师的指导下，独立进行研究工作所取得的成果，所有数据、图片资料真实可靠。尽我所知，除文中已经注明引用的内容外，本学位论文的研究成果不包含他人享有著作权的内容。对本论文所涉及的研究工作做出贡献的其他个人和集体，均已在文中以明确的方式标明。本学位论文的知识产权归属于培养单位。
本人签名：日期：
摘要
本设计实现了四组智力抢答器的逻辑功能，主要由抢答鉴别模块、计分模块、7段译码显示模块、顶层模块等部分组成。采用VHDL语言编写代码，并在Quartus II6.0环境进行编译仿真，通过分析仿真结果，可以很好的完成抢答器的预定功能和要求。
关键词：VHDL；Quartus II6.0；抢答器
ABSTRACT
This design implements the logic function of the four-group intelligence Responder. It is mainly composed of the identification module of answering machine, scoring module, 7-segment decode display module, top-level module and so on. The whole code is described in the VHDL Hardware Description Language, and carried on the compiling and testing in the Quartus||6.0. By analyzing the results of simulation ,it shows that the answering machine has meet the expected functions and requirements . Key words: VHDL;Quartus II6.0;Responder
目录
第1章绪论 (1)
1.1研究背景 (1)
1.2研究目的 (1)
第2章 EDA简介 (3)
2.1 EDA技术介绍 (3)
2.2 VHDL简介 (3)
2.3 Quartus II简介 (4)
2.4 可编译逻辑器件 FPGA/CPLD简介 (5)
第3章四组智力抢答器的设计 (6)
3.1系统设计要求 (6)
3.2顶层模块的设计 (6)
3.3抢答判别模块的设计 (10)
3.4计分模块的设计 (13)
3.5 7段LED显示驱动模块的设计 (14)
第4章四组智力抢答器的仿真结果 (16)
4.1顶层模块的仿真结果 (16)
4.2 抢答判别模块的仿真结果 (16)
4.3 计分模块的仿真结果 (17)
4.4 7段LED显示驱动模块的仿真结果 (17)
总结 (19)
参考文献 (20)
致谢 (21)
附录 (22)
第1章绪论
1.1研究背景
人类社会进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA 技术。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。传统的EDA设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势]1[。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。
1.2研究目的
智力竞赛是“快乐学习”这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。但是，在这类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。
智能竞赛抢答器是一种应用十分广泛的设备，在各种竞赛、抢答场合中，它都能客观、迅速地判断出最先获得发言权的选手。早期的抢答器只是由三个三极管、可控硅、发光管等器件组成的，能通过发光管的指示辨认出选手号码。现在大多数智能抢答器都是由单片机或数字集成电路构成的，并且新增了许多功能，如选手号码显示，抢按前或抢按后的计时，选手得分显示等功能]2[。
第2章 EDA简介
20世纪末，电子技术获得飞速的发展，作为现代电子设计的核心EDA扮演的角色也越来越重要。由于电子领域的变化可谓是日新月异，所以本章就简单的介绍一下EDA技术和EDA中几个重要的名词。
2.1 EDA技术介绍
电子设计技术的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。EDA 技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计(CAD)阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作。80年代为计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。90年代为电子系统设计自动化(EDA)阶段。
高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路]3[。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。
2.2 VHDL简介
VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点：VHDL 语言功能强大、设计方式多样、VHDL 语言具有强大的硬件描述能力、VHDL 语言具有很强的移植能力、VHDL 语言的设计描述与器件无关、语言程序易于共享和复用]4[。
2.3 Quartus II简介
EDA给出的实验和设计多是基于Quartus Ⅱ的，其应用方法和设计流程对于其他流行的EDA工具而言具有一定的典型性和一般性，所以对此作一些介绍。
Quartus Ⅱ是Altera提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。Quartus Ⅱ在21世纪初推出，是Altera 前一代FPGA/CPLD集成开发环境MAX+plus Ⅱ的更新换代品，其界面友好，使用快捷。
Altera的Quartus Ⅱ提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus Ⅱ设计工具完全支持Verilog，VHDL的设计流程，其内部嵌有Verilog，VHDL 逻辑综合器。Quartus Ⅱ也可以利用第三方的综合工具，如Leonardo Spectrum,Synplify Pro,DC-FPGA,并能直接调用这些工具，如ModelSim。此外，Quartus Ⅱ与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。
Quartus Ⅱ包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analyzersis&Synthesis），适配器（Fitter）,时序分析器（Timing Analyer），
设计辅助模块（Design Assistant）,EDA网表文件生成器（EDA Netlist Writer）等。此外Quartus Ⅱ还包括十分有用的LPM（Library of Parameterized Modules）模块，他们是复杂或高级系统构建的重要组成部分，也可以是Quartus Ⅱ中与普通设计文件一起使用]5[。
Quartus Ⅱ编译器支持的硬件描述语言有VHDL，Verilog，System Verilog 及AHDL]6[。
2.4 可编译逻辑器件 FPGA/CPLD简介
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。以硬件描述语言（Verilog 或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块]7[。
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
根据对抢答器的功能要求，把要设计的系统划分FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD]8[。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
第3章四组智力抢答器的设计
3.1系统设计要求
一般来说，设计一台智力抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，让抢答者在规定时间内答题，主持人根据答题结果实行增减分的操作，并将分数显示在屏幕上，评出最终赢家。所以我们在设计智力抢答器的模块需要满足鉴别、计分、数显等功能，具体设计要求如下：
设计一个四组智力抢答器系统，每组有一个对应的按钮，编号分别为A,B,C,D。在主持人的主持下，参赛者通过抢先按下抢答按钮获得答题资格。当某一组按下按钮并获得答题资格后，LED显示出改组编号，并有抢答成功显示，同时锁定其他组的抢答器，使其他组抢答无效。
如果主持人在未按下开始按钮前，已有人按下抢答按钮，属于违规，并显示违规组的编号，同时蜂鸣器发音提示，其他按钮无效。
获得回答资格后，若改组回答的问题正确，则加一分，否则减一分。抢答器设有复位开关，有主持人控制。
根据抢答器的设计要求，可以使用多个不同的单元模块，并通过顶层模块对子模块单元的调用来得到抢答系统。这些单元模块包括抢答判决模块、计分模块和7段LED显示驱动模块。
3.2顶层模块的设计
顶层模块的实体中需要定义清零信号输入端（CLR)、抢答许可控制输入端（EN）、四组抢答输入端（分别为A,B,C,D)、计分脉冲输入端（ADD_SUB_SIGN)、加/减分控制输入端（CONT_SIGN)、A组得分结果显示输出端（AA2_DISP、AA1_DISP、AA0_DISP）、B组得分结果显示输出端（BB2_DISP、BB1_DISP、BB0_DISP）、C组得分结果显示输出端（CC2_DISP、CC1_DISP、CC0_DISP）、D组得分结果显示输出端（DD2_DISP、DD1_DISP、DD0_DISP）、成功抢答组号显示输出端（T_DISP)、提前抢答报警输出端（F_DISP)和抢答成功提示灯（LED_A、LED_B、LED_C、LED_D)]9[。顶层模块程序编写如下：
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
ENTITY TOP IS
Port( CLR:in std_logic;
EN:in std_logic;
A,B,C,D:in std_logic;
ADD_SUB_SIGN:IN STD_LOGIC;
CONT_SIGN:IN BIT;
LED_A:OUT STD_LOGIC;
LED_B:OUT STD_LOGIC;
LED_C:OUT STD_LOGIC;
LED_D:OUT STD_LOGIC;
T_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); F_DISP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); AA2_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); AA1_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); AA0_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); BB2_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); BB1_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); BB0_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); CC2_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); CC1_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); CC0_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); DD2_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); DD1_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); DD0_DISP:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );
END TOP;
ARCHITECTURE EX OF TOP IS
COMPONENT QDPB IS
PORT(CLR:IN STD_LOGIC;
EN:IN STD_LOGIC;
A,B,C,D:IN STD_LOGIC;
LED_A:OUT STD_LOGIC;
LED_B:OUT STD_LOGIC;
LED_C:OUT STD_LOGIC;
LED_D:OUT STD_LOGIC;
T_LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
F_LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
END COMPONENT QDPB;
COMPONENT CONT IS
PORT(
ADD_SUB_SIGN:IN STD_LOGIC;
CONT_SIGN:IN BIT;
CHOS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
AA2,AA1,AA0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
BB2,BB1,BB0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CC2,CC1,CC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
DD2,DD1,DD0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
END COMPONENT CONT;
COMPONENT LED_DRIV IS
PORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
);
END COMPONENT LED_DRIV;
SIGNAL T_LED:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL AA2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL AA1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL AA0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL BB2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL BB1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL BB0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL CC2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL CC1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL CC0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL DD2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL DD1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL DD0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U0:QDPB PORT MAP(CLR=>CLR, EN=>EN, A=>A, B=>B, C=>C,D=>D,
LED_A=>LED_A, LED_B=>LED_B, LED_C=>LED_C, LED_D=>LED_D, T_LED=>T_LED, F_LED=>F_DISP);
U1:CONT PORT MAP(ADD_SUB_SIGN=>ADD_SUB_SIGN,
CONT_SIGN=>CONT_SIGN,CHOS=>T_LED,
AA2=>AA2_POINTS,AA1=>AA1_POINTS,AA0=>AA0_POINTS,
BB2=>BB2_POINTS,BB1=>BB1_POINTS,BB0=>BB0_POINTS,
CC2=>CC2_POINTS,CC1=>CC1_POINTS,CC0=>CC0_POINTS,
DD2=>DD2_POINTS,DD1=>DD1_POINTS,DD0=>DD0_POINTS);
U2: LED_DRIV PORT MAP(DIN=>T_LED,DOUT=>T_DISP);
U3: LED_DRIV PORT MAP(DIN=>AA2_POINTS,DOUT=>AA2_DISP);
U4: LED_DRIV PORT MAP(DIN=>AA1_POINTS,DOUT=>AA1_DISP);
U5: LED_DRIV PORT MAP(DIN=>AA0_POINTS,DOUT=>AA0_DISP);
U6: LED_DRIV PORT MAP(DIN=>BB2_POINTS,DOUT=>BB2_DISP);
U7: LED_DRIV PORT MAP(DIN=>BB1_POINTS,DOUT=>BB1_DISP);
U8: LED_DRIV PORT MAP(DIN=>BB0_POINTS,DOUT=>BB0_DISP);
U9: LED_DRIV PORT MAP(DIN=>CC2_POINTS,DOUT=>CC2_DISP);
U10: LED_DRIV PORT MAP(DIN=>CC1_POINTS,DOUT=>CC1_DISP);
U11: LED_DRIV PORT MAP(DIN=>CC0_POINTS,DOUT=>CC0_DISP);
U12: LED_DRIV PORT MAP(DIN=>DD2_POINTS,DOUT=>DD2_DISP);
U13: LED_DRIV PORT MAP(DIN=>DD1_POINTS,DOUT=>DD1_DISP);
U14: LED_DRIV PORT MAP(DIN=>DD0_POINTS,DOUT=>DD0_DISP);
END EX;
系统输入信号是复位信号CLR，允许抢答信号EN，计分脉冲信号ADD_SUB_SIGN，计分加/减信号CONT_SIGN;系统输出信号是各组的抢答成功指示灯LED_A、LED_B、LED_C、LED_D，显示成功抢答组号T_LED,显示报警提前抢答的组号F_LED。A组计分显示信号：AA2，AA1，AA0、B组计分显示信号：BB2，BB1，BB0、C组计分显示信号：CC2，CC1，CC0、D组计分显示信号：DD2，DD1，DD0;
当CLR为低电平，EN为高电平，ADD_SUB_SIGN为时钟信号，CONT_SIGN为高电平。如果A组抢答成功则T_LED显示A组组号。A组回答正确A组计分显示信号进行加一分否则减一分。
当CLR为低电平，EN为高电平，ADD_SUB_SIGN=‘1’。如果B组抢答成功则T_LED显示B组组号。B组回答正确B组计分显示信号进行加一分否则减一分。
当CLR为低电平，EN为高电平，ADD_SUB_SIGN=‘1’。如果C组抢答成功则T_LED显示C组组号。C组回答正确C组计分显示信号进行加一分否则减一分。
当CLR为低电平，EN为高电平，ADD_SUB_SIGN=‘1’。如果D组抢答成功则T_LED显示D组组号。D组回答正确A组计分显示信号进行加一分否则减一分]10[。
3.3抢答判别模块的设计
抢答判别模块具有第一轮抢答判别和锁存功能，其程序流程图如图 3.1所示。主持人允许参赛小组进行抢答时，最先按下抢答按钮的小组将获得抢答权限。获得抢答权限的同时通过锁存功能，即使其他小组再按下抢答按钮也无效，并且模块输出相应的组号和信号指示。如果参赛小组在没有获得主持人允许抢答的前提下而按了抢答按钮时，模块中对改组将输出报警信号。
图3.1 抢答判别模块程序流程图
使用VHDL编写程序时，在实体中定义清零信号（CLR）、允许抢答信号（EN）、四组抢答按钮（A,B,C,D)、抢答成功指示灯（LED_A、LED_B、LED_C、LED_D）、显示成功抢答组号（T_LED)和报警提前抢答组号（F_LED)。
在结构体的功能说明语句中，应定义一个暂存报警信号（F_LED_STATE)，暂存A,B,C,D四组状态信号（STATES），以及暂存抢答成功组号的指示灯状态（LED_STATE）。
在结构体的功能描述语句中，首先使用IF语句判断清除信号是否有效，若有效，则将F_LED、LED_STATE、和T_LED的内容清除，然后用ELSIF语句判断主持人是否按下允许抢答，EN=‘0’表示主持人没有同意小组抢答；EN=‘1’表示主持人允许小组抢答]11[。使用CASE语句描述小组抢答情况。抢答判别模块程序编写如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY QDPB IS
PORT(CLR:IN STD_LOGIC;
EN:IN STD_LOGIC;
A,B,C,D:IN STD_LOGIC;
LED_A:OUT STD_LOGIC;
LED_B:OUT STD_LOGIC;
LED_C:OUT STD_LOGIC;
LED_D:OUT STD_LOGIC;
T_LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
F_LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
END QDPB;
ARCHITECTURE ONE OF QDPB IS
SIGNAL F_LED_STATE:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL STATES:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL LED_STATE:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
STATES<=A&B&C&D;
PROCESS(CLR,EN,STATES)
BEGIN
IF CLR='1' THEN
T_LED<="0000";
LED_STATE<="0000";
F_LED<="0000";
ELSIF EN='0' THEN
CASE STATES IS
WHEN "1000"=>F_LED<="1000";
WHEN "0100"=>F_LED<="0100";
WHEN "0010"=>F_LED<="0010";
WHEN "0001"=>F_LED<="0001";
WHEN OTHERS=>NULL;
END CASE;
ELSIF EN='1' THEN
F_LED<="0000";
CASE STATES IS
WHEN "1000"=>LED_STATE<="1000";
WHEN "0100"=>LED_STATE<="0100";
WHEN "0010"=>LED_STATE<="0010";
WHEN "0001"=>LED_STATE<="0001";
WHEN OTHERS=>NULL;
END CASE;
LED_A<=LED_STATE(3);
LED_B<=LED_STATE(2);
LED_C<=LED_STATE(1);
LED_D<=LED_STATE(0);
T_LED<=LED_STATE;
END IF;
END PROCESS;
END ONE;
当鉴别模块的清零信号CLR为高电平时，无论A、B、C、D四组参赛者谁按下抢答按钮，系统输出均为零，同时组别显示端T_LED输出信号也显示为零；当清零信号CLR为低电平时，A、B、C、D四组参赛者谁先按下抢答按钮，组别显示端T_LED就显示该组别的号码。当允许抢答信号EN为低电平时，A,B,C,D四组参赛者抢答F_LED则会显示出抢答组号，该组视为提前抢答。当允许信号EN 为高电平时，A,B,C,D四组参赛者谁先按下抢答按钮，组别显示就显示该组别号码T_LED则会显示出抢答组号，该组视为抢答成功]12[。
3.4计分模块的设计
计分模块的运行方式是按照十进制进行加减，即当时钟出现上升沿时就进行加一或者减一的操作]13[。
记分模块为哪组进行记分取决于鉴别模块的输入信号CHOS，当CHOS=1000时表示A组最先抢答，则在此模块中为A组记分，F_LED=‘0000’,T_LED=‘1000’，AA0_DISP,AA1_DISP,AA2_DISP进行加一减一操作。当CHOS=0100时表示B组最先抢答，则在此模块中为B组记分，F_LED=‘0000’,T_LED=‘0100’，BB0_DISP,BB1_DISP,BB2_DISP进行加一减一操作当CHOS=0010时表示C组最先
抢答，则在此模块中为C组记分，F_LED=‘0000’,T_LED=‘0010’,CC0_DISP,CC1_DISP,CC2_DISP进行加一减一操作当CHOS=0001时表示D组最先抢答，则在此模块中为D组记分F_LED=‘0000’,T_LED=‘0001’,DD0_DISP,DD1_DISP,DD2_DISP进行加一减一操作。
计分模块用于小组计分情况，其流程图如图3.2所示。
图3.2 计分模块程序流程图
在计分模块中使用VHDL编写程序时先用IF语句判断计分脉冲信号（ADD_SUB_SIGN)是否有效，若有效再用IF语句判断是加分还是减分，然后使用CASE语句进行计分小组的选择]14[。选择计分小组后，使用多层IF语句进行计分。计分模块的程序编写在附录。
3.5 7段LED显示驱动模块的设计
该模块实际上是一个译码器，作用是用来显示组别、成绩，其主要原理是四位二进制BCD编码转换成七段二进制数字，以阿拉伯数字的形式输出在数码管上，使观众能够更直观的看到结果]15[。
7段LED显示驱动模块程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY LED_DRIV IS
PORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
);
END LED_DRIV;
ARCHITECTURE THREE OF LED_DRIV IS
BEGIN
PROCESS(DIN)
BEGIN
CASE DIN IS
WHEN "0000"=>DOUT<="0111111";
WHEN "0001"=>DOUT<="0000110";
WHEN "0010"=>DOUT<="1011011";
WHEN "0011"=>DOUT<="1001111";
WHEN "0100"=>DOUT<="1100110";
WHEN "0101"=>DOUT<="1101101";
WHEN "0110"=>DOUT<="1111101";
WHEN "0111"=>DOUT<="0000111";
WHEN "1000"=>DOUT<="1111111";
WHEN "1001"=>DOUT<="1101111";
WHEN OTHERS=>NULL;
END CASE;
END PROCESS;
END THREE;
当输入信号是‘0000’是其输出信号为‘0000110’译码管显示为‘0’上述输出为从0至9的译码管显示输出。
四人智能抢答器设计报告
目录 摘要---------------------------------------------------------------------------3前言---------------------------------------------------------------------------4第一章设计要求----------------------------------------------------------5 1.1设计任务-------------------------------------------------------------5 1.2基本要求-------------------------------------------------------------5 1.3选用器材-------------------------------------------------------------5 第二章系统工作原理------------------------------------------6 2.1系统的工作原理-----------------------------------------------------6 第三章电路设计--------------------------------------------------------------7 3.1方案的选择-----------------------------------------------------------7 3.1.1方案一----------------------------------------------------------7 3.1.2方案二----------------------------------------------------------7 3.1.3确定方案-------------------------------------------------------7 3.2单元电路设计--------------------------------------------------------8 3.2.1以锁存器为中心的编码显示电路----------------------------------------------8 3.2.2倒计时显示电路的设计---------------------------------------------8 3.2.3报警电路的设计---------------------------------------------9 3.2.4脉冲产生电路的设计----------------------------------------------10 3.3整体电路--------------------------------------------------------10 3.4 555多谐振荡器的脉冲波形图--------------------------------------------------------11 3.5电路元件选择--------------------------------------------------------12 第四章电路实验与调试---------------------------------------------------13 4.1焊接--------------------------------------------------------------------13 4.2调试中出现的问题及解决-----------------------------------------13 4.3P C B板图--------------------------------------------------------14 4.4焊接的实物图--------------------------------------------------------14 第五章设计总结-----------------------------------------------------------15 参考文献-----------------------------------------------------------15
09电子信息工程专业技能训练总结 题目：四路抢答器设计 班级：电子信息工程092班 姓名： 学号： 2012年5月
四路抢答器设计 一、设计要求及方案设计 1.1设计任务和要求 1）设计任务 设计一台可供4名选手参加比赛的智力竞赛抢答器。用数字显示抢答倒计时间，由?9?倒计到?0?时，无人抢答，蜂鸣器连续响1秒。选手抢答时，数码显示选手组号，同时蜂鸣器响1秒，倒计时停止。 2）设计要求 (1)4名选手编号为：1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。 (2)给主持人设置一个控制按钮，用来控制系统清零（抢答显示数码管灭灯）和抢答的开始。 (3)抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，并在抢答显示器上显示该编号，同时扬声器给出音响提示，封锁输入编码电路，禁止其他选手抢答。抢答选手的编号一直保持到主持人将系统清零为止。 (4)抢答器具有定时（9秒）抢答的功能。当主持人按下开始按钮后，定时器开始倒计时，定时显示器显示倒计时间，若无人抢答，倒计时结束时，扬声器响，音响持续1秒。参赛选手在设定时间（9秒）内抢答有效，抢答成功，扬声器响，音响持续1秒，同时定时器停止倒计时，抢答显示器上显示选手的编号，定时显示器上显示剩余抢答时间，并保持到主持人将系统清零为止。 (5)如果抢答定时已到，却没有选手抢答时，本次抢答无效。系统扬声器报警（音响持续1秒），并封锁输入编码电路，禁止选手超时后抢答，时间显示器显示0。 的脉冲信号，作为 (6)可用石英晶体振荡器或者555定时器产生频率为1H z 定时计数器的CP信号。
数字电路课程设计任务书
数字电路设计说明书 学院名称：计算机与信息工程学院 班级名称：通信14 学生姓名：余浩 学号： 2014211453 题目：八路智力抢答器设计 指导教师:刘晓兰 起止日期: 2015.12.21--2016.1.3
第一部分:正文部分 一选题的相关背景: 当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，而在竞赛中往往分为几组参加，这时针对主持人提出的问题，如果要是让抢答者用举手等方法，这在某种程度上会因为主持人的主观误断造成比赛的不公平性。比赛中为了准确、公正、直观地判断出第一抢答者，这就要有一种抢答设备作为裁判员，这就必然离不开抢答器。 抢答器是一种应用非常广泛的设备，在各种竞赛、抢答场合中，它能迅速、客观地分辨出最先获得发言权的选手。早期的抢答器只由几个三极管、可控硅、发光管等组成，能通过发光管的指示辩认出选手号码。现在大多数抢答器均使用单片机或数字集成电路，并增加了许多新功能，如选手号码显示、抢按前或抢按后的计时、选手得分显示等功能。 简易逻辑数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。 通过这次课程设计,初步掌握数字电路抢答器的调整及测试方法，提高思考能力和实践能力。同时通过本课题设计，巩固已学的理论知识，建立逻辑数字电路的理论和实践的结合，了解多功能抢答器各单元电路之间的关系及相互影响，从而能正确设计、计算定时计数的各个单元电路。初步掌握多功能抢答器的调整及测试方法。 随着改革开放事业的不断深入，促使人们学科学、学技术、学知识的手段多种多样，抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。但抢答器的使用频率校低，且有的要么制作复杂，要么可靠性低，减少兴致。作为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使（电子器件的）抢答器损坏，再购置的麻烦和及时性就会影响活动的开展。目前多数抢答器存在3个不足之处：首先，现场线路连接复杂。因为每个选手位于抢答现场的不同位置，每个选手与控制台之间要有长长的连接线。选手越多，连接线就越多、越乱，这些连接线不仅影响了现场的美观，而且降低了抢答器的可靠性，增加了安装的难度，甚至影响了现场人员的走动。其次，电路复杂。因为简单逻辑电路只完成号码处理、计时、数据运算等功能，其它功能如选手号码的识别、译码、计分显示等仍只能通过数字集成电路完成。采用简单逻辑电路扫描技术识别选手抢按号码时，电路的延迟时间较大，最后导致容易出现选手抢按成功现象。
一：摘要 抢答器是在智力竞赛中为了答题时方便进行抢答而设计的一种优先判决器电路，本次的课程设计要求是可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别。此时，电路具备自锁功能，使别组的抢答开关不起作用。设置记分电路。每组在开始时预置成100分，抢答后主持人记分，答对依次加10分。设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。按照这样的规律进行智力竞赛抢答游戏，要完成这些逻辑功能，这个电路应该包括鉴别模块，计数模块，报警模块，译码模块，计分模块，分频模块。 关键词：抢答封锁鉴别计数报警 二：设计要求 1：抢答器同时供四组选手比赛，分别用四个按钮S0，S1，S2，S3表示。 2：设置一个系统清除和开始抢答的总控制开关又主持人作用RST. 3：抢答器具有锁存与显示功能，即锁定最先抢答的选手的编号并由LED显示出来 4：选手的抢答实行优先制，即当第一个选手按下抢答键时，其他选手的按键不再有效直到主持人将系统清楚 5：抢答器具有定时功能，每次抢答时间先前设定，超出抢答时间就会出现报警提示，此轮抢答作废 6：如果答对由主持人记分。初始预置100分，每答对一次加十分 三：方案论述 3.1抢答器的鉴别模块 在这个模块中主要实现的是抢答过程中的前大功能，如果选手出现超前抢答则发出警告报警声，并能记录抢答者编号。实现当有一路抢答器按键按下时，其他抢答器信号将被改抢答器封锁而不能正常抢答。其中四个抢答信号：S0，S1，S2，S3；抢答状态显示信号states 抢答与报警时钟信号clk2；系统复位信号rst；报警信号warm. 3.2抢答器计数模块 在这个模块中主要实现抢答器的计时功能，在有抢答器按键按下后的20秒的倒计时，并且在20秒内倒计时后无人抢答就显示抢答超时并报警提示。在这其中有时钟信号clk1；系 统复位信号ret；抢答是能信号start；无人抢答信号warm；计时终止信号stop；计时十位和计时个位信号tb,ta。 3.3报警模块 在这个模块中主要实现抢答过程中的报警功能。在有限时间内无人抢答或者超前抢答都会用报警声来提示。其中包括计时停止信号stop；状态输出信号alm；计数脉冲clk。 3.4译码模块 在这个模块中主要实现抢答过程中将BCD码转换成7段得功能。 3.5分频模块 在这个模块中主要实现抢答过程中所需要的时钟信号。 3.6记分模块 这个模块主要实现抢答者答对时加十分的功能。 3.7顶层文件
EAD实训 课程设计报告 课题基于multisim的四路抢答器设计教师 专业13电气工程及其自动化 学号 姓名
2016、4、28 一．设计题目 基于Multisim四路抢答器设计 二．主要容 设计4人数字式竞赛抢答器 三．具体要求 （1）在给定5V直流电源电压的条件下设计一个可以容纳四组参赛者的抢答器，组成设定一个抢答按钮供参赛者使用。 （2）设置一个系统清零和抢答控制开关K（该开关由主持人控制），当开关K被抢按下时，抢答开始（允许抢答），打开后抢答电路清零。 （3）抢答器具有一个抢答信号的鉴别、锁存及显示功能。即有抢答信号输入（参赛者的开关中任意一个开关被按下）时，锁存相应的编号， 并在LED数码管上显示出来，同时扬声器发生声响。此时再按其他 任何一个抢答器开关均无效，优先抢答选手的编号一直保持不变，直 到主持人将系统清除为止。 四．进度安排 第一天上午：介绍设计所用仿真软件；布置任务，明确课程设计的完整功能和要求。 下午：图书馆查阅资料。 第二天全天：消化课题,了解设计要求，明确被设计系统的全部功能。
第三天全天：确定总体设计方案，画出系统的原理框图。 第四天全天：绘制单元电路并对单元电路进行仿真。 第五天全天：分析电路，对原设计电路不断修改，获得最佳设计方案。 第六天上午：完成整体设计并仿真验证。 下午：准备课程设计报告。 第七天上午：对课程设计进行现场运行检查，给出实践操作成绩。五．成绩评定 成绩分为三部分：考勤占30%，实践操作占40%，课程设计报告占30% 基于Multisim四路抢答器设计 一．设计容 基于Multisim四路抢答器设计 二．设计目的及要求 1．掌握抢答器的工作原理及其设计方法 2. 学会用Multisim10软件操作实验容 3. 掌握设计性试验的实验方法 基本要求： (1)在给定5V直流电源电压的条件下设计一个可以容纳四组参赛者的抢答
基于EDA的智力抢答器的课程设计说明
山东建筑大学课程设计说明书 目录 摘要 1、课程设计目的与要求 (1) 2、课程设计原理 (1) 3、课程设计内容 .................................................................................... .. (2) 3.1软件整体设计 (3) 3.2总体设计电路 (3) 3.3模块设计和相应模块程序 (4) 3.3.1抢答鉴别模块 (4) 3.3.2计时模 块 (7) 3.3.3数据选择模块和译码模 块 (9) 3.3.4仿真及仿真结果分析 (11) 结论与致谢 (12) 参考文献 (13) 附录 (14)
摘要 抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，同时电路将其他各组按键封锁，使其不起作用。若抢答时间内无人抢答，警报器发出警报。回答完问题后，由主持人将所有按键恢复，重新开始下一轮抢答。 因此要完成抢答器的逻辑功能，该电路至少应包括抢答鉴别模块、计时模块、选择模块和报警模块组成。 关键词：抢答鉴别封锁计时报警Verilog HDL
山东建筑大学课程设计说明书 1、课程设计目的与要求 根据设计要求分析智力抢答器的功能，掌握设计中所涉及到抢答锁存；抢答计时；数据选择；译码显示、Verilog HDL语言的编程技术，阐明设计原理。 设计供4个代表队比赛用的智力抢答器，技术参数和设计要求： （1）系统复位和抢答控制开关。由主持人控制。 （2）复位后，主持人宣读试题，按下开始键，发动开始抢答命令，启动抢答限时计数器。若在按下开始按键前有人抢答，犯规电路将发出声光提示，显示犯规组号。 （3）抢答器具有锁存与显示功能。在限时内，选手按动按钮，锁存相应的编号，并在LED数码管上显示。若限时到，则声光显示。 （4）抢答器具有定时抢答功能。如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。 2、课程设计原理 2.1功能分析 抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮无效；设置一个主持人“复位”按钮，主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，用LED数码管显示抢答组别，蜂鸣器发出2~3s的音响。 2.2设计思路 此设计问题可分为第一信号鉴别、锁存模块、答题计时电路模块、计分电路模块和扫描显示模块四个模块构成。 ①此设计问题的关键是准确判断出第一抢答者并将其锁存，实现的方法可使用触发器或锁存器，在得到第一信号后将输入封锁，使其它组的抢答信号无效。 ②形成第一抢答信号后，用编码、译码及数码显示电路显示第一抢答者的组别，用第
电工学实验A（下）实验报告 4人竞赛抢答器的设计 学院名称：材料科学与工程 班级：10级4班 姓名：XXX 学号：1810004XX 成绩： 2013 年 1 月 12 日
目录 第一篇实验设计任务介绍 (3) 1.1设计题目 (3) 1.2实验目的 (3) 1.3实验内容 (3) 1.4实验要求 (4) 第二篇设计背景 (5) 第三篇设计原理 (5) 3.1抢答器的主要功能简介 (5) 3.2抢答器工作原理 (7) 3.2.1 74LS175原理介绍 (7) 3.2.2 74LS00原理介绍 (9) 3.2.3．555原理介绍 (11) 第四篇设计电路图介绍 (14) 4.1电路设计图 (14) 4.2．元件清单 (15) 第五篇心得体会 (15)
第一篇实验设计任务介绍 1.1设计题目 数控增益放大器的设计 1.2实验目的 1、掌握面包板搭接电路技术； 2、学习调试系统电路，提高实验技能； 3、了解竞赛抢答器的工作原理及其结构。 1.3实验内容 1、设计任务： 设计制作一个可容纳四组参赛的数字式抢答器。 2、设计要求： （1）每组设置一个抢答按钮，供抢答者使用； （2）电路具有第一抢答信号的鉴别和锁存功能； （3）在主持人将系统复位并发出抢答指令后，若有参赛者按抢答开关，则提醒主持人（音频提示或信号灯亮），同时显示出抢答者的组别； （4）同时电路应具备自锁功能，使别组的抢答开关不起作用； （5）要求电路主要选用中规模TTL或CMO S集成电路。 3、设计要点: （1）抢答控制器：竞赛抢答器的核心，当任意一位参赛者按下开关时，抢答控制器立刻接受该信号，则提醒主持人（音频提示或信号灯亮），同时显示出抢答者的组别。 与此同时，封锁其他参赛者的输入信号，这就要求抢答器的分辨能力高(CP
电子技术 课程设计 成绩评定表 设计课题：智力竞赛抢答器 学院名称：电气工程学院 专业班级：电气1503 学生：段帅朋 学号： 201523010310 指导教师： 设计地点：31-220 设计时间： 2017.6.26-2017.7.2
电子技术课程设计任务书
目录 1.绪论 (3) 1.1设计目的 (3) 1.2 设计要求 (3) 2.方案设计 (3) 2.1系统工作流程图 (3) 2.2 元器件清单 (4) 2.3主要元器件选择与分析 (5) 2.3.1 轻触开关 (5) 2.3.2 74LS192计数芯片 (5) 2.3.3共阴极数码管以及其驱动芯片74LS48 (6) 2.3.4 74LS175四路D触发器 (7) 2.3.5 555定时器 (8) 2.3.6 集成门电路 (8) 2.3.7 无源蜂鸣器 (8) 3.原理分析 (9) 3.1 抢答必答模式选择及其指示电路 (9) 3.2 抢答电路 (9) 3.3 脉冲产生电路 (10) 3.4单稳态定时电路 (11) 3.5 定时电路 (12) 3.6 音响电路 (13) 3.7整机电路分析 (13) 3.8加减分数电路 (14) 4.设计总结 (15)
1.绪论 1.1设计目的 1、注重培养学生正确的设计思想，掌握课程设计的主要容、步骤和方法。 2、巩固加深对电子技术基础知识的理解，培养学生发现问题、独立分析问题、解决问题，提高综合运用所学知识的能力。 3、通过查找资料、选方案、设计电路、写报告等环节的训练，熟悉设计的过程、步骤。为以后从事电子电路设计、研制电子产品打下基础。 4、了解电子线路设计的工程，学会书写设计说明书。 5、培养学生严肃、认真的科学态度和工作作风。 6、在课余实践，有效地激发学生对电子设计的兴趣，丰富课外生活。 7、培养学生自主学习能力，扩展知识面。 8、提高动手能力的同时对常用的集成芯片有一定的了解，在电路设计方面有感性的认识。 9、另外还要掌握电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。这样才能在分析电路有良好的思路，便于找出错的原因。 1.2 设计要求 用TTL或CMOS集成电路设计智力竞赛抢答器逻辑控制电路，具体要求如下： 1. 抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。 2. 判别选组电路。能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有光、声显示和呜叫指示。 3. 计数、显示电路。每组有三位十进制计分显示电路，能进行加/减计分。 4. 定时及音响。必答时，启动定时灯亮，以示开始，当时间到要发出单音调“嘟”声，并熄灭指示灯。抢答时，当抢答开始后，指示灯应闪亮。当有某组抢答时，指示灯灭，最先抢答一组的灯亮，并发出音响。也可以驱动组别数字显示（用数码管显示）。 2.方案设计 2.1系统工作流程图 系统流程图如2.1所示，控制电路是核心组成部分，它控制抢答电路、音响电路、指示灯电路以及定时电路。主要由门电路与门、与非门、或门等实现控制逻辑。主持人和参赛选手都是通过按钮输入控制信号到控制电路，通过控制电路的逻辑实现对各个模块的控制。1K脉冲主要用于触发器时钟，秒脉冲主要用于计时器。
四 路 抢 答 器 设 计 实 验 报 告 信息科学技术学院自动化 *班 ****
四路抢答器设计实验报告 一、设计任务： 1、巩固和加深对电子电路基本知识的理解，提高综合运用本课程所学知识的能 力。 2、养成根据设计需要选学参考书籍，查阅相关手册、图表和文献资料的自学能力。 3、通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、 调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。 4、学会简单电路的实验调试和性能指标的测试方法，提高学生动手能力和进行 数字电子电路实验的基本技能。 二、技术指标 抢答器是一种具有优先输出的电子电路。它的基本功能是，在四组参赛的 情况下，首先抢答者发出抢答信号，此时其他参赛组的抢答电路即失去控制作 用。在优先抢答者解除抢答信号后，电路才自动恢复到各组又可均等抢答的状 态中。 1、设计一个可供 4 人进行的抢答器。 2、系统设置复位按钮，按动后，重新开始抢答。 3、抢答器开始时数码管无显示，选手抢答实行优先锁存，优先抢答选手的编号 一直保持到主持人将系统清除为止。抢答后显示优先抢答者序号，同时发出音响。 并且不出现其他抢答者的序号，这样其它选手无法再抢答，达到抢答目的。 4、抢答器具有定时抢答功能，本抢答器的时间设定为10 秒，当主持人启动“开始” 开关后，定时器开始减计。 5、设定的抢答时间内，选手可以抢答，这时定时器开始工作，显示器上显示 选手的号码和抢答时间。并保持到主持人按复位键。 6、当设定的时间一到，而无人抢答时，本题报废，选手们无法再抢答，同时 扬声器报警发出声音，定时器上显示 0。
四人智力抢答器课程设计 报告 Prepared on 22 November 2020
数字电子技术课程设计报告 设计课题: 四人智力竞赛抢答器 学院: 专业: 电子信息工程 班级: 2010级电信(1)班 姓名: 学号: 日期 2012年 12月9日——2012年12月23日指导教师:
摘要 在各种智力竞赛场合，抢答器是必不可少的最公正的用具。 通过本学年的《数字电路技术》的学习我们知道了它的原理其实是比较简单的，主要就是通过四D触发器74LS175为中心构成编码锁存系统控制选手的抢答情况，再通过逻辑电路将输入开关、脉冲及输出LED灯、数码管和扬声器连接起来即可。电路由主体电路和扩展电路两部分组成，主体电路主要由74LS175，即4D触发器来构成抢答锁存器，由主持人来控制74LS175的清零端。当清零端为高电平“1”时，选手开始抢答，最先按键的选手相应的LED发光二极管发光，并且扬声器发出声音，同时，由4个Q及门电路组成的锁存电路来控制其他选手再按键时不再起作用。扩展电路主要包括秒脉冲发生电路和定时电路，并且在设计中加入了报警电路，以提示选手和观众。 经Proteus仿真软件验证抢答器原理图无误，可实现设计所要求功能。 关键词：四人智力竞赛抢答器、74LS175、脉冲、锁存器 目录 1 设计任务及要求 (1) 2 比较和选定设计的系统方案、画出系统框图 (1) 方案比较 (1) 系统框图 (3)
3单元电路设计、参数计算和器件选择 (3) 抢答电路设 (3) 定时电路设计 (6) 报警电路设计 (9) 4完整的电路图及电路的工作原理 (10) 完整电路图 (10) 工作原理..............................................................................11 5经验体会. (12) 参考文献 (12) 附录A：系统电路原理图 (13) 附录B：元器件清单 (14)
摘要 现代生活中，数字电路产品与我们接触的是越来越平凡了，包括计算机、电子表、智能仪器表及其它很多领域中，它给我们带来的不仅是工作上的方便，而且也给我们的生活娱乐添滋加彩。这次EDA课程设计中，我做的是四人抢答器，基于设计要求，本文主要是从锁存器及计数器功能和VHDL语言着手，但侧重点在用VHDL语言上。首先简单介绍一下数字电路、EDA、VHDL等的有关知识，其次介绍了一下设计要求和我的设计构想，再运用VHDL语言特点，写出程序代码，最后是一些总结和抢答器部分实验电路图与倒计时设计的电路图和用MAX+PLUSII软件仿真的结果部分图附录等部分。 关键词：置位；复位；锁存；计数器；七段显示器；MAX+PLUSII；译码器 目录 摘要： (1) 引言: (2) 一、设计任务及要求: (2) 二、题目分析与整体构思: (2) 三、VHDL程序设计: (3) 四、心得体会及模型评价与推广: (5) 附录: (6) 参考文献: (10)
引言 数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。 EDA技术又称电子设计自动化，它是为解决自动控制系统设计而提出的，从70年代经历了计算机辅助设计（CAD），计算机辅助工程（CAE），电子系统设计自动化（ESDA）3个阶段。前两个阶段的EDA产品都只是个别或部分的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提出了并行设计环境概念，提供了独立于工艺和厂家的系统级的设计工具。 VHDL（VERY HIGH SPEED INTEGRA TED CIRCUIT HARDW ARE DESCRIPTION LANGUAGE）语言最早是有美国国防部提出的，它支持行为领域和结构领域的硬件描述，并且可以从最抽象的系统级一直到最精确的逻辑级，在描述数字系统时，可以使用前后一致的语义和语法跨越多个层次，并且使用跨越多个级别的混合描述模拟该系统。因此，它可以由高层次行为描述子系统及低层次详细实现子系统所组成的系统模拟。它有两个版本IEEEStd1076-1987[LRM87]和IEEEStd1076-1993[LRM93]，他们并不完全兼容，但做一些修改就可以兼容了。 许多公司都为VHDL开发出了编译和仿真软件，其中Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面。 一、设计任务及要求： 本设计要求做一个四人抢答器，并要求当有某一参赛者首先按下抢答开关时，相应 显示灯亮并报警，此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于等于100s（显示0-99），时间采用倒计时方式。当到达限定时间，发出警告。 二、题目分析与整体构思： 对于一个四人抢答器，四个选手在电路中的起始控制作用是一样的，当裁判员宣布开始抢答时，谁先按下他前面的控制开关，他的灯就会亮，而且这时其他人再怎么按，也就不会亮了，说明每个人对其他人都有一个先发制人的作用，及每个人都在时间控制下，能锁存住其他选手的功能。当有一个指示灯亮了，计数器就开始从99开始倒计时，到0时还要警告声，这样计数器开始工作就是在指示灯的指示下工作。 可以设四个人分别为输入端A，B，C，D；因为四个输入端在VHDL中，要求四个输入端
智力竞赛抢答器设计
项目任务书题目：智力竞赛抢答装置的设计与调试 系部电子信息工程学院 学科门类工学 专业光电信息工程 2014年12月15日
智力竞赛抢答装置的设计与调试 摘要 随着科学技术的不断发展，促使人们学科学、学技术、学知识的手段多种多样。抢答 器作为一种工具，已广泛应用于各种智力和知识竞赛场合。但抢答器的使用频率较低，且有的要么制作复杂，要么可靠性低，减少兴致。做为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使（电子器件的）抢答器损坏, 再购置的麻烦和及时性就会影响活动的开展,因此设计了本抢答器。 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。 关键词：抢答电路定时电路报警电路时序控制
目录 一引 言 (1) 1.1课题来源及意义 (2) 1.2 研究现状及趋 势 (3) 二系统设计 (4) 2.1概述 (5) （阐述抢答器的系统原理，包括综述，组成框图及各部分介绍） 2.2方案比较 (6) （总结各个方案的优缺点，比较几种方案） 2.3 方案确定 (7) （通过上节内容中的几种方案的比较，得出最优方案，并详细介绍）三电路设计与调试 (8) （包括单元电路设计，参数计算，元器件选型，最终得出总电路图，并阐述调试方法与过程）
四总结与展 望 (9) （总结你的设计方案的优缺点，并提出改进方案） 4.1总结 (10) 4.2展 望 (11) 参考文献 (12) 附录 (13) （附系统总体电路图，用正规软件绘制）
电子技术课程设计 八 路 智 力 抢 答 器 院系: 电气工程与自动化 班级: 姓名: 学号: 指导老师：
目录 一引言 (1) 1.1 设计要求 (1) 1.2 功能要求 (2) 1.3 整体概要 (2) 二方案设计与论证 (3) 2.1 方案一 (3) 2.2 方案二 (3) 三系统分析与设计 (4) 3.1 抢答器电路设计与相关元器 (4) 3.2 定时电路设计与相关元件 (6) 3.3 报警电路设计与相关元器件 (8) 3.4 时序电路与相关元器件 (8) 3.5 智力抢答器电路原理图 (9) 3.6 元器件清单 (10) 四电路仿真 (11) 五实物制作 (13) 六元器件清单 (16) 七设计总结体会 (17) 八参考文献 (18)
一引言 智力竞赛是一种生动活泼的教育方式，而抢答就是智力竞赛中非常常见的一种答题方式。抢答能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们迅速增加一些科学知识和生活常识。但是，在这类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。 1.1、设计要求 （1）设计一个智力抢答器,可同时供8名选手或8个代表队参加比赛.他们的编号分别是1、2、3、4、5、6、7、8，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 （2）节目主持人设置一个控制开关,用来控制系统的复位和抢答开始. （3）抢答器具有数据锁存和显示功能.抢答开始后,若有选手按动抢答按钮,编号立即锁存,并在LED数码管上显示出选手的编号,同时扬声器发出声音提示.此外封锁输入电路,禁止其它选手抢答.优先抢答的选手的编号一直保持到主持人将系统复位为止. 1.2、功能要求 （1）抢答器具有定时抢答功能.且一次抢答的时间可由主持人设定.当节目主持人启动”开始”键后,要求定时器立即开始减计时,并用显示器显示,同时扬声器发出短暂的声响,声响持续时间0.5S左右. （2）参赛选手在设定的时间内抢答,抢答有效,定时器停止工作,显示器上显示选手的编号和抢答时刻的时间,并保持到主持人将系统消零为止. （3）如果定时抢答器时间已到,却没有选手抢答时,本次抢答无效,系统短暂报警,并封锁输入电路,禁止选手超时后抢答,时间显示器显示00. 1.3、整体概述 （1）数字抢答器由主体电路与扩张电路组成.优先编码电路,锁存器,译码电路将参赛队的输入信号在显示器上输出:用控制电路和主持人的开关启动报警电路,以上两部分
课程设计说明书 2015-2016 学年第 1 学期 学院： 专业： 学生姓名：学号：31 课程设计题目：4路抢答器（含直流电源）制作指导教师： 日期：2015-12-18
目录 1、课程设计目的 (3) 2、课程设计内容和要求 2.1、设计内容 (3) 2.2、设计要求 (3) 3、设计方案 (3) 3.1.1、设计电路功能的分析 (3) 3.1.2、方案论证 (4) 3.2、主要芯片介绍 (4) 3.3、抢答电路设计 (8) 3.4、显示电路设计 (9) 3.5、555震荡电路设计 (9) 3.6、电源电路 (10) 3.7、时钟电路 (10) 3.7、违规控制 (11) 3.9、整体电路 (11) 4、课程设计总结 (12) 5、参考文献 (12)
1 课程设计的目的 1，了解抢答器电路设计的基本实现原理； 2，掌握时序逻辑电路的逻辑功能和使用方法； 3、Protues仿真。 2 课程设计的设计和要求 2.1 设计内容 1，查阅所用器件技术资料，详细说明设计的抢答器电路工作流程； 2，抢答器电路采用与编码器、译码器、定时器、电阻、电容、与或非门等电子器件构成，参加组数为四组。 3，电路可以实现由选手按键先后判断谁获得答题权；抢答成功时点亮相应的指示灯，且抢答成功选手号数在数码管上显示。 4，主持人没有按抢答开始按键时，若有人抢答，抢答无效，且该选手直接取消抢答资格； 5, 抢答开始后有20S抢答倒计时，成功抢答后要有60S回答问题倒计时。 2.2 设计要求 基本要求： (1) 在抢答开始后，若有参赛者按下抢答按钮，能准确判断出最先按下抢答按钮的参赛选手，并把其编号显示出来。 (2) 成功抢答后，若再有人按下抢答按钮，抢答状态不发生改变。 (3)具有复位功能，按下复位按钮，可进入下一次抢答准备阶段。 (4)要完成作品的仿真演示（用proteus仿真软件实现）和实物制作（万能板上焊接电路），且作品设计中只能用编码器、译码器、定时器、电阻、电容、与或非门等基本器件或芯片，不可以用单片机或PLC等控制器。 （5）作品工作电压只提供交流220V电源，作品中所用其他电压由交流220V 电源进行转换供给，电源转换电路须自行设计制作。 发挥部分： （1）抢答开始后要有20S抢答倒计时，成功抢答后要有60S回答问题倒计时。 （2）若抢答者违规，能实现用指示灯记录违规情况，达到一定违规次数后有相应处理措施。 （3）在实现上述功能外，可自行设计增加具有创新特色的抢答器附加功能。 3 方案的设计 3.1.1设计电路功能的分析 通过任务书可知该电路的功能为：1，主持人还没说开始抢答，选手不能抢答，如果有选手在主持人还没说开始抢答时抢答会被视为违规操作，违规者直接取消抢答资格；2，主持人说开始抢答时，选手开始抢答,抢答开始后有20S抢答倒计时；3，抢答时，分辨出选手按键的先后并锁存优先抢答器的编号，使非优先者抢答无效；4，抢答成功的人对应的发光二级管亮并数码管显示对应的号数；5，抢答时间有60秒，60秒后自动复位，若60秒内回答完，可以手动复位。
智力竞赛抢答器逻辑电路设计 一、抢答器的简要 智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起 参赛者和观众的极大兴趣，并且能在极短的时间，使人们增加一些科学知识和生活知识。 实际进行智力竞赛时，一般分为若干组，各组对主持人提出的问题，分必答和抢答 两种。必答有时间限制，至恫寸要告警，回答问题正确与否，由主持人判别加分还是减分， 成绩评定结果要用电子装置显示。抢答时，要判定哪组优先，并予以指示和鸣叫。 二、抢答器的任务与要求 设计要求：每组设置一个抢答器按钮，供抢答者使用。电路具有第一抢答信号鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若抢答者按动抢答开关，则该组指示灯亮并组别鉴别显示电路显示抢答者的组别，同时扬声器发出“嘀-嘟”的双响，音响持续2-3S。电路具备自锁功能，使别组的抢答器开关不起作用。 设计任务：本题的根本任务是准确判别第一抢答者的信号并将其锁存。实现这功能可用触发器或锁存器等。在得到第一信号后应该将其电路的输出封锁，使其他组的抢答信号无效。同时还必须注意，第一抢答信号必须在主持人发出抢答命令后才有效，否则应视为提前抢答而犯规。当电路形成第一抢答信号之后，LED显示组电路显示其组别。还可鉴别出的第一抢答信号控制一个具有两种工作频率交换变化的音频振荡器工作，使其推动扬声器发出响音，表示该题抢答有效。 三、设计方案 用TTL或CMOS集成电路设计智力竞赛抢答器逻辑控制电路，具体要求如下： 1.抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。 2.判别选组电路。能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有光、声显示和呜叫指示。
四人智力竞赛抢答器
4人智力竞赛抢答器 内容摘要： 该抢答器用数字显示抢答倒计时时间，由“9”倒计到“0”时，蜂鸣器连续响0.5秒。选手抢答时，显示选手号，同时蜂鸣器响1秒，倒计时停止。 该电路采用石英晶体振荡器产生频率为1Hz的脉冲信号，起振快，定时精度高，使用方便。 抢答器电路：该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。 定时电路：节目主持人根据抢答题的难易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置。 抢答具有数据锁存功能。并将所存数据用LED七段数字显示器显示出来。同时蜂鸣器发出间歇式声响持续时间为1秒。主持人清零后声音提示会立即停止。 音响电路：扬声器发生指示开始抢答、参赛选手按键抢答选中、无人抢答且抢答时间到。 时序控制电路：时序控制电路是抢答器设计的关键，它要完成以下三项功能： ①主持人将控制开关拨到“开始”位置时，扬声器发声，抢答电路和定时电路进入正常抢答工作状态。 ②当参赛选手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作。 ③当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定时电路停止工作。 一、设计内容及要求： 1. 设计内容：本课题要求设计一台可供4名选手参加比赛的智力竞赛抢答器。 2. 设计要求： 1)4名选手编号为；1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应， 也分别为1，2，3，4。 2)给主持人设置一个控制按钮，用来控制系统清零（编号显示数码管灭灯）和抢答的 开始。 3)抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，改选手 编号立即锁存，并在编号显示器上显示该编号，同时扬声器给出音响提示，同时封 锁输入编码电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系 统清零为止。 4)抢答器具有定时（9秒）抢答的功能。当主持人按下开始按钮后，要求定时器开始
基于74LS74 D触发器的四路抢答器 1.实验目的 利用74LS74 D触发器设计供4人用的抢答器，用以判断抢答优先权，并可以实现如下功能： （1）抢答开始之前，主持人按下复位按钮，所有指示灯和数码管均熄灭； （2）主持人宣布开始抢答后，先按下按钮者对应的指示灯点亮，同时数码管显示该选手的序号； （3）此后他人再按下各自的按钮时，电路则不起作用。 2.总体设计方案或技术路线 四路抢答器方案流程图 （1）抢答控制电路由两片74LS20与非门实现； （2）选手抢答输入端、主持人控制端由两片D触发器实现； （3）灯光提示电路由高电平指示灯与CD4511数码管实现。 3.实验电路图 （1）直流稳压电源 1台 （2）EEL-6模拟、数字电子技术实验箱 1台 （3）74LS74 D触发器 2片 （4）74LS20与非门 2片 （5）CD4511数码管 4只 （6）导线若干 5.理论分析或仿真分析结果 （1）主持人按下控制开关，将开关置于“清零”位置，D触发器置零，此时所有的指示灯和数码管均熄灭，选手按下按钮，指示灯和数码管均无任何反应； （2）主持人将开关置于“1”位置，指示灯亮，发出答题信号，此时，选手按下相应的按钮，指示灯亮，数码管显示选手的序号，并且优先作答者对应的74LS20与非门的输出将封锁其他选手的信号的输出，使其按钮不发挥作用，直到主持人再次清除信号为止； （3）主持人再次清零后，进入下一个答题周期。 6.详细实验步骤及实验结果数据记录（包括各仪器、仪表量程及内阻的记录） （1）复位功能（主持人置“0”）
码管的状态。 7.实验结论 根据本设计电路可实现预定的主持人清零复位、选手抢答以及抢答提示等基本功能，各功能模块均能正常工作，达到设计要求，完成了设计任务。 8.实验中出现的问题及解决对策 （1）数码管接触不良，导致开始阶段数码管显示异常。 对策：更换导线，排除故障；
一．设计题目： 四人智力竞赛抢答器 二．主要内容： 设计一个具有抢答，定时，显示功能的四人抢答电路 三．具体要求： （1）在给定5V直流电源电压的条件下设计一个可以容纳四组参赛者的抢答器，每组设定一个抢答按钮供参赛者使用。 （2）设置一个系统清零和抢答控制开关K（该开关由主持人控制），当开关K被按下时，抢答开始，打开后抢答电路清零。 （3）抢答器具有一个抢答信号的鉴别、锁存及显示功能。即有抢答信号输入时，锁存相应的编号，并在LED数码管上显示出来。 此时再按其他任何一个抢答器开关均无效，优先抢答选手的编 号一直保持不变，直到主持人将系统清除为止。 四．进度安排： 第一天上午：介绍设计所用仿真软件；布置任务。下午：查阅资料。第二天全天：消化课题,了解设计要求，明确被设计系统的全部功能。第三天全天：确定总体设计方案，画出系统的原理框图。 第四，五天全天：绘制单元电路并对单元电路进行仿真，改进。 第六天上午：完成整体设计并仿真验证。下午：准备课程设计报告。第七天上午：对课程设计进行现场运行检查，给出实践操作成绩。五．成绩评定 成绩分为三部分：考勤占30%，实践操作占40%，课程设计报告占30%。
四人智力竞赛抢答器 设计内容： 设计一个具有抢答，定时，显示功能的四人抢答电路 设计目的与要求： （1）掌握抢答器的工作原理及其设计方法。 （2）学会用Multisim10软件操作实验内容。 （3）掌握设计性试验的实验方法 基本功能： （1）在给定5V直流电源电压的条件下设计一个可以容纳四组参赛者的抢答器，每组设定一个抢答按钮供参赛者使用。 （2）设置一个系统清零和抢答控制开关K（该开关由主持人控制），当开关K被按下时，抢答开始（允许抢答），打开后抢答电路清零。 （3）抢答器具有一个抢答信号的鉴别、锁存及显示功能。即有抢答信号输入（参赛者的开关中任意一个开关被按下）时，锁存相应的编号，并在LED数码管上显示出来，同时扬声器发生声响。 此时再按其他任何一个抢答器开关均无效，优先抢答选手的编号一直保持不变，直到主持人将系统清除为止。