实验九、基于verilog的PS/2键盘设计进阶
一、前言及背景：
说到PS/2相信大家都不会陌生，不错的，我们日常的鼠标键盘大多是基于P S/2接口设计的。虽然USB鼠标大有取而代之之势，但是依然阻止不了我们这群IT菜鸟掌握它的强烈欲望，而使用verilog来做PS/2的解码更是需要我们把P S/2的传输协议理解的更透彻一些。所以，下面就让特权同学带领大家一步一步掌握PS/2。
PS/2接口标准的发展过程
随着计算机工业的发展，作为计算机最常用输入设备的键盘也日新月异。19 81年IBM推出了IBM pc/XT键盘及其接口标准。该标准定义了83键，采用5脚DIN连接器和简单的串行协议。实际上，第一套键盘扫描码集并没有主机到键盘的命令。为此，1984年IBM推出了IBM AT键盘接口标准。该标准定义了84~10 1键，采用5脚DIN连接器和双向串行通讯协议，此协议依照第二套键盘扫描码集设有8个主机到键盘的命令。到了1987年，IBM又推出了PS/2键盘接口标准。该标准仍旧定义了84~101键，但是采用6脚mini-DIN连接器，该连接器在封装上更小巧，仍然用双向串行通讯协议并且提供有可选择的第三套键盘扫描码集，同时支持17个主机到键盘的命令。现在，市面上的键盘都和PS/2及AT键盘兼容，只是功能不同而已。
(4)延时20us（如果此时正在发送起始位，则应延时40us）；
(5)输出起始位(0)到数据线上。这里要注意的是：在送出每一位后都要检测时
钟线，以确保PC机没有抑制PS/2设备，如果有则中止发送；
(6)输出8个数据位到数据线上；
(7)输出校验位；
(8)输出停止位(1)；
(9)延时30us（如果在发送停止位时释放时钟信号则应延时50us）；
通过以下步骤可发送单个位：
(1)准备数据位（将需要发送的数据位放到数据线上）；
(2)延时20us；
(3)把时钟线拉低；
(4)延时40us；
(5)释放时钟线；
(6)延时20us。
PS/2设备从PC机接收一个字节
由于PS/2设备能提供串行同步时钟，因此，如果PC机发送数据，则PC机要先把时钟线和数据线置为请求发送的状态。PC机通过下拉时钟线大于100us来抑制通讯，并且通过下拉数据线发出请求发送数据的信号，然后释放时钟。当PS/ 2设备检测到需要接收的数据时，它会产生时钟信号并记录下面8个数据位和一个停止位。主机此时在时钟线变为低时准备数据到数据线，并在时钟上升沿锁存数据。而PS/2设备则要配合PC机才能读到准确的数据。具体连接步骤如下：
(1)等待时钟线为高电平。
(2)判断数据线是否为低，为高则错误退出，否则继续执行。
(3)读地址线上的数据内容，共8个bit，每读完一个位，都应检测时钟线是否
被PC机拉低，如果被拉低则要中止接收。
(4)读地址线上的校验位内容，1个bit。
(5)读停止位。
(6)如果数据线上为0（即还是低电平），PS/2设备继续产生时钟，直到接收到
１且产生出错信号为止（因为停止位是1，如果PS/2设备没有读到停止位，则表明此次传输出错）。
(7)输出应答位。
(8)检测奇偶校验位，如果校验失败，则产生错误信号以表明此次传输出现错误。
(9)延时45us，以便PC机进行下一次传输。
读数据线的步骤如下：
(1)延时20us；
(2)把时钟线拉低
(3)延时４０μｓ
(4)释放时钟线
(5)延时２０μｓ
(6)读数据线。
下面的步骤可用于发出应答位；
(1)延时１５μｓ；
(2)把数据线拉低；
(3)延时５μｓ；
(4)把时钟线拉低；
(5)延时４０μｓ；
(6)释放时钟线；
(7)延时５μｓ；
(8)释放数据线。
键盘编码返回值介绍：
注意：键盘的返回值并不是和一般ASCII码相对应！
键盘的处理器如果发现有键被按下、释放或按住键盘，将发送扫描码的信息包到计算机。扫描码有两种不同类型的通码和断码，当一个键被按下或按住，就
下面要开始动手实践了，协议一大堆内容，我们要做的是一个相对比较容易的实验，达到入门的目的即可，当然更深入的探讨有兴趣的朋友可以在这个基础上继续。
实验内容
通过FPGA把大写字母A-Z转换成相应的ASCII码，只要字母按键被按下，就能在串口调试助手里显示相应大写字母。
四、verilog代码以及详细注释
除了顶层模块（ps2_key），三个底层模块分别为PS/2传输处理模块(ps2sc an)、串口传输模块(my_uart_tx)以及串口波特率选择模块(speed_select)（下面只给出顶层模块和PS/2传输处理模块的verilog代码，串口部分的设计可以参考串口通信设计）。
详细的project代码参考在同目录文件夹ps2verilog下，该代码下载配置后，接上PS/2键盘（注意PS/2一般不支持热拔插，最好CPLD下载后在掉电状态下插入PS/2键盘，然后上电），随后打开串口调试助手，如果按下键盘上A-Z任意个键，串口调试助手即可显示相应字母。（串口调试助手在附赠光盘软件目录下，注意设置好波特率，默认波特率为9600bps，代码中可以随意调整；8位数据，不需要校验位）。
数字系统设计与verilog HDL课程设计 设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号：031341025 姓名：杨存智 指导老师：黄双林
摘要 本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能
目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的 通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的
三江学院 本科生毕业设计（论文）题目基于51单片机的USB键盘设计与实现高职院院（系）电气工程及其自动化专业 学生姓名梁邱一学号 G105071013 指导教师孙传峰职称讲师 指导教师工作单位三江学院 起讫日期 2013年12月10日至2014年4月12日
摘要 随着计算机技术的不断更新和多媒体技术的快速发展,传统的计算机外设接口因为存在许多缺点已经不能适应计算机的发展需要。比起传统的AT，PS/2，串口，通用串行总线USB,具有速度快,使用方便灵活,易于扩展,支持即插即用,成本低廉等一系列优点,得到了广泛的应用。 本论文阐述了51系列单片机和USB的相关内容，详细介绍了系统的一些功能设计，包括硬件设计和软件设计。在程序调试期间用简单的串口通信电路，通过串口调试助手掌握了USB指令的传输过程，这对整个方案的设计起到了很大的指导作用。论文以单片机最小系统配合模拟键盘组成的USB键盘硬件系统，通过对D12芯片的学习与探索，在其基本命令接口的支持下，结合硬件进行相应的固件程序设计，使其在USB协议下，实现USB模块与PC的数据通信，完成USB键盘的功能模拟。 总结论文研究工作有阐述USB总线的原理、对本设计的系统要求作出了分析、根据要求选定元件和具体编程方案、针对系统所要实现的功能对相关芯片作了详细介绍以及在硬件部分设计了原理图。 关键词：USB；D12；PC
Abstract With the rapid development of computer technology and multimedia technology constantly updated, traditional computer peripheral interface because there are many shortcomings have been unable to meet the development needs of the https://www.doczj.com/doc/ac6166881.html,pared to traditional AT, PS / 2, serial, Universal Serial Bus USB, with fast, flexible and easy to use, easy to expand, support Plug and Play, a series of advantages, such as low cost, has been widely used. This paper describes the 51 series and USB related content, detailing some of the features of the system design, including hardware and software design.During debugging a simple serial communication circuit, through the serial port debugging assistant master USB transfer instructions, which designed the entire program has played a significant role in guiding.Thesis smallest single-chip system consisting of analog keyboard with a USB keyboard hardware system, by learning and exploration D12 chips, with the support of its basic command interface, in conjunction with the corresponding hardware firmware design, making it in the USB protocol, USB module data communication with the PC, the USB keyboard to complete the functional simulation. This paper summarizes research work has elaborated the principle of the USB bus, the system is designed to require the analysis, components and solutions based on the specific requirements of the selected programming for the system to achieve the function of the relevant chips are described in detail in the hardware part of the design as well as the principle of Figure. Keywords:USB；D12；PC
设计练习进阶 前言： 在前面九章学习的基础上，通过本章的练习，一定能逐步掌握Verilog HDL设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。有兴趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习，我们将在下一本书中介绍Verilog较高级的用法。 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign 结构。注意equal=(a==b)1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： " qual(equal),.a(a),.b(b)); 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。
在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和@(posedge clk)或@(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。 eset(reset),.clk_in(clk),.clk_out(clk_out)); endmodule 仿真波形： 练习：依然作clk_in的二分频clk_out，要求输出与上例的输出正好反相。编写测试模块，给出仿真波形。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL提供了条件语句供分支判断时使用。在可综合风格的Verilog HDL模型中常用的条件语句有if…else和case…endcase两种结构，用法和C程序语言中类似。两者相较，if…else用于不很复杂的分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是case…endcase 风格的代码。这一节我们给的是有关if…else的范例，有关case…endcase结构的代码已后会经常用到。 下面给出的范例也是一个可综合风格的分频器，是将10M的时钟分频为500K的时钟。
南京林业大学 实验报告 基于AT89C51 单片机4x4矩阵键盘接口电路设计 课程机电一体化设计基础 院系机械电子工程学院 班级 学号 姓名
指导老师杨雨图 2013年9月26日
一、实验目的 1、掌握键盘接口的基本特点，了解独立键盘和矩 阵键盘的应用方法。 2、掌握键盘接口的硬件设计方法，软件程序设计 和贴士排错能力。 3、掌握利用Keil51软件对程序进行编译。 4、用Proteus软件绘制“矩阵键盘扫描”电路，并用测试程序进行仿真。 5、会根据实际功能，正确选择单片机功能接线，编制正确程序。对实验结果 能做出分析和解释，能写出符合规格的实验报告。 二、实验要求 通过实训，学生应达到以下几方面的要求： 素质要求 1.以积极认真的态度对待本次实训，遵章守纪、团结协作。 2.善于发现数字电路中存在的问题、分析问题、解决问题，努力培养独立 工作能力。 能力要求 1.模拟电路的理论知识 2.脉冲与数字电路的理念知识 3.通过模拟、数字电路实验有一定的动手能力 4.能熟练的编写8951单片机汇编程序 5.能够熟练的运用仿真软件进行仿真 三、实验工具 1、软件：Proteus软件、keil51。 2、硬件：PC机，串口线，并口线，单片机开发板 四、实验内容
1、掌握并理解“矩阵键盘扫描”的原理及制作，了解各元器件的参数及格 元器件的作用。 2、用keil51测试软件编写AT89C51单片机汇编程序 3、用Proteus软件绘制“矩阵键盘扫描”电路原理图。 4、运用仿真软件对电路进行仿真。 五．实验基本步骤 1、用Proteus绘制“矩阵键盘扫描”电路原理图。 2、编写程序使数码管显示当前闭合按键的键值。 3、利用Proteus软件的仿真功能对其进行仿真测试，观察数码管的显示状 态和按键开关的对应关系。 4、用keil51软件编写程序，并生成HEX文件。 5、根据绘制“矩阵键盘扫描”电路原理图，搭建相关硬件电路。 6、用通用编程器或ISP下载HEX程序到MCU。 7、检查验证结果。 六、实验具体内容 使用单片机的P1口与矩阵式键盘连接时，可以将P1口低4位的4条端口线定义为行线，P1口高4位的4条端口线定义为列线，形成4*4键盘，可以配置16个按键，将单片机P2口与七段数码管连接，当按下矩阵键盘任意键时，数码管显示该键所在的键号。 1、电路图
基于FPGA的键盘接口设计 专业：电子信息科学与技术系作者：李先仙指导老师：刘强摘要：现场可编程逻辑门阵列FPGA （Field Programmalbe Gate Array）具有掩膜可编程门阵列的通用结构，由逻辑功能块排成阵列组成，并由可编程的互联资源连接这些逻辑功能块以及相应的输入/输出单元来实现不同的设计。在电子产品中，键盘是最基本的输入设备，然而在应用中都采用通用的键盘扫描器件是不现实的，需要单独设计成专用的小键盘。随着电子技术和EDA （Electronic Design Automatic，电子设计自动化）技术的发展，大规模可编程逻辑器件PLD（Programmable Logic Device）、现场可编程门阵列FPGA完全可以取代大规模集成电路芯片，实现计算机可编程接口的功能，并可将若干接口电路的功能集成到一片PLD或FPGA芯片中。鉴于大规模PLD或FPGA的计算机接口电路不仅具有集成度高、体积小和功耗低等优点，而且还具有独特的用户可编程能力，从而实现计算机系统的功能重构。本文设计首先介绍行列式键盘的原理和应用，通过对其接口电路的详细分析；然后利用VHDL硬件描述语言和FPGA器件并采用模块化设计的方法完成了基于FPGA的行列式键盘接口电路的设计；最后通过计算机仿真，对本文设计的行列式键盘接口电路的正确性进行了验证。 关键词：键盘；仿真；VHDL语言；FPGA；模块化设计 Based on FPGA Keyboard Connection Design Major:Electronic Information Science and Technology Author: Li Xianxian Instructor: Liu Qiang Abstract: The Filed Programmmalbe Gate Array,shorted by FPGA,which has a mask-programmable gate array of generic structure and function blocks in the logic array of line,through a programmable logic of internet resources connecting these function blocks and the corresponding input/output modules to achieve different design.In electronic products,the keyboard is the most basic input device,however,it’s unrealistic of using general keyboard scanning device in the application ,we need for the separate designing of the small keyboard. With the development of Electronic and EDA(Electronic Design Automatic)technology,Large Scale Integration chips can be replaced by PLD(Programmable Logic Device)and FPGA ,which can realize the function of the Programmable Interface chips and feature a number of interface circuits integated into one of the PLD or FPGA chips.The computer interface circuit based on the technology of PLD and FPGA not only has the virtue of high integration,low volume and low power loss, but also has the unique programmable function,which can realize
1、设计原理 (1)如图14.2所示，用单片机的并行口P3连接4×4矩阵键盘，并以单片机的P3.0-P3.3各管脚作输入线，以单片机的P3.4-P3.7各管脚作输出线，在数码管上显示每个按键“0-F”的序号。 (2)键盘中对应按键的序号排列如图14.1所示。 2、参考电路 图14.2 4×4矩阵式键盘识别电路原理图 3、电路硬件说明 (1)在“单片机系统”区域中，把单片机的P3.0-P3.7端口通过8联拨动拨码开关JP3连接到“4×4行列式键盘”区域中的M1-M4，N1-N4端口上。 (2)在“单片机系统”区域中，把单片机的P0.0-P0.7端口连接到“静态数码显示模块”区域中的任何一个a-h端口上;要求：P0.0对应着a，P0.1对应着b，……，P0.7对应着h。 4、程序设计内容 (1)4×4矩阵键盘识别处理。 (2)每个按键都有它的行值和列值，行值和列值的组合就是识别这个按键的编码。矩阵的行线和列线分别通过两并行接口和CPU通信。键盘的一端(列线)通过电阻接VCC，而接地是通过程序输出数字“0”实现的。键盘处理程序的任务是：确定有无键按下，判断哪一个键按下，键的功能是什么?还要消除按键在闭合或断开时的抖动。两个并行口中，一个输出扫描码，使按键逐行动态接地;另一个并行口输入按键状态，由行扫描值和回馈信号共同形成键编码而识别按键，通过软件查表，查出该键的功能。 5、程序流程图(如图14.3所示) 6、汇编源程序 ;;;;;;;;;;定义单元;;;;;;;;;; COUNT EQU 30H ;;;;;;;;;;入口地址;;;;;;;;;;
ORG 0000H LJMP START ORG 0003H RETI ORG 000BH RETI ORG 0013H RETI ORG 001BH RETI ORG 0023H RETI ORG 002BH RETI ;;;;;;;;;;主程序入口;;;;;;;;;; ORG 0100H START: LCALL CHUSHIHUA LCALL PANDUAN LCALL XIANSHI LJMP START ;;;;;;;;;;初始化程序;;;;;;;;;;
[实验四]定时器及键盘接口的应用 [实验目的] 1.了解定时器结构、功能及应用。 2.熟悉基于状态机设计的软件设计方法和矩阵键盘的应用设计实现。 3.设计并实现一个改进型的电话拨号系统。 [实验内容]： 1.使用定时器的产生特定频率，输出到蜂鸣器上产生不同的音调。 2.用状态机设计的思想，设计键盘输入接口。 3.综合利用实验板上定时器，蜂鸣器，键盘，LED显示模块，设计一个电话拨号系统。 [实验步骤]： 1.参考第八章例8.7的硬件电路以及软件设计，利用AVR的16位T/C1的比较匹配功能， 发出不同频率的音调。 2.参考9. 3.2 定时扫描方式的键盘接口程序，以及图9-7的键盘部分硬件连线电路，实现 基于状态机思想的键盘扫描。 3.仔细思考例9.3，回答以下问题： ●本例中，在T/C0的中断服务中进行了LED的扫描，而读键盘和键盘处理是在主程序中 完成的。如果将读键盘和键盘处理也放在T/C0中断中完成是否可以？请深入分析这两种处理方式的优点和缺点，说明原因。 ●在read_keyboard()中，行线输出语句为什么重复2次？ ●说明在read_keyboard()中，key_mask的作用，另外是否可以将变量key_line和 key_value定义成普通的局部动态变量？为什么？ 4.在例9.3的基础上，改进实现一个电话拨号系统： 1）实验板上的矩阵键盘共包含有12个按键，其中10个作为数字“0，1，2….9”的数字输入，其他两个为功能键，一个是总清除键“#”，一个是修改键“*”。修改程 序，键盘上数字键功能不变，而“#”键的功能为总清除（即清除LED上的全部的 数字显示，显示复原为8个“-”），“*”键的功能为修改键（表示最后输入的数字 有误，LED显示全部右移一位，清除最后输入的数字，最左边一位补入“-”）。 2）系统上电时，8个LED数码管显示“--------”8条横线，每按下一个号码后，原8位LED数码管的显示内容向左移动一位，最右边一位则显示键盘上刚按下的数字。 3）将每个数字键与特定的音调相结合起来，比如数字1-2-3-4-5-6-7-8-9-0对应音阶Do-re-mi-fa-sol-la-ti-do-la-mi（后两个为高8度）。每当按下按键在LED上显示数字 后都能在蜂鸣器上发出相同节拍的对应音阶。 [思考题]： 1．当定时计数器工作在普通模式和CTC模式时，都可以产生一个固定的定时中断。如果要求精确的定时中断，采用那种模式比较好？为什么？
Verilog HDL设计练习进阶（一） 练习一．简单的组合逻辑设计 目的：掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 `include "./compare.v" //包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 endmodule 仿真波形（部分）：
《电子设计EDA》课程设计 专业：电子信息科学与技术 班级：2010级电信本（1）班 姓名： *** 学号： ********* 指导老师： *** 完成时间： 2012.11—2012.12 教师评分：
目录 一、绪论 (1) 1.1 FPGA概况 (1) 1.2 本课题的研究意义 (2) 二、课程设计的任务和目的 (3) 三、矩阵键盘接口电路的原理与总体设计 (3) 3.1 矩阵键盘接口电路的原理 (3) 3.2 总体设计 (5) 四、各模块的设计及仿真 (6) 4.1 键盘扫描电路 (6) 4.2 键盘译码电路和按键标志位产生电路 (8) 4.3 时钟产生模块 (10) 4.4 键盘接口电路顶层电路实现 (12) 五、参考文献 (13) 六、心得体会 (13) 七、附录 (14) 7.1 源程序代码 (14) 2
题目：矩阵键盘控制接口设计 一、绪论 1.1 FPGA概况 早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(E2PROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。 其后出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与—或”表达式来描述，所以PLD能以乘积和的形式完成大量的组合逻辑功能。 这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和E2PROM技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。PLA 器件既有现场可编程的，也有掩膜可编程的。在PAL的基础上又发展了一种通用阵列逻辑(GAL、Generic ArrayLogic)，如GAL16V8、GAL22V10等。它采用了E＇PROM工艺，实现了电可擦除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。 为了弥补这一缺陷，20世纪80年代中期，Altera和Xilinx分别推出了类似于PAL 结构的扩展型CPLD(Complex Programmable Logic Dvice)和与标准门阵列类似的FPGA(FieldProgrammable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其他ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品不需测试、质量 1
数字系统设计与v e r i l o g H D L课程设计设计题目：实用多功能数字钟 专业：电子信息科学与技术 班级：0313410 学号： 姓名：杨存智 指导老师：黄双林 摘要 本课程设计利用QuartusII软件VerilogVHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。 单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。 关键字：多功能数字钟、Verilog、模块、调试、仿真、功能 目录
课程设计的目的 通过课程设计的锻炼，要求学生掌握Verilog HDL语言的一般设计方法，掌握Verilog HDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的创新精神。 掌握现代数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 课程设计的任务与要求 用Verilog HDL语言设计一个多功能的数字钟，具有下述功能： (1）计时功能。包括时、分、秒的计时； (2)定时与闹钟功能：能在设定的时间发出闹铃音； (3)校时功能。对时、分和秒能手动调整以校准时间； (4)整点报时功能；每逢整点，产生“嘀嘀嘀嘀一嘟”四短一长的报时音。 2．课程设计思路及其原理 数字计时器要实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能，所有功能都基于计时功能。因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为50MHZ，通过分频获得所需脉冲频率1Hz。得到1hz脉冲后，要产生计时模块，必须需要加法器来进行加法，因此需要一个全加器，此实验中设计一个八位全加器来满足要求。 数字电路设计中，皆采用二进制加法，为实现实验中时分秒的最大功能，本实验中采用十六进制加法器，再进行BCD码进行转换来实现正常时钟显示。为产生秒位，设计一个模60计数器，利用加法器对1HZ 的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。基本的计时模块完成之后，整点报时、清零、校时、LED显示、闹铃模块可以相互实现，其中，闹铃模块与计时模块的显示相互并行。 清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。 保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。
单片机与矩阵键盘接口电路设计实验报告 姓名：林蔼龄 学号：1060601007 班级：10级物理系电子信息工程A班
单片机与矩阵键盘接口电路设计实验报告 一：实验内容 使用单片机的P1 口与矩阵式键盘连接时，可以将P1 口低4位的4条端口线定义为行线，P1 口高4位的4条端口线定义为列线，形成4*4键盘，可以配置16个按键，将单片机P2 口与七段数码管连接，当按下矩阵键盘任意键时，数码管显示该键所在的键号。 :电路图 [PD.QfADO M.HAD1 何2也 02 Pα.3ΓAD3 賀 P0.5∕AD5 IPa 5IADE 叮1-∣?∕ P2.o?a P2.1J?9 P3iMI0 P2：3?11 P2.??12 P3S J?13R2.6M14 P2.7J?15 曲JMFD P31JTXD P3.2flNτf P3.3?JτΓ P34JTO P3?Π,1 P3占晅PST丽:程序流程图 r F-SEH ?E EA
四：程序 Org Ooooh IjmP mai n main:mov p1,#Ofh；列线输出O,行线设为输入mov a,p1;读P1 口 an I a,#Ofh；屏蔽高4位，留下行线状态 Cjne a,#0fh,look；有按键按下，转look ret;无按键按下，返回主程序 look:lcall dIay10;延时10ms mov a,p1;读P1 口 anl a,#0fh；屏蔽高4位，留下行线状态 Cjne a,#0fh,ra nk确认键已按稳，转RANK ljmp main;是抖动，未按稳，重新扫描rank:mov r2,#00h ;窜键标志寄存器请0 mov r3,#04h ;查列次数 mov r4,#0f7h ;列扫描字初值 mov r5,#0ffh ;列号处值 rloop1:inc r5 ;开始列扫描，列号加1 mov a,r4 ;列扫描字送A rl a ;列扫描字左移一位
实验四：矩阵式键盘接口设计 一、实验目的 1．掌握独立式按键和矩阵式键盘结构和工作原理。 2．掌握矩阵式键盘的按键识别和扫描方法。 3．掌握独立式按键和矩阵式键盘的接口电路及其编程应用。 二、实验说明 键盘的接口形式有两种：独立式按键接口和矩阵式键盘接口。 独立式按键是直接用I/O口构成的单个按键电路，其特点是每个按键单独占用一根I/O 口，每个按键的工作不会影响其它I/O口的状态。独立式按键电路配置灵活，程序设计简单，但这种键盘占用硬件资源多,每个按键必须占用一根I/O口，因此，在按键较多时，I/O 口浪费较大，不宜采用。 矩阵式键盘由行线和列线组成，按键位于行、列线的交叉点上。 一个4×4的行、列结构可以构成一个含有16个按键的键盘，显然，在按键数量较多时，矩阵式键盘较之独立式按键键盘要节省很多I/O口。 矩阵式键盘中，行、列线分别连接到按键开关的两端，行线通过上拉电阻接到＋5V 上。当无键按下时，行线处于高电平状态；当有键按下时，行、列线将导通，此时，行线电平将由与此行线相连的列线电平决定。这是识别按键是否按下的关键。然而，矩阵键盘中的行线、列线和多个键相连，各按键按下与否均影响该键所在行线和列线的电平，各按键间将相互影响，因此，必须将行线、列线信号配合起来作适当处理，才能确定闭合键的位置。 识别按键的方法很多，其中，最常见的方法是扫描法。 按键按下时，与此键相连的行线与列线导通，行线在无键按下时处在高电平。显然，如果让所有的列线也处在高电平，那么，按键按下与否不会引起行线电平的变化，因此，必须使所有列线处在低电平。只有这样，当有键按下时，该键所在的行电平才会由高电平变为低电平。CPU根据行电平的变化，便能判定相应的行有键按下。 在单片机应用系统中，键盘是人机对话不可缺少的组件之一。在按键比较少时，我们可以一个单片机I/O口接一个按键，但当按键需要很多，I/O资源又比较紧张时，使用矩阵式键盘无疑是最好的选择。 4x4矩阵键盘是运用得最多的键盘形式，也是单片机入门必需掌握的一种键盘识别技术，下面我们就以实例来说明一下4 x 4矩阵键盘的识别方法。如下图所示，我们把按键接成矩阵的形式，这样用8个I/O口就可以对16个按键进行识别了，节省了I/O口资源。 本实验采用矩阵式键盘，列线接于P3.4—P3.7，行线接于P3.0—P3.3，P0口接入一只数码管用来显示按键编号；编程实现4x4键盘，按“0”号键在数码管显示“0”，按“1”号键在数码管显示“1”，............，按“F”号键在数码管显示“F”。 三、实验内容及步骤
东北石油大学课程设计 课程硬件课程设计 题目矩阵键盘控制接口电路设计 院系计算机与信息技术学院 专业班级 学生姓名 学生学号 指导教师 2011年 07月 10 日
东北石油大学课程设计任务书 课程硬件课程设计 题目矩阵键盘控制接口设计 专业计算机与信息技术09-4 姓名学号 主要内容、基本要求、主要参考资料等 一、主要内容： 利用EL教学实验箱、微机和QuartusⅡ软件系统，设计并实现一个4×8键盘接口控制器。设计过程中使用层次设计方法和VHDL语言，完成硬件设计和功能仿真。最后下载到EL教学实验箱中予以实现。 二、基本要求： 1.按照层次设计方法实现键盘接口控制器中的时序产生电路、键盘扫描电路、弹跳消除 电路、键盘译码电路、按键码存储电路和显示八段数码管电路。 2.按下某一键时，在数码管上显示该键对应的键值。 三、参考文献： [1] 潘松.EDA技术实用教程[M].北京：科学出版社, 2003.11-13. [2] 杨恒.FPGA/CPLD最新实用技术指南[M].北京：清华大学出版社, 2005.20-22. [3] EDA先锋工作室.Altera FPGA/CPLD设计[M].北京：人民邮电出版社2005.32-33. [4] 潘松.SOPC技术实用教程[M] .清华大学出版社.2005.1-15. 完成期限：第19周 指导教师： 专业负责人： 2011年06 月28 日
目录 第1章EDA的概述 (1) 1.1 EDA的概述 (1) 第2章QUARTUS II系统 (3) 2.1 QUARTUS II (3) 第3章矩阵键盘控制接口电路 (4) 3.1 概述 (4) 3.2 底层实体电路 (7) 3.3 顶层实体电路 (10) 3.4 仿真结果 (17) 3.5 硬件验证结果 (18) 结论 (21) 参考文献 (22)
数字系统设计与Verilog HDL （复习） EDA（Electronic Design Automation） 就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。 1．电子CAD（Computer Aided Design） 2．电子CAE（Computer Aided Engineering） 3．EDA（Electronic Design Automation） EDA技术及其发展 p2 EDA技术的应用范畴 1.3 数字系统设计的流程
基于FPGA/CPLD 的数字系统设计流程 1. 原理图输入(Schematic diagrams ) 2、硬件描述语言 (HDL文本输入) 设计输入 硬件描述语言与软件编程语言有本质的区别 综合（Synthesis） 将较高层次的设计描述自动转化为较低层次描述的过程 ◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL） ◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器） ◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示
综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具 适配 适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件 对CPLD器件而言，产生熔丝图文件，即JEDEC文件；对FPGA器件则产生Bitstream 位流数据文件 p8 仿真（Simulation） 功能仿真（Function Simulation） 时序仿真（Timing Simulation） 仿真是对所设计电路的功能的验证 p9 编程（Program） 把适配后生成的编程文件装入到PLD器件中的过程，或称为下载。 通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），将基于SRAM 工艺结构的PLD器件的下载称为配置（Configure）。 习题 1.1 现代EDA技术的特点有哪些？ 1.2 什么是Top-down设计方式？ 1.3 数字系统的实现方式有哪些？各有什么优缺点？ 1.4 什么是IP复用技术？IP核对EDA技术的应用和发展有什么意义？ 1.5 用硬件描述语言设计数字电路有什么优势？ 1.6 基于FPGA/CPLD的数字系统设计流程包括哪些步骤？ 1.7 什么是综合？常用的综合工具有哪些？
实验八键盘接口设计与 LED 显示 一.实验目的 1.了解 8255A 芯片的结构,掌握 8255A 的初始化编程。 2.掌握通过 8255A 并行口读写数据的方法。 3.了解非编码键盘结构,学会读取按键的方法。 二.实验仪器及设备 1. 一套 EL-MUT-III 单片机 /微机实验系统。 2. 一台微型计算机 3. MCS8086软件一套。 4. 若干连接导线。 三.实验内容 1.用 8255A 作为键盘接口,实验原理线路图如图 9所示。这里,要求将 8255A 芯片的片选 8255CS 通过连接导线接至系统的片选信号 CS0。 8255各端口地址如下: 端口 A 04A0H 端口 B 04A2H 端口 C 04A4H 控制端口 04A6H 2.运行示例程序 KB.ASM 以检查系统硬件。 3. 利用实验箱上的 8255A 可编程并行接口电路 (8255 PORT 、矩阵键盘(KEYBOARD UNIT 和 4个发光二极管(LED1~LED8中的 4个组成实验硬件电路,编
写程序用行扫描法识别矩阵键盘上的闭合键 ,做到在键盘上每按一个数字键(0~F ,用发光二极管将该数字键对应的二进制代码显示出来。 注:发光二极管点亮代表数字键对应的 bit 位为 1。 四.编程提示 1.在 MCS8086软件平台上编写宏汇编程序与在 MASM611环境下编写源程序在格式上稍有区别。此平台不需要定义数据段、堆栈段, 只需要定义代码段。数据段的内容在程序后面, code ends 之前定义即可。 代码段定义方式为 : assume cs:code code segment public org 100h
'■匚织川昭1二絶匸A Verilog HDL 设计练习进阶(一) 练习一?简单的组合逻辑设计 目的：掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据 a 与数据 b ，如果两个数据 相同，则给出结果 1否则给出结果0。在Verilog HDL 中，描述组合逻辑时常使用 assign 结 构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： // -------------- compare.v ----------------- module compare(equal,a,b); in put a,b; output equal; assign equal=(a==b)?1:0; //a 等于 b 时，equal 输出为 1 ； a 不等于 b 时， //equal 输出为0。 en dmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和 输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 compare compare1(.equal(equal),.a(a),.b(b)); // en dmodule 仿真波形(部分) 测试模块源代码： 'timescale 1ns/1ns // 'in elude "./compare.v" // // module comparetest; reg a,b; wire equal; in itial //in itial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1;b=0; #100 $stop; // end 定义时间单位。 包含模块文件。在有的仿真调试环境中并不需要此语句。 而需要从调试环境的菜单中键入有关模块文件的路径和名称 常用于仿真时信号的给出。 系统任务，暂停仿真以便观察仿真波形。 调用模块。