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台湾半导体封装工艺

半导体封装制程简介

(Die Saw) 晶片切割之目的乃是要將前製程加工完成的晶圓上一顆顆之芯片(Die)切割分離。首先要在晶圓背面貼上蓝膜(blue tape)並置於鋼 製的圆环上,此一動作叫晶圓粘片(wafer mount),如圖一,而後再 送至晶片切割機上進行切割。切割完後,一顆顆之芯片井然有序的排 列在膠帶上,如圖二、三,同時由於框架之支撐可避免蓝膜皺摺而使 芯片互相碰撞,而圆环撐住膠帶以便於搬運。 圖一 圖二

(Die Bond) 粘晶(装片)的目的乃是將一顆顆分離的芯片放置在导线框架(lead frame)上並用銀浆(epoxy )粘着固定。引线框架是提供芯片一個粘着的位置+ (芯片座die pad),並預設有可延伸IC芯片電路的延伸腳(分為內 引腳及外引腳inner lead/outer lead)一個引线框架上依不同的設計可以有 數個芯片座,這數個芯片座通常排成一列,亦有成矩陣式的多列排法 。引线框架經傳輸至定位後,首先要在芯片座預定粘着芯片的位置上点

上銀浆(此一動作稱為点浆),然後移至下一位置將芯片置放其上。 而經過切割的晶圓上的芯片則由焊臂一顆一顆地置放在已点浆的晶 粒座上。装片完後的引线框架再由传输设备送至料盒(magazine) 。装片后的成品如圖所示。 引线框架装片成品 胶的烧结 烧结的目的是让芯片与引线框晶粒座很好的结合固定,胶可分为银浆(导电胶)和绝缘胶两种,根据不同芯片的性能要求使用不同的胶,通常导电胶在200度烤箱烘烤两小时;绝缘胶在150度烤箱烘烤两个半小时。 (Wire Bond) 焊线的目的是將芯片上的焊点以极细的金或铜线(18~50um)連接到引线框架上的內引腳,藉而將IC芯片的電路訊號傳輸到外界。當

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。

半导体集成电路封装技术试题汇总(李可为版)

半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念:狭义:集成电路芯片封装是利用(膜技术)及(微细加工技术),将芯片及其他要素在框架或基板上布置、粘贴固定及连接,引出接线端子并通过可塑性绝缘介质灌封固定,构成整体结构的工艺。 广义:将封装体与基板连接固定,装配成完整的系统或电子设备,并确保整个系统综合性能的工程。 2.集成电路封装的目的:在于保护芯片不受或者少受外界环境的影响,并为之提供一个良好的工作条件,以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能:①传递电能,②传递电路信号,③提供散热途径,④结构保护与支持。 4.在选择具体的封装形式时主要考虑四种主要设计参数:性能,尺寸,重量,可靠性和成本目标。 5.封装工程的技术的技术层次? 第一层次,又称为芯片层次的封装,是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺,使之成为易于取放输送,并可与下一层次的组装进行连接的模块元件。第二层次,将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次,将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次,将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类?

按照封装中组合集成电路芯片的数目,芯片封装可分为:单芯片封装与多芯片封装两大类,按照密封的材料区分,可分为高分子材料和陶瓷为主的种类,按照器件与电路板互连方式,封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分,封装元器件有单边引脚,双边引脚,四边引脚,底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装,双边引脚元器件有双列式封装小型化封装,四边引脚有四边扁平封装,底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面? 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求:1小型化2适应高发热3集成度提高,同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词: SIP :单列式封装 SQP:小型化封装 MCP:金属鑵式封装 DIP:双列式封装 CSP:芯片尺寸封装 QFP:四边扁平封装 PGA:点阵式封装 BGA:球栅阵列式封装 LCCC:无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分,用塑料封装之前的工艺步骤成为前段操作,在成型之后的工艺步骤成为后段操作

晶圆封装测试工序和半导体制造工艺流程0001

盛年不重来,一日难再晨。及时宜自勉,岁月不待人 盛年不重来,一日难再晨。及时宜自勉,岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说:以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内,以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以

0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热,再将框架置于压模机上的构装模上,再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开,并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状,以便于装置于

半导体封装过程wire bond 中 wire loop 的研究及其优化

南京师范大学 电气与自动化科学学院 毕业设计(论文) 半导体封装过程wire bond中wire loop的研究及其优化 专业机电一体化 班级学号22010439 学生姓名刘晶炎 单位指导教师储焱 学校指导教师张朝晖 评阅教师 2005年5月30日

摘要 在半导体封装过程中,IC芯片与外部电路的连接一段使用金线(金线的直径非常小0.8--2.0 mils)来完成,金线wire bond过程中可以通过控制不同的参数来形成不同的loop形状,除了金线自身的物理强度特性外,不同的loop形状对外力的抵抗能力有差异,而对于wire bond来说,我们希望有一种或几种loop形状的抵抗外力性能出色,这样,不仅在半导体封装的前道,在半导体封装的后道也能提高mold过后的良品率,即有效地抑制wire sweeping, wire open.以及由wire sweeping引起的bond short.因此,我们提出对wire loop的形状进行研究,以期得到一个能够提高wire抗外力能力的途径。 对于wire loop形状的研究,可以解决: (1)金线neck broken的改善。 (2)BPT数值的升高。 (3)抗mold过程中EMC的冲击力加强。 (4)搬运过程中抗冲击力的加强。 关键词:半导体封装,金线,引线焊接,线型。

Abstract During the process of the semiconductor assembly, we use the Au wire to connect the peripheral circuit from the IC. (The diameter of the Au wire is very small .Usually, it’s about 0.8mil~2mil.) And during the Au wire bonding, we can get different loop types from control the different parameters. Besides the physics characteristic of the Au wire, the loop types can also affect the repellence under the outside force. For the process of the wire bond, we hope there are some good loop types so that improve the repellence under the outside force. According to this, it can improve the good device ratio after molding. It not only reduces the wire sweeping and the wire open of Au wires but also avoid the bond short cause by the wire sweeping. Therefore, we do the disquisition about the loop type for getting the way to improve the repellence under outside forces. This disquisition can solve the problem about: (1)Improve the neck broken of Au wire. (2)Heighten the BST data. (3)Enhance the resist force to EMC during the molding process. (4)Decrease the possibility of device broken when it be moved. Keyword: the semiconductor assembly, Au wire, wire bond, wire loop.

晶圆封装测试工序和半导体制造工艺流程

晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。 举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M 微量。

欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热,再将框架置于压模机上的构装模上,再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开,并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状,以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具,加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上,其目的在于注明商品之规格及制造者等资讯。

半导体封装方式

半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后,还要进行一系列操作,如后固化(Post Mold Cure)、切筋和成型 (Trim&Form)、电镀(Plating)以及打印等工艺。典型的封装工艺流程为: 划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。 一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接,操作方便。 2. 芯片面积与封装面积之间的比值较大,故体积也较大。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大型集 成电路都采用这种封装形式,其引脚数一般在100个以上。用这种形式 封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。 采用SMD安装的芯片不必在主板上打孔,一般在主板表面上有设计好 的相应管脚的焊点。将芯片各脚对准相应的焊点,即可实现与主板的焊 接。用这种方法焊上去的芯片,如果不用专用工具是很难拆卸下来的。 PFP(Plastic Flat Package)方式封装的芯片与QFP方式基本相同。唯一的 区别是QFP一般为正方形,而PFP既可以是正方形,也可以是长方形。 QFP/PFP封装具有以下特点: 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便,可靠性高。 4.芯片面积与封装面积之间的比值较小。 三、PGA插针网格阵列封装 一种名为ZIF的CPU插座,专门用来满足PGA封装的CPU在安装和 拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便,可靠性高。 2. 可适应更高的频率。

半导体封装前沿技术

最新封装技术与发展 芯片制作流程 封装大致经过了如下发展进程: 结构方面:DIP 封装(70 年代)->SMT 工艺(80 年代LCCC/PLCC/SOP/QFP)->BGA 封装(90 年代)->面向未来的工艺(CSP/MCM) 材料方面:金属、陶瓷->陶瓷、塑料->塑料; 引脚形状:长引线直插->短引线或无引线贴装->球状凸点; 装配方式:通孔插装->表面组装->直接安装 封装技术各种类型 一.TO 晶体管外形封装 TO (Transistor Out-line)的中文意思是“晶体管外形”。这是早期的封装规格,例如TO-92,TO-92L,TO-220,TO-252 等等都是插入式封装设计。近年来表面贴装市场需求量增大,TO 封装也进展到表面贴装式封装。 TO252 和TO263 就是表面贴装封装。其中TO-252 又称之为D-PAK,TO-263 又称之为D2PAK。D-PAK 封装的MOSFET 有3 个电极,栅极(G)、漏极(D)、源极(S)。其中漏极(D)的引脚被剪断不用,而是使用背面的散热板作漏极(D),直接焊接在PCB 上,一方面用于输出大电流,一方面通过PCB 散热。所以PCB 的D-PAK 焊盘有三处,漏极(D)焊盘较大。

二.DIP 双列直插式封装 DIP(DualIn-line Package)是指采用双列直插形式封装的集成电路芯片,绝大多数中小规模集成电路(IC)均采用这种封装形式,其引脚数一般不超过100 个。封装材料有塑料和陶瓷两种。采用DIP 封装的CPU 芯片有两排引脚,使用时,需要插入到具有DIP 结构的芯片插座上。当然,也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP 封装结构形式有:多层陶瓷双列直插式DIP,单层陶瓷双列直插式DIP,引线框架式DIP (含玻璃陶瓷封接式,塑料包封结构式,陶瓷低熔玻璃封装式)等。 DIP 封装具有以下特点: 1.适合在PCB (印刷电路板)上穿孔焊接,操作方便。 2. 比TO 型封装易于对PCB 布线。 3.芯片面积与封装面积之间的比值较大,故体积也较大。以采用40 根I/O 引脚塑料双列直插式封装(PDIP)的CPU 为例,其芯片面积/封装面积=(3×3)/(15.24×50)=1:86,离1 相差很远。(PS:衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比,这个比值越接近1 越好。如果封装尺寸远比芯片大,说明封装效率很低,占去了很多有效安装面积。) 用途:DIP 是最普及的插装型封装,应用范围包括标准逻辑IC,存贮器LSI,微机电路等。Intel 公司早期CPU,如8086、80286 就采用这种封装形式,缓存(Cache )和早期的内存芯片也是这种封装形式。 三.QFP 方型扁平式封装 QFP(Plastic Quad Flat Pockage)技术实现的CPU 芯片引脚之间距离很小,管脚很细,一般大规模或超大规模集成电路采用这种封装形式,其引脚数一般都在100 以上。基材有陶瓷、金属和塑料三种。引脚中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。 其特点是: 1.用SMT 表面安装技术在PCB 上安装布线。 2.封装外形尺寸小,寄生参数减小,适合高频应用。以0.5mm 焊区中心距、208 根I/O 引脚QFP 封装的CPU 为例,如果外形尺寸为28mm×28mm,芯片尺寸为10mm×10mm,则芯片面积/封装面积=(10×10)/(28×28)=1:7.8,由此可见QFP 封装比DIP 封装的尺寸大大减小。 3.封装CPU 操作方便、可靠性高。 QFP 的缺点是:当引脚中心距小于0.65mm 时,引脚容易弯曲。为了防止引脚变形,现已出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见右图);带树脂保护环覆盖引脚前端的GQFP;在封装本体里设置测试凸点、放在防止引脚变形的专用夹具里就可进行测试的TPQFP 。 用途:QFP 不仅用于微处理器(Intel 公司的80386 处理器就采用塑料四边引出扁平封装),门陈列等数字逻辑LSI 电路,而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。四.SOP 小尺寸封装 SOP 器件又称为SOIC(Small Outline Integrated Circuit),是DIP 的缩小形式,引线中心距为1.27mm,材料有塑料和陶瓷两种。SOP 也叫SOL 和DFP。SOP 封装标准有SOP-8、SOP-16、SOP-20、SOP-28 等等,SOP 后面的数字表示引脚数,业界往往把“P”省略,叫SO (Small Out-Line )。还派生出SOJ (J 型引脚小外形封装)、TSOP (薄小外形封装)、VSOP (甚小外形封装)、SSOP (缩小型SOP )、TSSOP (薄的缩小型SOP )及SOT (小外形晶

IC半导体封装测试流程

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IC半导体封装测试流程 第1章前言 1.1 半导体芯片封装的目的 半导体芯片封装主要基于以下四个目的[10, 13]: ●防护 ●支撑 ●连接 ●可靠性 图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一,保护:半导体芯片的生产车间都有非常严格的生产条件控制,恒定的温度(230±3℃)、恒定的湿度(50±10%)、严格的空气尘埃颗粒度控制(一般介于1K到10K)及严格的静电保护措施,裸露的装芯片只有在这种严格的环境控制下才不会失效。但是,我们所生活的周围环境完全不可能具备这种条件,低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%,如果是汽车产品,其工作温度可能高达120℃以上,为了要保护芯片,所以我们需要封装。 第二,支撑:支撑有两个作用,一是支撑芯片,将芯片固定好便于电路的连接,二是封装完成以后,形成一定的外形以支撑整个器件、使得整个器件不易损坏。 第三,连接:连接的作用是将芯片的电极和外界的电路连通。

引脚用于和外界电路连通,金线则将引脚和芯片的电路连接起来。载片台用于承载芯片,环氧树脂粘合剂用于将芯片粘贴在载片台上,引脚用于支撑整个器件,而塑封体则起到固定及保护作用。 第四,可靠性:任何封装都需要形成一定的可靠性,这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁,需要封装。芯片的工作寿命,主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保 以下半导体封装技术的发展趋势图[2,3,4,11,12,13]: 图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化

IC封装制程简介

半导体的产品很多应用的场合非常广泛图一是常见的几种半导体组件外型半导体组件一般是以接脚形式或外型来划分类别图一中不同类别的英文缩写名称原文为 PDID Plastic Dual Inline Package SOP Small Outline Package SOJ Small Outline J-Lead Package PLCC Plastic Leaded Chip Carrier QFP Quad Flat Package PGA Pin Grid Array BGA Ball Grid Array 虽然半导体组件的外型种类很多在电路板上常用的组装方式有二种一种是插入电路板的焊孔或脚座如PDIP PGA另一种是贴附在电路板表面的焊垫上如SOP SOJ PLCC QFP BGA 从半导体组件的外观只看到从包覆的胶体或陶瓷中伸出的接脚而半导体组件真正的的核心是包覆在胶体或陶瓷内一片非常小的芯片透过伸出的接脚与外部做信息传输图二是一片EPROM组件从上方的玻璃窗可看到内部的芯片图三是以显微镜将内部的芯片放大可以看到芯片以多条焊线连接四周的接脚这些接脚向外延伸并穿出胶体成为芯片与外界通讯的道路请注意图三中有一条焊线从中断裂那是使用不当引发过电流而烧毁致使芯片失去功能这也是一般芯片遭到损毁而失效的原因之一 图四是常见的LED也就是发光二极管其内部也是一颗芯片图五是以显微镜正视LED的顶端可从透明的胶体中隐约的看到一片方型的芯片及一条金色的焊线若以LED二支接脚的极性来做分别芯片是贴附在负极的脚上经由焊线连接正极的脚当LED通过正向电流时芯片会发光而使LED发亮如图六所示 半导体组件的制作分成两段的制造程序前一段是先制造组件的核心─芯片称为晶圆制造后一段是将晶中片加以封装成最后产品称为IC封装制程又可细分成晶圆切割黏晶焊线封胶印字剪切成型等加工步骤在本章节中将简介这两段的制造程序

晶圆封装测试工序和半导体制造工艺流程_百度文库(精)

晶圆封装测试工序和半导体制造工艺流程.txt-两个人同时犯了错,站出来承担的那一方叫宽容,另一方欠下的债,早晚都要还。-不爱就不爱,别他妈的说我们合不来。A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。 (4 封胶(mold)

晶圆封装测试工序和半导体制造工艺流程(精)

A.晶圆封装测试工序 一、IC 检测 1.缺陷检查Defect Inspection 2.DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电 路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3.CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、IC 封装 1.构装( Packaging ) IC 构装依使用材料可分为陶瓷( ceramic )及塑胶( plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bond)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark)、电镀( plating )及检验( inspection )等。 (1)晶片切割( die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒( die )切割分离。举例来说: 以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2)黏晶( die mount / die bond ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶 ( epoxy )粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣( magazine )内,以送至下一制程进行焊线。 (3)焊线( wire bond ) IC 构装制程( Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC ),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架( Pin ),称之为打线,作为与外界电路板连接之用。

_半导体_大规模集成电路工艺流程(精)

引言 随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化,对半导体封装技术要求越来越高。由于封装材料复杂性的不断增加,半导体封装技术也越来越复杂,封装和工艺流程也越来越复杂。 1. (半导体)大规模集成电路封装工艺简介 所谓封装就是指安装半导体集成电路芯片用的外壳,通过芯片上的接点用导线连接到封装外壳的引脚上,这些引脚又通过印刷电路板上的导线与其他器件连接,它起着安装、固定、密封,保护芯片及增强电热性能等方面的作用。 1.1 以焊接技术为基础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层型三维封装结构,即把多个裸芯片 (半导体)大规模集成电路工艺流程 张琦1 韩团军2 1.陕西理工学院机械工程学院;2.陕西理工学院电信系 或多芯片模块(MCM沿Z 轴层层叠装、互连,组成三维封装结构。叠层型三维封装的优点是工艺相对简单,成本相对较低,关键是解决各层间的垂直互连问题。根据集成功率模块的特殊性,主要利用焊接工艺将焊料凸点、金属柱等焊接在芯片的电极引出端,并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连(SolderBall Interconnect和金属柱互连平行板结构(Metal Posts Interconnected Parallel PlateStructures--MPIPPS 等。

1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构,即在各类基板或介质中埋置裸芯片,顶层再贴装表贴元件及芯片来实现三维封装结构。其特点是蒸镀或溅射的金属膜不仅与芯片的电极相连,而且可以构成电路图形,并连至其他电路。其最大优点是能大大减少焊点,缩短引线间距,进而减小寄生参数。另外,这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积,热量耗散可以沿模块的各个方向流动,有利于进一步提高集成模块的功率密度,以沉积金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。 2. (半导体)大规模集成电路封装工艺流程 2.1 (半导体大规模集成电路封装前道工程 TAPE MOUNT →SAWING →DIE ATTACH →WIRE BOND T A P E M O U N T 工程是半导体ASSEMBLY 工程中的第一道工序,其目的在于将要加工的WAFER 固定,便于自动化加工。过程实质是用T AP E 从背面将WAFER 固定在RING 上。 现在所用的TAPE 成卷筒状,一面有黏性,通常使用的TAPE 为蓝色,具有弹性,呈半透明状。通常使用的TAPE 缺点 是随时间的增加黏性逐渐增大,一般在2~3天内加工完毕对产品没有影响。TAPE MOUNT 完成后要求在TAPE 与WAFER 间粘贴平整,如果背面存在气泡,在SAWING 时切割好的DIE 会脱离TAPE 翘起,将切割好的BLADE 损坏,同时也损坏了DIE 。因此T/M后应检查背面的粘合情况,如有少数气泡,可用指甲背面轻轻将气泡压平,若压不平,可用刀片将TAPE 划破一点,放出气泡中的空气,然后压平。气泡面积不能大于DIE 面积的1/4。 S A W I N G 工程是将W A F E R 上的CHIP 分离的过程,T/M完毕的WAFER 送至SAWING 工程,按照FAB 时形成的SCRIBE LINE 进行切割,将连在一起的CHIP 分开,形成每片IC 的核心。

半导体封装划片工艺及优化_一_

在 一个晶圆上,通常有几百个至数千个芯片连在一起。它们之间留有80u m 至150um的间隙,此间隙被称之为划 片街区(Saw Street)。将每一个具有独立电气性能的芯片分离出来的过程叫做划片或切割(Dicing Saw)。目前,机械式金刚石切割是划片工艺的主流技术。在这种切割方式下,金刚石刀片(Diamond Blade)以每分钟3万转到4万转的高转速切割晶圆的街区部分,同时,承载着晶圆的工作台以一定的速度沿刀片与晶圆接触点的切线方向呈直线运动,切割晶圆产生的硅屑被去离子水(DI water)冲走。依能够切割晶圆的尺寸 ,目前半导体界主流的划片机分8英寸和12英寸划片机两种。 晶圆划片工艺的重要质量缺陷的描述 崩角 (Chipping) 因为硅材料的脆性,机械切割方式会对晶圆的正面和背面产生机械应力,结果在芯片的边缘产生正面崩角(FSC- Front Side Chipping)及背面崩角(BSC-Back Side Chipping)。 正面崩角和背面崩角会降低芯片的机械强度,初始的芯片边缘裂隙在后续的封装工艺中或在产品的使用中会进一步扩散,从而可能引起芯片断裂,导致电性失效。另外,如果崩角进入了用于保护芯片内部电路、防止划片损伤的密封环(Seal Ring)内部时,芯片的电气性能和可靠性都会受到影响。 封装工艺设计规则限定崩角不能进入芯片边缘的密封圈。如果将崩角大小作为评核晶圆切割质量/能力的一个指标,则可用公式来计算晶圆切割能力指数(Cpk)(图1)。 D1、D2代表划片街区中保留完整的部分,FSC是指正面崩角的大小。依照封装工艺设计规则,D1、D2的最小值可以为0,允许崩角存在的区域宽度D为(街区宽度-刀痕宽度)/2, 为D1、D2的平均值, 为D1、D2的方差。依统计学原理,对于一个合格的划片工艺 半导体封装划片工艺及优化(一) 王志杰 飞思卡尔半导体中国有限公司 而言,其切割能力指数应大于1.5。  分层与剥离(Delamination & Peeling) 由于低k ILD层独特的材料特性,低k晶圆切割的失效模式除了崩角缺陷外,芯片边缘的金属层与ILD层的分层和剥离是另一个主要缺陷。 对于低k晶圆切割质量评估,除了正面崩角和背面崩角以外,根据实验数据和可靠性结果,规定了下述切割质量指标: (1) 铜密封环不允许出现断裂,分层或其他任何(在200倍显微镜下)可见的损伤。 (2) 在划片街区上出现金属与ILD层的分层是允许的,只要这种分层能止步于铜密封环外。 (3) 在芯片的顶角区域的金属/ILD层不允许出现分层或损伤,唯一的例外是有封装可靠性数据证明在某种特定的芯片设计/封装结构的组合下芯片的顶角区域的损伤可以接受。 影响晶圆划片质量的重要因素 划片工具,材料及划片参数 划片工具和材料主要包括:划片刀(Dicing blade)、承载薄膜(Mounting tape), 划片参数主要包括:切割模式、切割参数(步进速度、刀片转速、切割深度等)。对于由不同的半导体工艺制作的晶圆需要进行划片工具的选择和参数的优化,以达到最佳的切割质量和最低的切割成本。 切割街区的测试图案 在晶圆的制造过程中,为了获得较高的成品率、较低的制造成本和稳定的工艺制程,每一步工艺都处于严格的监控下。因此,测试图

半导体封装测试精.doc

半导体封装测试 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。 目录 封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后,被切割为小的晶片(Die),然后将切割好的晶片用胶水贴装到相应的基板(引线框架)架的小岛上,再利用超细的金属(金、锡、铜、铝)导线或者导电性树脂将晶片的接合焊盘(Bond Pad)连接到基板的相应引脚(Lead),并构成所要求的电路;然后再对独立的晶片用塑料外壳加以封装保护,塑封之后,还要进行一系列操作,如后固化(Post Mold Cure)、切筋和成型 (Trim&Form)、电镀(Plating)以及打印等工艺。封装完成后进行成品测试,通常经过入检(Incoming)、测试(Test)和包装(Packing)等工序,最后入库出货。典型的封装工艺流程为:划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。

半导体器件有许多封装形式,按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA 到CSP再到SIP,技术指标一代比一代先进。总体说来,半导体封装经历了三次重大革新:第一次是在上世纪80年代从引脚插入式封装到表面贴片封装,它极大地提高了印刷电路板上的组装密度;第二次是在上世纪90年代球型矩阵封装的出现,满足了市场对高引脚的需求,改善了半导体器件的性能;芯片级封装、系统封装等是现在第三次革新的产物,其目的就是将封装面积减到最小。 芯片级封装CSP 几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍,但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平,所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。就目前来看,人们对芯片级封装还没有一个统一的定义,有的公司将封装本体面积与芯片面积之比小于2的定为CSP,而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。目前开发应用最为广泛的是FBGA和QFN等,主要用于内存和逻辑器件。就目前来看,CSP的引脚数还不可能太多,从几十到一百多。这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。 CSP封装具有以下特点:解决了IC裸芯片不能进行交流参数测试和老化筛选的问题;封装面积缩小到BGA的1/4至1/10;延迟时间缩到极短;CSP封装的内存颗粒不仅可以通过PCB板散热,还可以从背面散热,且散热效率良好。就封装形式而言,它属于已有封装形式的派生品,因此可直接按照现有封装形式分为四类:框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。 多芯片模块MCM 20世纪80年代初发源于美国,为解决单一芯片封装集成度低和功能不够完善的问题,把多个高集成度、高性能、高可靠性的芯片,在高密度多层互联基板上组成多种多样的电子模块系统,从而出现多芯片模块系统。

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