第一章 数字集成电路介绍
第一个晶体管，Bell 实验室，1947
第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长)
抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义
传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。
一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2
。
第三章、第四章CMOS 器件 手工分析模型
()0 12'
2
min min ≥???? ??=GT DS GT D V V V V V L
W K I 若＋－λ
()DSAT DS GT V V V V ,,m in min ＝
寄生简化：当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，电感的影响可以忽略：如果导线的电阻很大(例如截面很小的长铝导线的情形)；外加信号的上升和下降时间很慢。
当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可以被忽略，并且所有的寄生电容都可以模拟成接地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚度。
边缘场电容：这一模型把导线电容分成两部分：一个平板电容以及一个边缘电容，后者模拟成一条圆柱形导线，其直径等于该导线的厚度。
多层互连结构：每条导线并不只是与接地的衬底
耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再
多层互连结构中导线间的电容已成为主要因素。
这一效应对于在较高互连层中的导线尤为显著，
因为这些导线离衬底更远。
例4.5与4.8表格
电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p
) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC
10% → 90%(t r
) 2.2 RC 0.9 RC
0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容
考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。
平面(平行板)电容： ( 0.1×106
μm2 )×30a F/μm2 = 3pF 边缘电容：
2×( 0.1×106
μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电
容。 耦合电容： C inter = ( 0.1×106
μm )×95 aF/μm2 = 9.5pF
材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层
接触电阻：布线层之间的转接将给导线带来额外的电阻。
布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。
采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。
例4.2 金属线的电阻
考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻：
R wire ＝0.075Ω/□?(0.1?106
μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型
假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。
电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p
) 0.69 RC 0.38 RC
0 → 63%(τ) RC 0.5 RC 10% → 90%(t r
) 2.2 RC 0.9 RC
0 → 90% 2.3 RC 1.0 RC
使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF
t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时
节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N
R (= rL) 和C (= cL) 是这条导线总的集总电阻
和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22)
22
+=+=+++???
??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2rcL 22＝
RC DN =τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm)
? (105 μm)2
= 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm)
? (105 μm)2
= 112 μs
Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12
aF/μm) ? (105 μm)2
= 4.2 ns 例4.9 RC 与集总C
假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。
应用Elmore 公式，总传播延时：
τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L
假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为
2.67cm
第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。
门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。
开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的)
r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比
DSATn
n DSATp p DD M V k V k V
V ＝
，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1
例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5
()()()()()()
()()
V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n
p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感
的。将比值设为3、2.5和2，产生的V M 分别为1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对
称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于在开关阈值V M 处的增益g 。它与V OH 及
V OL 线的交点用来定义V IH 和V IL 。点。
()0
1
2
'
2
min
min
≥
??
?
?
?
?
=
GT
DS
GT
D
V
V
V
V
V
L
W
K
I若
＋
－λ
例5.2 CMOS反相器的电压传输特性和噪声容限
假设设计一个通用0.25μm CMOS工艺的反相器，
PMOS对NMOS的比为3.4，其中NMOS晶体管的最
小尺寸为(W=0.375μm，L=0.25μm，即W/L=1.5)
g = -27.5 V IL = 1.2V, V IH = 1.3V NM L = NM H =
1.2 确切值： V IL = 1.03V, V IH = 1.45V NM L =
1.03V & NM H= 1.05V 输出电阻低输出 =
2.4kΩ
高输出 = 3.3kΩ
在饱和区，增益与电流的斜率关系很大(Vin = VM)
g≈(1+r)/(VM-VTn-VDSATn/2)(λn - λ
p )
分析：公式5.10过高估计了增益；最大的偏差是
对于VTC的逐段线性近似造成的
动态特性：分析此图
栅漏电容C gd12 扩散电容C db1和C db2连线电容C w扇出
的栅电容C g3和C g4
电容表达式值(fF)(H→L)值(fF)(L→H)
C
GD1
2 C
on
W
n
0.23 0.23
C
GD2
2 C
op
W
p
0.61 0.61
C
DB1
K
eqbpn
AD
n
C
j
+ K
eqswn
PD
n
C
jsw
0.66 0.90
C
DB2
K
eqbpp
AD
p
C
j
+ K
eqswp
PD
p
C
jsw
1.5 1.15
C
G3
(2 C
on
)W
n
+ C
ox
W
n
L
n
0.76 0.76
C
G4
(2 C
op
)W
p
+ C
ox
W
p
L
p
2.28 2.28
C
w
提取参数 0.12 0.12
C
L
∑ 6.1 6.0
例5.5 一个0.25μm CMOS反相器的传播延时
V DD=2.5V 0.25μm W/L n = 1.5 W/L p = 4.5 R eqn= 13
kΩ (÷ 1.5) R eqp= 31 kΩ (÷ 4.5)
t pHL= 36 psec t pLH= 29 psec 得到：t p= 32.5 psec
()
DSATn
n
n
L
DSATn
DD
L
L
eqn
pHL V
k
L
W
C
I
V
C
C
R
'
52
.0
4
3
69
.0
69
.0
t≈
=＝
设计技术----减小一个门的传播延时
减小C L:门本身的内部扩散电容.
漏扩散区的面积越小越好:互连线电容;扇出电
容.
增加晶体管的W/L比:设计者手中最有力和最有效
的性能优化工具:注意自载效应! –一旦本征电
容(即扩散电容)开始超过由连线和扇出形成的外
部负载，增加门的尺寸就不再对减少延时有帮助，
只是加大了门的面积.
提高V DD:用能量损耗来换取性能;增加电源电压超
过一定程度后改善就会非常有限;对可靠性的考
虑迫使在DSM工艺中对V DD要规定严格的上限.
NMOS与PMOS的比
使PMOS管较宽，以使它的电阻与下拉的NMOS管
匹配。这通常要求PMOS和NMOS的宽度比在3~3.5
之间。对称VTC，由高至低与由低至高的传播延时
相等
如果对称性和噪声容限不是主要的考虑因素，那
么实际上有可能通过减少PMOS器件的宽度来加快
反相器的速度。使PMOS较宽因充电电流的增加而
改善了反相器的t pLH，但它也由于产生较大的寄生
电容而使t pHL变差
β = (W/L) p/(W/L) n r = R eqp/R eqn (代表尺寸
完全相同的PMOS和NMOS晶体管的电阻比) βopt =
√r (当导线电容可以忽略时)
例5.7 考虑性能时的器件尺寸确定
S = 5时性能得到了大部分的改善，而尺寸大于
10时几乎得不到任何额外的增益(而且显著地浪
费了面积)
确定反相器链的尺寸
每一个反相器的最优尺寸是与它相邻的前后两个
反相器尺寸的几何平均数－这意味着每个反相器
的尺寸都相对于它前面反相器的尺寸放大相同的
倍数f，即每个反相器都具有相同的等效扇出，因
而也就具有相同的延时
N
N
g
L
F
C
C=
=
1,
f
其中F代表该电路的总等效扇出，F=C L/C g,1
以及通过该反相器链的最小延时：
()γ
N
p
Nt F
1
t
p
+
=
当只存在一级时，t p和F是线性关系。加入第二
级则变为平方根关系
思考题5.5 确定反相器网络的尺寸
确定电路中反相器的尺寸，使在节点Out和In之
间的延时最小。假设C L=64C g,1
3,g
2,g
3,g
1,g
2,g
4
4
C
C
C
C
C
C
L
=
=
求门的确切尺寸C g,3=2.52C g,2= 6.35C g,1
选择一个反相器链的正确级数
对于给定的 F (=f N)，选择级数时需要综合考虑.
当级数太大时，反相器级的本征延时将占主导地
位.当级数太小时，每一级的有效扇出将占主导地
位
通过求最小延时表达式对级数的导数并令它为0，
可以求得最优值:
ln
=
-
+
N
F
F
F
N
N
γ
对于γ = 0(忽略自载)时的解，最优级数N = ln
(F)，且每一级的等效扇出为f = e = 2.71828
对于γ = 1(典型情况)时的解，最优有效扇出(锥
形系数)将接近于3.6
输入信号的上升-下降时间
实际上，输入信号是逐渐变化的，而且PMOS和
NMOS管会暂时同时导通一段时间。这会影响所得
到的充(放)电总电流，从而影响传播延时。
一旦t s > t p，t s随输入斜率的增加而(近似地)线
性增加。
t s源于前一级门的有限驱动能力。
功耗、能量和能量延时
功耗分类：动态功耗（包括由充放电电容引起的
动态功耗、直流通路电流引起的功耗）；静态功耗。
直流通路电流引起的功耗：输入信号不为无穷大
的斜率造成了开关过程中V DD和 GND之间在短期
内出现一条直接通路。
负载电容对短路电流的影响：
大电容负载，输出的下降时间明显大于输入的上
升时间；
小电容负载,输出的下降时间明显小于输入的上
升时间。
能量-延时积
PDP：它衡量了开关这个门所需要的能量。对于一
个给定的结构这个数字可以通过降低电源电压而
任意缩小。一个更合适的指标应当把性能和能量
的度量放在一起考虑。最优电源电压：V DDopt=3/2V TE。
第六章CMOS组合逻辑单元
在构成PUN和PDN网络时应当记住以下几点：
晶体管可以看成是由其栅信号控制的开关;PDN由
NMOS器件构成，而PUN由PMOS器件构成。理由是
NMOS管产生“强零”而PMOS管产生“强1”;NMOS
逻辑规则：串联器件实现AND操作，并联器件实
现OR操作;PMOS逻辑规则：串联器件实现NOR操
作，并联器件实现NAND操作;PUN和PDN 是对偶
网络;互补门在本质上是反相的 (NAND, NOR,
XNOR);实现一个具有N个输入的逻辑门所需要的
晶体管数目为2N;
例6.1 两输入NAND门
A B F
0 0 1
0 1 1
1 0 1
1 1 0
例6.2 CMOS 复合门的综合
)(C B A D F +?+=
互补CMOS 门的静态特性 DC 电压传输特性与数据输入模式有关 一个两输入NAND 门的VTC 与数据有关。
思考题6.1 确定互补CMOS 门中晶体管的尺寸
()
C B A
D OUT +?+=
确定NAND 和NOR 门中晶体管的尺寸
利用NAND 实现比用NOR 实现更好 互补CMOS 的缺点：晶体管数目为2N ，明显增加了它的实现面积；互补CMOS 门的传播延时随扇入数迅速增加。
大扇入时的设计技术：1.调整晶体管尺寸。当心“自载效应”，只有当负载以扇出为主时放大尺寸才起作用。2.逐级加大晶体管尺寸。降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内，缺点：版图复杂。3.重新安排输入。关键信号和关键路径的概念，把关键路径上的晶体管靠近门的输出端可以提高速度。4.重组逻辑结构。可能降低对扇入的要求，从而减少门的延时。
g 称为逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少
例6.5 复合门的逻辑努力
g NAND =3/4，g NOR ＝5/3
例6.6 确定组合逻辑延时最小时的尺寸
等效扇出：F = C L /C g1 = 5
路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9 路径分支努力：B = 1 (无分支)
总路径努力：H = GFB = 125/9, 于是最优的每个
门的努力h=4
√H = 1.9
根据门的类型，扇出系数：f 1=1.93, f 2=1.93 x 3/5=1.16, f 3 = 1.16, f 4=1.93
门的尺寸： a =f 1g 1/g 2=1.16，b=f 1f 2g 1/g 3 = 1.34，c= f 1f 2f 3g 1/g 4
= 2.60
思考题6.2 确定反相器电路的尺寸
F=64 G=1*1*1 B=4*4*1=16 H=64*1*16=1024 H=3
√1024=10.079 f 1g 1=f 2g 2=f 3g 3=10.079 f 1=f 2=f 3=10.079 Cint 1=Cg 1 Cint 2=t 1/b 1·cint=2.52Cg 1
Cint 3=t 2/b 2·t 1/b 1·Cint=6.35Cg 1 CMOS 逻辑门中的功耗
器件尺寸——影响实际电容
输入和输出上升下降时间——决定了短路功耗 器件阈值和温度——影响漏电功耗
开关活动性：静态部分（只与逻辑电路拓扑结构有关）逻辑功能、信号统计特性；动态部分（电路时序特性引起的）动态或虚假翻转。
降低开关活动性的设计技术：逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺。
思考题6.4 静态逻辑门的功耗
对于基本逻辑门(AND,OR,XOR)推导出0→1的输出翻转概率。
P 0→1
= P out=0 ? P out=1
NOR (1 - (1 - P A
)(1 - P B
)) ? (1 - P A
)(1 - P B
)
OR (1 - P A
)(1 - P B
) ? (1 - (1 - P A
)(1 - P B
))
NAND P A P B
? (1 - P A P B
)
AND (1 - P A P B ) ? P A P Ba
XOR (1 - (P A
+ P B
- 2P A P B
)) ? (P A
+ P B
- 2P A P B
)
For C: P 0→1 = P 0?P 1=(1-P A )P A =0.5?0.5=0.25
For Z: P 0→1
=P 0?P 1=(1-P C P B )P C P B =(1–(0.5?0.5))?(0.5?0.5)=3/16
降低开关活动性的设计技术：1、逻辑重组。改变逻辑电路的拓扑结构可以降低它的功耗。结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺） 2、输入排序。结论：推迟输入具有较高翻转率的信号 (即信号概率接近0.5的信号) 3、分时复用资源。结论：避免对具有独特数据特性的数据流采用分时复用
4、通过均衡信号路径来减少毛刺。电路中产生毛刺主要是由于在电路中路径长度失配引起的，信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的。结论：使信号路径长度匹配可以减少毛刺。
有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。 有比电路：由于输出端的电压摆幅及门的总体功能取决于NMOS 和PMOS 的尺寸比，所以此电路称为有比电路。
传输管逻辑 基本概念：通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目
优点：需要较少的晶体管来实现给定的功能。减少器件的数目也有降低电容的额外有点。
缺点：当传输管上拉一个节点至高点平时，输出只充点至V DD -V Tn 。 串联NMOS 的PT
传输管门不应当象上图这么串联，下图的逻辑避免了静态功耗，减小了噪声容限。
y = V DD - V Tn1 - V Tn2
y = V DD - V Tn1
稳定有效的传输管设计
方法1：电平恢复：节点x 可上拉到V DD (由于电平恢复) ，这就消除了反相器中的任何静态功耗；在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在A 为高电平时才有效；为使这个电路正确工作，必须仔细确定晶体管的尺寸 (有比)。
方法2：多种阈值晶体管：工艺上解决：使用零阈值器件的NMOS 传输管可以消除大部分阈值损失 (体效应仍然会阻止全摆幅达到V DD )；对功耗有负面影响，这是由于即使V GS 低于V T ，也仍然会有亚阈值电流流过传输管。
方法3：传输门逻辑：最广泛使用的方法；由栅信号C 控制的全摆幅双向开关。当C=1时，A=B ；虽然传输门需要2个晶体管和较多的控制信号，但它能得到从电源轨线至轨线电压的摆幅。
解决长延时问题最常用的办法是每隔m 个传输门开关切断串联链并插入一个缓冲器
()()2
169.069.00
+==∑=n n CR k CR V t eq
n
k eq n p
()buf
eq p t m n m n CR t ??? ??-+?????
?+=12169.0
动态CMOS 设计
动态逻辑，既能减少晶体管的数目，又能避免静态功耗
通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段
输出的情况：一旦动态门的输出放电就不可能再充电，直到进行下一次预充电；门的输入在求值期间最多只能有一次变化；在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在C L 。
动态逻辑门的重要特性：逻辑功能由NMOS 下拉网络实现；晶体管的数目明显少于静态情况：为N+2而不是2N ；无比的逻辑门；只有动态功耗；具有较快的开关速度。
设计考虑：用对偶的方法来实现另一形态的动态逻辑；p 型动态门的缺点是比n 型动态门慢。
例6.16 动态逻辑的活动性估计
A. 静态NOR 门
B. n 型动态NOR 门 A B OUT 0 0 1 0 1 0 1 0 0 1 1 0
C. 真值表
()()43
23216
323232220104
220010=
==-?-=
→→N N N N NOR N N NOR αα门：动态＝＝
门：静态
思考题6.8 活动性计算 ？？
计算四输入动态NAND 门的活动性因子，假设各输入是独立的并且P A=1 = 0.2；P B=1 = 0.3； P C=1 = 0.5和P D=1 = 0.4
信号完整性问题：包括 电荷泄漏、电荷分享、电容耦合、时钟馈通
串联动态门 只要在求值期间输入只能进行单个的0→1翻转就能保证正确工作
多米诺逻辑 基本概念：一个n 型动态逻辑块后面接一个静态反相器构成
多米诺逻辑的名字来历:有如一条崩塌的多米诺骨牌线!
多米诺CMOS 的特点：只能实现非反相逻辑，可以达到非常高的速度：只存在上升沿的延时，而t pHL 等于0。
第七章 CMOS 时序逻辑单元 时序电路的时钟参数
建立时间：在时钟翻转之前数据输入必须有效的时间
保持时间：在时钟边沿之后数据输入必须仍然有效的时间
传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间
两个约束条件：最小时钟周期T ≥ t c-q + t plogic + t su ；对寄存器维持时间的要求t cdregister + t cdlogic ≥ t hold 。 存储单元的分类：前台存储器和后台存储器。嵌入在逻辑中的存储器 / 大量的集中存储内核。静态存储器和动态存储器。正反馈或再生原理 / 在与MOS 器件相关的寄生电容上暂时存储电荷，用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和采用周期时钟控制的数据通路电路中。锁存器和寄存器。电平敏感/边沿触发。 不同类型存储元件的定义：一个边沿触发的存储元件称为寄存器。锁存器是一个电平敏感的器件。由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)。 双稳态原理
交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定状态，每一个对应一个逻辑状态)。
当翻转区中反相器的增益大于1时，只有A 和B 是稳定的工作点，而C 是一个亚稳态工作点。 改变电路状态的方法：切断反馈环路 (多路开关型锁存器)。触发强度超过反馈环(实现静态后台存储器的主要方法)。
主从边沿触发寄存器 工作原理：在时钟的低电平阶段，主级是透明的，输入D 被传送到主级的输出端Q M 。在此期间，从级处于维持状态，通过反馈保持它原来的值。在时钟的上升沿期间，主级停止对输入采样，而从级开始采样在时钟的高
电平阶段，从级对主级的输出端（Q M ）采样，而主级处于维持状态。由于Q M 在时钟的高电平阶段不变，因此输出Q 每周期只翻转一次。由于Q 的值就是时钟上升沿之前的D 值，因此具有正沿触发效应。
多路开关型主从寄存器的时序特性：建立时间：输入数据D 在时钟上升沿之前必须有效的时间3 ? t pd_inv + t pd_tx 。传播延时：Q M 值传播到输出Q 所需要的时间t c-q = t pd_inv + t pd_tx 。保持时间：在时钟上升沿之后输入必须保持稳定的时间
0。
时钟重叠可以引起两种类型的错误：竞争情况：由于CLK 和CLK 在一个很短的时间内都为高电平，两个采样传输管都导通，因此在D 和Q 之间有直接通路。不确定状态：由于CLK 和CLK 都为高电平，那么节点A 同时被D 和B 驱动。 动态传输门边沿触发寄存器
0-0 重叠竞争的限制条件t overlap0-0 MOS ：一种对时钟偏差不敏感的方法 P252-253 1.CLK=0(CLK=1):第一个三态驱动器导通，此时主级像一个反相器在内部节点X 上采样D 的反相数据，因此主级处于求值模式。同时从级处在高阻抗模式，即维持模式。晶体管M 7和M 8均关断，切断了输出和输入的联系。输出Q 维持其原来存储在输出电容C L2上的值。 2.CLK=1时恰好相反：主级部分处在维持模式，而第二部分求值。存放在C L1上的值经过从级传送到输出节点，此时丛级的作用像一个反相器。 C 2 MOS 触发器0-0覆盖的情况：只要时钟边沿的上升和下降时间足够小，具有CLK 和!CLK 时钟控制 的这一C 2 MOS 寄存器对时钟的重叠是不敏感的. C 2 MOS 触发器1-1覆盖的情况 双边沿寄存器 优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数据处理量，节省了时钟分布网络中的功耗 它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一 CLK=1：上面的主级采样，从级保持；下面的主级保持，从级采样 CLK=0：上面的主级保持，从级采样；下面的主级采样，从级保持 真单相钟控寄存器(TSPCR) 负锁存器 当clk = 1时，保持模式 当clk = 0时，采样模式 正锁存器 当clk = 1时，采样模式 当clk = 0时，保持模式 流水线：优化时序电路的一种方法 流水线是一项提高资源利用率的技术，它增加了R E G R E G R E G log a CLK CLK Out b R E G R E G R E G log CLK CLK R E G CLK R E G CLK 流水线工作的优点可以从考察这一改进电路的最小时钟周期中看得非常清楚。 T min,pipe =t c-q +max(t pd,add , t pd,abs ,t pd,log )+t su 第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。 4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。 专升本《数字电路与逻辑设计》作业练习题6 解析与答案 一、单选题（选择最合适的答案） 1. 哪种逻辑门“只有在所有输入均为0时，输出才是1”? （） A．或非门B．与非门C．异或门D．与或非门 答案：A 解析: 或非门 2．设两输入“与非”门的输入为x和y，输出为z，当z＝1时，x和y的取值一定是（） A. 至少有一个为1 B. 同时为1 C. 同时为0 D. 至少有一个为0 答案：D 解析: 与非逻辑 3. 两输入与非门输出为0时，输入应满足（）。 A．两个同时为1 B．两个同时为0 C．两个互为相反D．两个中至少有一个为0 答案：A 解析:输入全为1 4. 异或门的两个输入为下列哪—种时，其输出为1？ A．1，l B．0，1 C．0，0 D．以上都正确 答案：B 解析: 输入不同 5. 下列逻辑门中哪一种门的输出在任何条件下都可以并联使用？（）A．具有推拉式输出的TTL与非门B．TTL集电级开路门(OC门) C．普通CMOS与非门D．CMOS三态输出门 答案：B 解析: A,C普通与非门不能并联使用； D三态输出门并联使用是有条件的：它们的使能端(控制端)必须反向，即只能有一个门处于非高阻态 ADABB 二、多选题（选择所有合适的答案） 用TTL 与非门、或非门实现反相器功能时，多余输入端应该( ) A ．与非门的多余输入端应接低电平 B. 或非门的多余输入端应接低电平 C. 与非门的多余输入端应接高电平 D. 或非门的多余输入端应接低高平 答案：BC 解析: 多余输入端对与逻辑要接1，对或逻辑要接0 三、简答题 1. 分析如下两个由或非门、异或门、非门以及与非门构成的逻辑电路，请你：①写出F1和F2的逻辑表达式；②当输入变量A ，B 取何值时，两个电路等效? 答案:{ ① 根据图可写出两个电路的输出函数表达式分别为： 12()F A A B A A B A A B A A B A AB AB A A B F AB A B =⊕+=?++?+=??+++=+==+ = ②列出两个电路的真值表： 可见，无论A,B 取任何值，两个电路都等效。 } Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 (此文档为word格式，下载后您可任意编辑修改！) 1.1将下列各式写成按权展开式： （352.6）10=3×102+5×101+2×100+6×10-1 （101.101）2=1×22+1×20+1×2-1+1×2-3 （54.6）8=5×81+54×80+6×8-1 （13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。 解：略 解：分别代表28=256和210=1024个数。 （1750）8=（1000）10 （3E8）16=（1000）10 1.5将下列各数分别转换为二进制数：（210）8，（136）10，（88）16 1.6将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16 解：结果都为（77）8 解：结果都为（FF）16 1.8转换下列各数，要求转换后保持原精度： （0110.1010）余3循环BCD码=（1.1110）2 1.9用下列代码表示（123）10，（1011.01）2： 解：（1）8421BCD码： （123）10=（0001 0010 0011）8421BCD （1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD （2）余3 BCD码 （123）10=（0100 0101 0110）余3BCD （1011.01）2=（11.25）10=（0100 0100.0101 1000）余3BCD （1）按二进制运算规律求A+B，A-B，C×D，C÷D， （2）将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与（1）进行比较。 A-B=（101011）2=（43）10 C÷D=（1110）2=（14）10 （2）A+B=（90）10+（47）10=（137）10 A-B=（90）10-（47）10=（43）10 C×D=（84）10×（6）10=（504）10 C÷D=（84）10÷（6）10=（14）10 两种算法结果相同。 《数字集成电路基础》试题D （考试时间：120分钟） 班级： 姓名： 学号： 成绩： 一、填空题（共30分） 1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。 2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于 ＿＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。 3. 逻辑变量的异或表达式为：_____________________B A =⊕。 4. 二进制数A=1011010；B=10111，则A-B=＿＿＿＿＿＿＿。 5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。 6. 同步RS 触发器的特性方程为：Q n+1=＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿ ＿。 7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿ 个输入端，＿＿＿＿输出端。 8. 下图所示电路中，Y 1 ＝＿＿＿＿＿＿；Y ＝＿＿＿＿＿＿；Y 3 ＝＿＿＿＿＿ 二、选择题(共 20分) 1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。 A.4 B. 6 C. 8 D. 16 2. 逻辑函数D C B A F +=，其对偶函数F *为＿＿＿＿＿＿＿＿。 A ．()()D C B A ++ B. ()()D C B A ++ C. ()() D C B A ++ 1 A B 3 3. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。 A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式 中 。 A ．与项的个数少 B. 每个与项中含有的变量个数少 C. 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为 。 A ．C Y = B. A B C Y = C ．C AB Y += D ．C C B Y += 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． 证明等式:AB B A B A B A +?=+ 2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++? 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 1-1将下列二进制数转换成等值的十进制数和十六进制数。 （1）（1101010.01）2； （3）（11.0101）2； （2）（111010100.011）2； （4）（0.00110101）2； 解：二进制数按位权展开求和可得等值的十进制数；利用进制为2k数之间的特点可以直接将二进制数转换为等值的十六进制数。 （1）（1101010.01）2＝1×26＋1×25＋1×23＋1×21＋1×2－2 ＝（106.25）10＝（6A.4）16 （2）（111010100.011）2＝1×28＋1×27＋1×26＋1×24＋1×22＋1×2－2＋ 1×2－3＝（468.375）10＝（1D4.6）16 （3）（11.0101）2＝1×21＋1×20＋1×2－2＋1×2－4 ＝（3.3125）10＝（3.5）16 （4）（0.00110101）2＝1×2－3＋1×2－4＋1×2－6＋1×2－8 ＝（0.20703125）10＝（0.35）16 1-2将下列十进制数转换成等值的二进制数、八进制数和十六进制数。要求二进制数保留小数点后4位有效数字。 （1）（378.25）10； （3）（56.7）10； （2）（194.5）10； （4）（27.6）10； 解法1：先将十进制数转换成二进制数，再用进制为2k数之间的特点可以直接将二进制数转换为等值的八进制数和十六进制数。 （1）（378.25）10＝（101111010.0100）2＝（572.2）8＝（17A.4）16 （2）（194.5）10＝（11000010.1000）2＝（302.4）8＝（C2.8）16 （3）（56.7）10 ＝（111000.1011）2＝（70.54）8＝（38.B ）16 （4）（27.6）10 ＝（11011.1001）2＝（33.44）8＝（1B.9）16 解法 2：直接由十进制数分别求二进制、八进制和十六进制数。由于二进制 数在解法 1 已求出，在此以（1）为例，仅求八进制数和十六进制数。 问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L: 数字电路与系统设计实验报告 学院： 班级： 姓名： 实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系 （1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。 实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表 课程设计说明书 课程设计名称数字电路与逻辑设计 专业计算机科学与技术 班级150403班 学生姓名陆文祥 指导教师宋宇 2016 年12 月19 日 课程设计任务书 题目：1.简易数字电子钟的设计与制作 2.简易数字频率计的设计与制作 3.简易智力竞赛抢答器的设计与制作 4.简易玩具电子琴的设计与制作 5.自选题目：自动电子钟 目录 设计实验一 (4) 设计实验二 (8) 设计实验三 (11) 设计实验四 (15) 自选题目 (20) 设计实验一 一、实验题目： 简易数字电子钟的设计与制作 二、设计目的 1、了解计时器主体电路的组成及工作原理； 2、掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； 3、熟悉集成电路及有关电子器件的使用； 三、实验要求 要求设计一个能显示两位秒信号的数字电子钟，分电路设计、电路安装、电路调测三个阶段完成。 四、实验内容 （一）.设计原理思路： 本次设计以数字电子为主，分别对时钟信号源、秒计时显示、分计时显示、小时计时显示进行设计，然后将它们组合，来完成时、分、秒的显示并通过本次设计加深对数字电子技术的理解以及更熟练使用计数器、触发器和各种逻辑门电路的能力。电路主要使用集成计数器，如74ls90、74ls48，LED数码管及各种门电路和基本的触发器等，电路使用直流电源供电，很适合在日常生活中使用数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。数字电子钟由以下几部分组成：六十进制秒、分计数器、二十进制时计数器；以及秒、分、时的译码显示部分等。 （二）实验电路图 图1 数字电子钟 1、1将下列各式写成按权展开式: (352、6)10=3×102+5×101+2×100+6×10-1 (101、101)2=1×22+1×20+1×2-1+1×2-3 (54、6)8=5×81+54×80+6×8-1 (13A、4F)16=1×162+3×161+10×160+4×16-1+15×16-2 1、2按十进制0~17的次序,列表填写出相应的二进制、八进制、十六进制数。 解:略 1、3二进制数00000000~11111111与0000000000~1111111111分别可以代表多少个数？解:分别代表28=256与210=1024个数。 1、4将下列个数分别转换成十进制数:(1111101000)2,(1750)8,(3E8)16 解:(1111101000)2=(1000)10 (1750)8=(1000)10 (3E8)16=(1000)10 1、5将下列各数分别转换为二进制数:(210)8,(136)10,(88)16 解:结果都为:(10001000)2 1、6将下列个数分别转换成八进制数:(111111)2,(63)10,(3F)16 解:结果都为(77)8 1、7将下列个数分别转换成十六进制数:(11111111)2,(377)8,(255)10 解:结果都为(FF)16 1、8转换下列各数,要求转换后保持原精度: 解:(1、125)10=(1、0010000000)10——小数点后至少取10位 (0010 1011 0010)2421BCD=(11111100)2 (0110、1010)余3循环BCD码=(1、1110)2 1、9用下列代码表示(123)10,(1011、01)2: 解:(1)8421BCD码: (123)10=(0001 0010 0011)8421BCD (1011、01)2=(11、25)10=(0001 0001、0010 0101)8421BCD (2)余3 BCD码 (123)10=(0100 0101 0110)余3BCD (1011、01)2=(11、25)10=(0100 0100、0101 1000)余3BCD 1、10已知A=(1011010)2,B=(101111)2,C=(1010100)2,D=(110)2 （1）按二进制运算规律求A+B,A-B,C×D,C÷D, （2）将A、B、C、D转换成十进制数后,求A+B,A-B,C×D,C÷D,并将结果与(1)进行比较。解:(1)A+B=(10001001)2=(137)10 A-B=(101011)2=(43)10 C×D=(111111000)2=(504)10 C÷D=(1110)2=(14)10 (2)A+B=(90)10+(47)10=(137)10 A-B=(90)10-(47)10=(43)10 C×D=(84)10×(6)10=(504)10 C÷D=(84)10÷(6)10=(14)10 两种算法结果相同。 1、11试用8421BCD码完成下列十进制数的运算。 解:(1)5+8=(0101)8421BCD+(1000)8421BCD=1101 +0110=(1 0110)8421BCD=13 Digital Integrated Circuits – A Design Perspective 2/e Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikoli? Chapter 11 and 6 Design Project: 32-bit Arithmetic Logic Unit (Phase 1) 1.Designing a 32-bit atithmetic-logic unit – Background Arithmetic-logic units are the heart of any microprocessor. This semester, we will design the critical part of a 32-bit ALU. 1.1.High level structure The high-level block diagram of a high-performance ALU is shown in Figure 1. ALU’s have four major parts: ?Arithmetic block: This block is used to perform arithmetic operations such as addition, subtraction and comparison. The core of the arithmetic block is an adder. In the architecture presented in Figure 1, the adder uses carry look-ahead and sum-select techniques (the blocks labeled CARRYGEN, SUMGEN and SUMSEL). ?Logic block: This block is used to perform simple bitwise logic operations such as AND (masking), OR and XOR (the block labeled LU in Figure 1) ?Multiplexers: These blocks are used to select the appropriate inputs for the arithmetic and logic blocks. Usually more than two buses arrive at the inputs of the ALU (9 buses in Figure 1, selected by 9:1 MUX’s). Sometimes these multiplexers are used to perform some simple logic operations. The 5:1 MUX is a programmable shifter: its inputs contain 一、选择题 1. 以下表达式中符合逻辑运算法则的是 D 。 A.C ·C=C 2 B.1+1=10 C.0<1 D.A+1=1 2. 一位十六进制数可以用 C 位二进制数来表示。 A . １ B . ２ C . ４ D . 16 3. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？ A. n B. 2n C. n 2 D. 2n 4. 逻辑函数的表示方法中具有唯一性的是 A 。 A .真值表 B.表达式 C.逻辑图 D.状态图 5. 在一个8位的存储单元中，能够存储的最大无符号整数是 D 。 A .（256）10 B .（127）10 C .（128）10 D .（255）10 6.逻辑函数F=B A A ⊕⊕)( = A 。 A.B B.A C.B A ⊕ D. B A ⊕ 7．求一个逻辑函数F 的对偶式，不可将F 中的 B 。 A .“·”换成“+”，“+”换成“·” B.原变量换成反变量，反变量换成原变量 C.变量不变 D.常数中“0”换成“1”，“1”换成“0” 8．A+BC= C 。 A .A+ B B.A+ C C.（A+B ）（A+C ） D.B+C 9．在何种输入情况下，“与非”运算的结果是逻辑0。 D A ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是1 10．在何种输入情况下，“或非”运算的结果是逻辑1。 A A ．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为1 11．十进制数25用8421BCD 码表示为 B 。 A .10 101 B .0010 0101 C .100101 D .10101 12．不与十进制数（53.5）10等值的数或代码为 C 。 A .(0101 0011.0101)8421BCD B .(35.8)16 C .(110101.11)2 D .(65.4)8 13．以下参数不是矩形脉冲信号的参数 D 。 A.周期 B.占空比 C.脉宽 D.扫描期 14．与八进制数(47.3) 班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过 较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。 2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程1) 数字集成电路设计流程介绍 唐长文 2002年7月8日 2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程2) 内容 一、设计流程介绍1、流程图及设计步骤2、EDA软件 二、硬件描述语言简介 1、传统自下向上的设计方法 2、基于硬件描述语言的自顶向下的设计方法 3、硬件描述语言--VHDL介绍 4、VHDL语言设计实例 三、数字系统的结构设计-行为级或RTL级设计1、系统规范2、系统框架 3、系统源代码设计 4、系统行为级仿真 四、数字系统的电路设计--门级电路设计1、FPGA逻辑综合2、ASIC逻辑综合3、综合后仿真 五、数字系统的版图设计1、FPGA器件实现 2、基于标准单元ASIC版图的自动化生成 3、版图后仿真 六、版图验证和管子级仿真1、DRC&LVS 2、Star_sim管子级仿真 一、设计流程介绍 C语言仿真Matlab仿真COSSAP仿真 2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程4) 数字集成电路设计主要分为四大步：1、行为级、RTL 级源代码设计2、电路设计－门级电路设计（1）FPGA 逻辑综合（2）ASIC 逻辑综合3、版图设计 （1）FPGA 版图布局布线设计（器件实现） （2）ASIC 版图布局布线设计（基于标准单元库）4、版图验证（DRC&LVS) ?设计的步骤 2002 年版权，复旦大学专用集成电路与系统国家重点实验室 (设计流程5) ?EDA 软件 (1)FPGA 设计需要的软件源代码设计和仿真9Active-HDL FPGA 逻辑综合 9Synopsys FPGA Express 、Synplicity Synplify 、 Examplar LeonardoSpectrum 、XST(Xilinx Synthesis Tech)FPGA 器件实现 9Xilinx Foundation ISE 、Altera MaxplusII 数字电路与逻辑设计1_3试卷和答案 一、填空（每空1分，共45分） 1．Gray码也称循环码，其最基本的特性是任何相邻的两组代码中，仅有一位数码不同，因而又叫单位距离码。 2．二进制数转换成十进制数的方法为：按权展开法。 3．十进制整数转换成二进制数的方法为：除2取余法，直到商为 0 止。4．十进制小数转换成二进制数的方法为：乘2取整法，乘积为0或精度已达到预定的要求时，运算便可结束。 5．反演规则：对于任意一个逻辑函数式F，如果将其表达式中所有的算符“·”换成“ + ”，“ + ”换成“·”，常量“0”换成“ 1 ”，“ 1 ”换成“0”，原变量换成反变量，反变量换成原变量，则所得到的结果就是。称为原函数F的反函数，或称为补函数 6．n个变量的最小项是n个变量的“与项”，其中每个变量都以原变量或反变量的形式出现一次。对于任何一个最小项，只有一组变量取值使它为 1 ，而变量的其余取值均使它为 0 。 7．n个变量的最大项是n个变量的“或项”，其中每一个变量都以原变量或反变量的形式出现一次。对于任何一个最大项，只有一组变量取值使它为 0 ，而变量的其余取值均使它为 1 。 8．卡诺图中由于变量取值的顺序按格雷码排列，任何几何位置相邻的两个最小项，在逻辑上都是相邻的。，保证了各相邻行(列)之间只有一个变量取值不同。 9．卡诺图化简逻辑函数方法：寻找必不可少的最大卡诺圈，留下圈没有变化的那些变量。求最简与或式时圈 1 、变量取值为0对应反变量、变量取值为1对应原变量；求最简或与式时圈 0 、变量取值为0对应原变量、变量取值为1对应反变量。 10．逻辑问题分为完全描述和非完全描述两种。如果对于输入变量的每一组取值，逻辑函数都有确定的值，则称这类函数为完全描述逻辑函数。如果对于输入变量的某些取值组合逻辑函数值不确定，即函数值可以为0，也可以为1(通常将函数值记为?或×)，那么这类函数称为非完全描述的逻辑函数。 11．数字集成电路按其部有源器件的不同可以分为两大类：双极型晶体管集成电路和MOS(Metal Oxide Semiconductor)集成电路。 12．TTL集成电路工作速度高、驱动能力强，但功耗大、集成度低； MOS 集成电路集成度高、静态功耗低。 13．按集成电路部包含的等效门个数可分为：小规模集成电路(SSI-Small Scale Integration)，中规模集成电路(MSI-Medium Scale Integration)，大规模集成电路(LSI-Large Scale Integration)，超大规模集成电路(VLSI-Very Large Scale Integration) 二、判断题（在括号中打×或√；每题3分，共15分） 1．集电极开路门和三态门是不允许输出端直接并联在一起的两种TTL门。（×）2.用集电极开路门可以构成线与逻辑。 ( √ ) 3．普通TTL门的输出只有两种状态——逻辑 0 和逻辑 1，这两种状态都是高阻输出。三态逻辑(TSL)输出门除了具有这两个状态外，还具有低阻输出的第三状态(或称禁止状态)，这时输出端相当于短路。(× ) 4．TTL电路和CMOS电路接口时，无论是用TTL电路驱动CMOS电路还是用CMOS电路驱动TTL 电路，驱动门都必须为负载门提供合乎标准的高、低电平和足够的电流（√）5．若F的对偶式为G；则G的对偶式为F。（√） IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）数字集成电路设计_笔记归纳..
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