毕业设计（论文）
基于VHDL的等精度频率计设计与实现Design and Realization of the Accurate Cymometer
Based on VHDL
长春工程学院
摘要
基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，本设计采用单片机AT89C51作为主要的控制单元，用来完成电路的信号测试控制、数据运算处理、键盘扫描和控制数码管显示等功能，待测信号经过LM358放大后又经过74HC14形成系统需要的矩形波，然后送入复杂可编程逻辑器件（CPLD），最后由可编程逻辑器件CPLD进行各种时序控制及计数测频功能，并用8位8段LED进行显示。
关键词
单片机可编程逻辑器件频率计
Abstract
Based on the traditional principle of measuring the frequency of the frequency of measurement accuracy will be tested with the frequency and reduce the decline in the more practical limitations.SCM AT89C51 use this design as the main control unit, the signals used to complete the circuit test control, data processing, keyboard scanning and digital control of the show, and other functions, under test signal LM358 Larger then after a 74 HC14 system needs Rectangular waves, and then into the complex programmable logic devices (CPLD), programmable logic devices by the end CPLD various control and timing count frequency measurement functions, and with eight 8 of the LED display.
Keywords：SCMC CPLD Cymometer
目录
1引言 (1)
1.1课题分析 (1)
1.2等精度频率计在国内外发展概况 (1)
1.3M AX+P LUS II简介及VHDL语言简介 (2)
1.4课题要求 (4)
2等精度频率计的方案选择及原理分析 (5)
2.1等精度频率计测频原理 (5)
2.2系统原理框图 (6)
2.3周期测量 (6)
2.4脉冲宽度测量 (7)
2.5周期脉冲信号占空比的测量 (7)
3 等精度频率计硬件设计 (8)
3.1键盘控制模块 (8)
3.2显示模块 (8)
3.3主控模块 (9)
3.4信号输入放大和整形模块 (11)
3.5音频输出电路 (12)
3.6CPLD功能模块描述 (13)
4 等精度频率计软件设计方案 (14)
4.1VHDL语言 (14)
4.2VHDL软件设计方案 (15)
4.3所需VHDL文件及波形仿真结果 (15)
4.4单片机的汇编语言编程 (17)
5 电路系统调试 (21)
6 结论 (22)
致谢 (24)
附录一：元器件清单 (25)
附录二：程序清单 (26)
附录三：原理图 (26)
1引言
1.1课题分析
在现代电子系统中,数字系统所占的比例越来越大。系统发展的趋势是数字化和集成化,CPLD 作为可编程ASIC(专用集成电路)器件,它将在数字逻辑系统中发挥越来越重要的作用。而数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。
数字频率计是数字电路中的一个典型应用, 实际的硬件设计用到的器件较多, 连线比较复杂, 而且会产生较大的延时, 造成测量误差、可靠性差。随着可编程逻辑器件(CPLD) 的广泛应用, 以EDA 工具为开发平台, 利用VHDL(Very HighSpeed Integrated CircuitHardware Description Language, 超高速集成电路硬件描述语言) 工业标准硬件描述语言, 采用自顶向下( Top to Down) 和基于库( Library- based) 的设计, 设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的性能和可靠性。本课题正是利用EDA技术，基于单片机和CPLD设计实现频率计，这使设计过程大大简化，缩短了开发周期，减小了电路系统的体积，同时也有利于保证频率计较高的精度和较好的可靠性,本设计具有结构简单,成本低廉，开发周期短的特点。
1.2等精度频率计在国内外发展概况
目前发达国家在电子产品开发中EDA工具的利用率已达50％，而大部分的ASIC和CPLD 已采用HDL (Hardware Description Language——硬件描述语言)设计。传统的频率计通过普通的硬件电路组合来实现，其开发过程、调试过程繁锁，并且由于其体积大以及电子器件之间的互相干扰，影响了频率计的精度，在实际应用中局限性很大，已不适应电子设计的发展要求。CPLD(Complex programmable LogicDevice,复杂可编程逻辑器件)是可编程逻辑器件, 它是在PAL 等逻辑器件基础上发展起来的。同以往的P A L 相比, C P L D 的规模比较大,适合于时序、组合等逻辑电路的应用。它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点,因此,可广泛应用于产品的原理设计和产品生产之中。
随着EDA（电子设计自动化）技术和微电子技术的进步，CPLD的时钟延迟可达到ns级，结合其并行工作方式，在超高速、实时测控方而有非常广阔的应用前景：并且CPLD具有高集成度,高可靠性，几乎可将整个设计系统下载于同一芯片中!实现所谓片上系统，从而大大缩小其体积,具有可编程型和实现方案容易改动的特点。CPLD的逻辑功能模块包括32位计数器，
数据选择器和D 触发器等逻辑块，各逻辑模块用硬件描述语言 VHDL 来描述其功能。然后通过EDA 开发平台对设计文件自动地完成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、逻辑仿真。最后对CPLD 芯片进行编程,以实现系统的设计要求。
所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T 内测得这个周期性信号的重复变化次数为N ，则其频率可表示为T N f /=。
1、直接测频法：即在一定闸门时间内测量被测信号的脉冲个数。此方法在低频段的相对测量误差较大。
2、间接测量法：例如周期测频法(先测出信号的周期，再将其转换成频率)。这种方法仅适用于低频信号的测量。
3、等精度测频法：测量一定闸门时间内标准信号与被测信号的脉冲个数，分别记为Nb 、Nx ，则被测信号频率为：x x N Nb Fb F ?=)/(。 1.3 Max+Plus II 简介及VHDL 语言简介
Max+plusII 是Altera 公司推出的的第三代PLD 开发系统(Altera 第四代PLD 开发系统被称为：QuartusII ，主要用于设计新器件和大规模CPLD/FPGA).使用Max+plusII 的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，Max+plusII 把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用Max+plusII ，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面，MaxplusII 被公认为是最易使用，人机界面最友善的PLD 开发软件，特别适合初学者使用。
VHDL （Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE （The Institute of Electrical and Electronics Engineers ）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down ）和基于库（LibraryBased ）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL 对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD 器件中去，从而实现
可编程的专用集成电路（ASIC）的设计]17[。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。
1. 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
2. VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
3. VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
4. 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
5. VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
本设计的指导思想
本设计采用等精度测频原理,采用自上向下的设计方法，用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、控制数码管的显示输出。一块复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在MAX+PLUSⅡ平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。在AT89C51单片机控制下，当打开闸门信号时，被测
信号经过放大、整形后与系统提供的50MHZ基准时钟信号同时送入CPLD的两个输入端计数，当闸门信号关闭时，CPLD内的两套32位计数器同时停止计数，单片机将计数器的计数值分为四次读入其内存进行运算处理，并将结果输出显示。用户可以根据需要选择想要的时钟频率]8[。
1.4课题要求
等精度频率计最重要的功能是根据基准时钟信号实现对被测信号的频率进行检测，不但具有较高的测频精度，不随所测信号的变化而变化，而且在整个测频区域能保持恒定的测频精度。具体要求如下：
（1）本设计对频率的测量实现等精度测量,测频范围：0.1HZ到100MHZ之间，测频精度：测频全域相对误差恒为百万分之一。
（2）周期测量精度和频率测量精度相同。
（3）脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs 。
（4）占空比测试功能：测试精度1％～99％。
2 等精度频率计的方案选择及原理分析
基于传统测频原理的频率计的测量精度将随被测信号频率的变化而变化。传统的直接测频法其测量精度将随被测信号频率的降低而降低。测周法的测量精度将随被测信号频率的升高而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 2.1 等精度频率计测频原理
一般情况下，频率测量可按照以下三种方法来进行：
方法一：完全按定义式T N F /=进行测量。被测信号Ｆx 经放大整形以形成时标Bx ，晶振经分频形成时基T R 。然后用时基T R 开闸门，累计时标Bx 的个数，则由公式可得：F X =1/B X =N/T R 。此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方法二：对被测信号的周期进行测量，并利用T F /1=（频率＝１／周期）得出频率。测周期时，晶振ＦR 经分频形成时标Bx ，被测信号经放大整形形成时基TR 控制闸门。然后测量闸门输出的计数脉冲TR Bx N /=，则NBx T x =。但该方法在被测信号的周期较短时，其精度将大大下降。
方法三：等精度测频，即按定义式T N F /=进行测量，图l 是等精度测频法的原理框图。图中，被测信号Ｆx 经放大整形后可形成时标Bx ，而将时标Bx 经编程处理后可形成时基T R 。用时基T R 开闸门并累计时标Bx 的个数，则由公式可得T N B F x x //1==。此方案的闸门时间随被测信号的频率变化而变化，但测量精度将不会随着被测信号频率的下降而降低。
图2-1等精度测频方案方框图
综上所述，选用第三种等精度测频方案最好。用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、控制数码管的显示输出。一块复杂可编程逻
辑器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在MAX+PLUSⅡ平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。在AT89C51单片机控制下，当打开闸门信号时，被测信号经过放大、整形后与系统提供的50MHZ基准时钟信号送入CPLD的输入端计数，当闸门信号关闭时，CPLD内的计数器同时停止计数，单片机将计数器的计数值读入其内存进行运算处理，并将结果输出显示。
2.2 系统原理框图
系统组成原理框图如图2-2所示。由一片CPLD完成各种测试功能，对标准频率和被测信号频率进行计数。单片机对整个测试系统进行控制，包括对键盘信号的读入与处理，对CPLD 测量过程的控制，测量结果数据处理；最后将测量结果送LED显示输出。被测信号整形电路主要对被测信号进行限幅、放大，在整形后送入CPLD，用50MHz的有源晶振作为CPLD的测试标准频率。电源部分采用直流5V电压供整个系统使用，单片机由外接12MHz标准晶振提供时钟电路。
图2-2 系统原理框图
2.3 周期测量
（1）直接周期测量法：用被测信号经放大整形后形成的方波信号直接控制计数门控电路，使主门开放时间等于信号周期T X，时标为T S的脉冲在主门开放时间进入计数器。设T为被测
周期，T S 为时标，在T X 期间计数值为N ，可以根据以下公式来算得被测信号周期：s x NT T =。经误差分析表明，被测信号频率越高，测量误差越大。
（2）等精度周期测量方法：本方法在测量电路和测量精度上与等精度频率测量完全相同，只是计算公式不同，用周期T 代换等精度频率测量公式中的频率倒数即可。计算公式为
x s x x N N T T /)*(=。式中T X 为被测信号周期的测量值，N S ，N X 分别与（1）中的N S ，N X 含
义相同。从降低电路的复杂度及提高精度上考虑，显然方法（2）远好于方法（1），方法（2）的测量电路完全可以使用等精度频率测量电路。 2.4 脉冲宽度测量
在进行脉冲宽度的测量时，首先经信号处理电路进行处理，然后送入测量计数器进行测量。测量电路在检测到脉冲的上升沿是打开计数器，在下降沿时关掉计数器。由下式：T WX =N X /F S 。由公式可知计数值即为测得的脉冲宽度。 2.5 周期脉冲信号占空比的测量
测一个脉冲信号的脉宽，记其值为TWX1，信号反相后，再测一次脉宽并记录其值TWX2，通过以下公式计算：
占空比= %100*)]/([211wx wx wx T T T +
在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下，等精度测量法的测量精度在整个测量范围内保持恒定不变，而常规的直接测频法（在低频时用测周法，高频时用测频法），测量精度会随着被测信号频率的下降而下降。
预置门的概念与传统的闸门的概念是不同的。预置门是指同时启动或停止标准频率信号计数器和被测信号计数器的门控信号。预置门的概念用于等精度频率周期测量中，并称预置门的时间宽度为预置门时间。
3等精度频率计硬件设计
3.1键盘控制模块
按键接口电路,因为按键数量较少,所以采用独立式按键结构。每个按键各接一根输入线，从而使一根线上按键的工作状态不会影响其它线上的工作状态。八个按键分别为测频、测周期、测占空比、测脉宽、自校五个功能键和0.1秒、1秒、10秒三个时间按键。10K的电阻接低电平，当扫描到某一位为高电平时表示有按键按下。键盘控制电路如图3-1所示。
图3-1 键盘控制模块原理图
3.2 显示模块
8位8段LED采用共阳极接法，显示方式为静态显示，静态显示方式显示亮度较高，而且显示状态稳定。根据实际亮度需求每段LED接5K的限流电阻。AT89C51的P3.0口接数据输出线，数据经过8片串入并出74HC595以串行方式送入LED（数据最右端串行移入），每片74HC595驱动一只LED。P3.1为串行移位时钟线。P3.2为数据封锁线。测试结果输出显示模块如图3-2所示。
图3-2 显示模块原理图
3.3 主控模块
3.3.1 A T89C51单片机简介
AT89C51是一种带4K字节闪烁可编程可擦除只读存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压，高性能CMOS8位微处理器，俗称单片机。AT89C2051是一种带2K字节闪烁可编程可擦除只读存储器的单片机。单片机的可擦除只读存储器可以反复擦除100次。该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。AT89C51
单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案]1[。
AT89C51是一款采用ATMEL高密度非易失存储器制造技术制造的，与工业标准的MCS-51指令集和输出管脚相兼容的单片机，其主要性能特点如下所述：
（1）片内集成4KB可编程闪烁存储器，可进行1000次以上写/擦循环操作，数据保留时间可长达10年,支持三级程序存储器锁定。
（2）丰富强大的外部接口性能：32可编程I/O线，可编程串行通道，片内振荡器和时钟电路。
3.3.2 EPM7128简介
EPM7128是可编程的大规模逻辑器件，为ALTERA公司的生产的建立在多阵列结构基础上的高性能可编程逻辑器件MAX7000系列产品，其内部具有符合IEEE1149．1标准的JTAG 接口用于在线下载和修改程序，具有阻抗高，电可擦等特点，可用门单元为2500个，128个宏单元，8个逻辑阵列块，管脚间最大迟延为5ns，工作电压为+5V。EPM7128SLC84具有68个用户可使用I/O接口。
CPLD具有高集成度,高可靠性，几乎可将整个设计系统下载在同一块芯片中。实现所谓片上系统，从而大大缩小设计产品的体积,具有可编程和实现方案容易改动的特点。CPLD的逻辑功能模块包括32位计数器，数据选择器和D触发器等逻辑模块，各逻辑模块用硬件描述语言VHDL来描述其功能]7[。
3.3.3 等精度频率计系统原理
该模块主要完成单片机对CPLD的控制。单片机P2口的8根口线为控制信号线，具体控制功能如下：
P2.0（END）：脉宽计数结束状态信号，END=1计数结束。
P2.1（TF）：TF=0时等精度测频，TF=1时测脉宽。
P2.2（CHOISE）：自较/测频选择，CHOISE=1测频，CHOISE=0自较。
P2.3（START）：当TF=0时，作为预置门闸，门宽由键盘输入值决定，START=1时预置门打开，START=0时关门；当TF=1时，START有第二功能，此时，当START=0时测负脉宽，
当START=1时测正脉宽，利用此功能可分别获得脉宽和站空比数据。
P2.4（CLR/TRIG）：当TF=0时系统全清零功能，当TF=1时CLR/TRI G的上升沿将启动COUNT2，进行脉宽计数。
P2.5（EEND）：等精度测频计数结束状态信号，EEND=0时计数结束。
P2.6（ADRA）；P2.7（ADRB）：计数值读出选通控制。若令AD=[ADRA，ADRB]，则当AD=00，01，10，11时可从P0口和P2口由低8位至高8位分别读出两组4个8位计数值。等精度频率计系统原理图如图3-3所示。
图3-3 等精度频率计系统原理图
3.4 信号输入放大和整形模块
输入待测信号经过LM358放大后又经过74HC14形成系统需要的矩形波，然后送入复杂可编程逻辑器件（CPLD）。该部分电路的功能主要是完成对弱信号的放大和强信号的限幅处理,并将各种形式的被测模拟信号整形为适合单片机处理的数字脉冲信号。信号输入整形模块原理图如图3-4所示。
图3-4 信号输入整形模块原理图3.5 音频输出电路
在测量按键时有语音，告诉我们正在操作，运行中。
图3-5 音频电路图
3.6 CPLD功能模块描述
CPLD功能模块的内部结构包括三个实体CONTRL和COUNT。CONTRL内部主要是一个受待测频率同步的D触发器.在门控信号FTEST为高电平时，将标准频率FS输出到CLKFS 端，FTEST 为低电平时，CLKFS为0，测量原理波形图如图3-6 所示。
图3-6 测量原理波形图
4 等精度频率计软件设计方案
4.1VHDL语言
4.1.1VHDL语言优点
传统的硬件电路设计方法是采用自下而上的设计思想，即依据系统对硬件的要求，详细编制技术规格书，并画出系统控制流程图；然后根据技术规格书和系统控制流程图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着就着手进行各功能模块的细化和电路设计；各功能模块电路的设计、调试完成后，将各功能模块的硬件电路连接起来再进行系统的总体调试，最后完成整个系统的硬件设计。采用传统方法设计数字系统，特别是当电路系统非常复杂时，设计者必须具备较丰富的设计经验，而且繁杂多样的原理图的阅读和修改也给设计者带来了诸多的烦恼。为了提高开发的效率，增加已有开发成果的可继承性以及缩短开发周期，各ASIC研制和生产厂家都相继开发了具有自己特色的电路硬件描述语言（Hardware Description Language，简称HDL）。但这些硬件描述语言有很大的差异，各自只能在自己的特定设计环境中使用，这给设计者之间的相互交流带来了很大的困难。因此，开发一种强大的、标准化的硬件描述语言作为可互相交流的设计环境，已经势在必行。于是，美国于1981年提出了一种新的、标准化的HDL，称之为VHSIC（Very High Speed Integrated Circuit）Hardware Description Language，简称VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以运用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行编译，仿真，再自动综合到门级电路，最后用PLD实现其功能。
综合起来讲，VHDL语言具有如下优点：
覆盖范围广泛，描述能力极强，是一个多层次的硬件描述语言。在VHDL语言中，设计的原始描述可以非常简练，经过层层加强后，最终可成为直接付诸生产的电路或版图参数描述。
具有良好的可读性，即容易被计算机读取，也容易被读者理解。
使用期长，不会因工艺变化而使描述过时。因为VHDL的硬件描述与工艺无关，当工艺改变时，只需要修改相应程序中的属性参数就可以了。
支持大规模设计的分解和已有设计的再利用。一个大规模的设计不可能由一个人独立完成，必须由几个人共同承担，VHDL为设计的分解和设计的再利用提供了有力的支持。
4.1.2 采用VHDL语言设计系统的特点
当电路系统采用VHDL语言设计其硬件时，与传统的电路设计方法相比较，具有如下的特点：
1) 采用自上而下的设计思想。即能够从系统总体要求出发，自上而下地逐步将设计的内容细化，最后完成系统硬件的整体设计。
2) 系统可大量采用PLD芯片。由于目前很多制造PLD芯片的厂家，他们开发的工具软件均支持VHDL语言的编程。所以利用VHDL语言设计数字系统时，可以从硬件电路的设计的需要出发，自行利用PLD设计自用的ASIC芯片，而无须受通用元器件的限制。
3）采用系统早期仿真。从而可以在系统设计的早期发现设计中存在的具体问题，大大缩短系统设计的所需要的时间，节约大量的人力和物力，财力。
4）降低了硬件电路设计难度。在传统的设计方法中，往往要求设计者在设计电路之前，首先写出该电路的逻辑表达式或真值表（或时序电路的状态表）。这一工作是相当困难和繁杂的，特别是当系统比较复杂时更是如此。而利用VHDL语言设计硬件电路时，就可以使设计者免除编写逻辑表达式或真值表之烦恼，从而大大降低了设计的难度，也在很大程度上缩短了设计的周期。
4.2 VHDL软件设计方案
VHDL(VHSIC Hardware Description Language)即超高速集成电路硬件描述语言。若按传统的设计方法，完成这个频率计需用上述的四种器件共计十几块芯片构成，不仅体积大，而且因外接引脚多，影响可靠性。而采用EDA技术，整个设计分仅两步：第一步，在MAX+PLUS Ⅱ开发工具中，先用VHDL语言分别编写出以上四种器件的文本文件(称为底层文件)，并将它们分别转换成相应的器件，然后分别进行时序仿真，使每个器件的时序仿真结果与设计要求一致；第二步，将这四种器件共十几块芯片按电路设计图连接起来，形成顶层文件后进行整个系统的综合，并将整个频率计作为一个器件进行时序仿真。下面分步给出设计过程]5[。4.3 所需VHDL文件及波形仿真结果
1. 波形仿真见图4-1所示：
图 4-1 带时钟使能十进制计数器的波形仿真图
2. 仿真波形见图4-2所示：
图 4-2 测频控制信号发生器波形仿真图
3. 波形仿真如图4-3所示：
图 4-3 7段显示译码器的波形仿真图
4.顶层文件的编写
在以上四个器件正确设计的基础上，再按设计原理图的要求将这四种器件共十几块芯片连接起来，形成顶层文件。常用的方法是将顶层文件编成电路图的形式，进行综合仿真。这种方法虽然较简单，但缺点是有可能使电路系统工作中出现“毛刺”，从而降低系统的可靠性。因此，在我们的设计中最突出的地方是不用电路图的形式编写顶层文件，而是用文本形式来编写，即用VHDL语言来描述十几块芯片的连接，避免了系统在工作中出现“毛刺”现象，使系统的稳定度和可靠性均得到提高。