《电子设计自动化》
课程设计
题目：2位十进制四则运算器电路
摘要
本次设计的目的是通过QuartusII软件实现输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果（发光二极管显示运算模式；调用LPM_MULT、LPM_CONSTANT及LPM_DIVIDE模块）。实现的方法是利用四则运算的规律进行初步设计，然后进行调整和修改。最终结果要求：随机的输入两个数，
经过加法、减法、乘法和除法的运算，可以得到正确的运算结果。
主要分为4大部分：一、2位十进制数模块；二、加减乘除四则运算四个小模块；三、加减乘除四则运算的选择模块；四、处理输出结果的模块。
目录
1 系统设计 (4)
2 单元电路设计 (5)
3 软件设计 (5)
4 系统测试 (14)
5 结论 (14)
6 参考文献 (14)
1、系统设计
一、设计要求：
输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果；发光二极管显示运算模式；可调用LPM_MULT及LPM_DIVIDE模块。
二、系统设计方案：
（1）系统设计思路
要完成2位十进制四则运算器电路，首先，需要生成2个两位的十进制数，其次，需要加减乘除四个运算，然后，四种运算的选择，最后，对输出结果的处理。
2个2位十进制模块：法一，用两个100进制计数器构成；法二，用4个10进制计数器构成。因为add1模块（后面详细介绍）只有两个输入口，所以选择法一比较方便。
加减乘除四则运算：①加法：写一个加法程序，制成模块，再分别取出它的各位、十位、百位。②减法：写一个减法程序，用调用LPM的方法制成一个模块，在分别取出它的各位、十位和符号位。③乘法：直接调用内部LPM，制成乘法模块。④除法：直接调用内部LPM，制成除法模块。
加减乘除运算的选择：写一个4路选择器，分别选择加减乘除。
对输出结果的处理：写一个程序，对应不同选择下的不同输出，注意位数（加法：输出在0～198之间，需3个LED灯来显示；减法：输出在0～99之间，需3个LED灯（其中一个符号位）；乘法：输出在0～9801之间，需4个LED灯；除法：输出在0～99之间，需2个LED灯。综上可知，输出一共需4个LED灯）。
（2）总体方案的论证与比较
该方案能够较好的实现本设计的功能。一些小模块可以有不同做法。如：
2位十进制模块：法一，用两个100进制计数器构成；法二，用4个10进制计数器构成。因为add1模块（后面详细介绍）只有两个输入口，所以选择法一比较方便。
加减乘除输出结果的处理：要求出各个位的数。（假设输出结果3位）法一：每次除以10，依次求出个位、十位、百位；法二：除以100，得百位，除以10得个位和十位。因为法二需要较多的LPM_DIVIDE和LPM_CONSTANT，所以，法一比较好。
（3）各功能块的划分与组成
（4）系统的工作原理
对于随机输入的两个数，系统都会对其进行加减乘除四则运算，然后选择加法、减法、乘法或除法来作为输出，并验证其正确性。
2、单元电路设计
一、输入单元（2个2位十进制模块）
输入单元设计中，用VHDL语言来实现该功能，然后制成模块。
二、加法单元
对两个输入的数进行加法运算，可用VHDL语言来实现该功能。其输出结果在0～198
之间，将其结果显示在LED灯上，就需调用4个LPM_DIVIDE和4个LPM_CONSTANT来实现。
三、减法单元
对两个输入的数进行减法运算，可用VHDL语言来实现。结果有正、负之分，“F”来
表示负号。输出范围在0～99之间，需2个LPM_DIVIDE 和2个LPM_CONSTANT来将其结
果显示在LED灯上。
四、乘法单元
乘法单元可调用LPM_MULT模块来实现。其输出结果在0—9801之间，需4个LPM_DIVIDE和4个LPM_CONSTANT来将其结果显示在LED灯上。
五、除法单元
除法单元直接调用3个LPM_DIVIDE 和2个LPM_CONSTANT就可以实现其要求。
六、选择模式单元
用VHDL语言写一个四路选择器程序，然后制成模块。
七、输出单元
用VHDL语言写一个程序可实现该功能，然后制成模块。
3、软件设计
一、软件设计平台和开发工具
在在Quartus II平台中用VHDL语言编程和调试。并调用其Quartus II的内部模块来实现设计要求。
二、程序原理图
①总程序图及其仿真波形
②一百进制模块
其程序为：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity t100 is
port(clk,rst,en:in std_logic;
cq:out std_logic_vector(6 downto 0);
cout:out std_logic);
end t100;
architecture behav of t100 is
begin
process(clk,rst,en)
variable cqi:std_logic_vector(6 downto 0);
begin
if rst ='1' then cqi:=(others =>'0');
elsif clk'event and clk='0' then
if en ='1' then
if cqi<99 then cqi:=cqi+1;
else cqi:=(others=>'0');
end if ;
end if;
end if;
if cqi=99 then cout<='1';
else cout<='0';
END IF;
cq<=cqi;
end process;
end behav;
仿真波形为：
③加法模块
（1）、add程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity add is
port(
shu1: in std_logic_vector(6 downto 0);
shu2: in std_logic_vector(6 downto 0);
shu_out: out std_logic_vector(7 downto 0)
);
end add;
architecture behav of add is
signal a,b:std_logic_vector(7 downto 0);
begin
process(shu1,shu2)
begin
a<='0'&shu1;
b<='0'&shu2;
shu_out<=a+b;
end process;
end behav;
（2）add1模块
（3）有关说明
因为输入是两个2位十进制数（即输入宽度是7字节[6..0]），所以输出范围为0～198（即输出宽度为8字节[7..0]），之后除以100得百位，再除以10 的各位和十位。
（1）sub程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity sub is
port( sub_in1, sub_in2 : in std_logic_vector(6 downto 0);
flag : out std_logic;
sub_out : out std_logic_vector(6 downto 0));
end entity sub;
architecture beh of sub is
begin
process(sub_in1, sub_in2)
begin
if sub_in1>sub_in2 then
flag <= '1'; sub_out <= sub_in1-sub_in2;
else
flag <= '0'; sub_out <= sub_in2-sub_in1;
end if;
end process;
end architecture beh;
（2）sub1模块
（3）有关说明
两个百进制数相减，最大为99，即输出最多需要7字节。flag是标示位，两数相减若为正数，flag输出为0；若为负数，flag输出为“F”。
（1）mul1模块
（2）有关说明
因为99*99=9801，所以输出需14个字节，即宽度为[13..0].共需4个lpm_divide。除以10得个位，再除以10的十位，然后除以10得百位，最后再除以10得千位。
⑤除法
（1）div1模块
（2）有关说明
除法单元直接调用3个LPM_DIVIDE和2个LPM_CONSTANT就可以实现其要求。
⑥选择模块
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ct4 is
port(CLK:IN STD_LOGIC;
A:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));
END ct4;
architecture one of ct4 is
SIGNAL B:STD_LOGIC_VECTOR(1 DOWNTO 0);
begin
process(CLK)
begin
if CLK'event and CLK='1' THEN
IF B<3 THEN B<=B+1; ELSE B<=(OTHERS=>'0');END IF ;
END IF;
END PROCESS;
A<=B;
END ARCHITECTURE;
⑦输出模块
（1）输出模块程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY cal4_mod IS
PORT( mod_sel : IN STD_LOGIC_vector(1 downto 0);
add_out1 : IN STD_LOGIC_vector(3 downto 0);
add_out2 : IN STD_LOGIC_vector(3 downto 0);
add_out3 : IN STD_LOGIC_vector(3 downto 0);
flag : IN STD_LOGIC;
sub_out1 : IN STD_LOGIC_vector(3 downto 0);
sub_out2 : IN STD_LOGIC_vector(3 downto 0);
mul_out1 : IN STD_LOGIC_vector(3 downto 0);
mul_out2 : IN STD_LOGIC_vector(3 downto 0);
mul_out3 : IN STD_LOGIC_vector(3 downto 0);
mul_out4 : IN STD_LOGIC_vector(3 downto 0);
div_out1 : IN STD_LOGIC_vector(3 downto 0);
div_out2 : IN STD_LOGIC_vector(3 downto 0);
outmod : out std_logic_vector(3 downto 0);
outLED1 : out STD_LOGIC_vector(3 downto 0);
outLED2 : out STD_LOGIC_vector(3 downto 0);
outLED3 : out STD_LOGIC_vector(3 downto 0);
outLED4 : out STD_LOGIC_vector(3 downto 0));
END cal4_mod;
ARCHITECTURE bhv OF cal4_mod IS
BEGIN
process(mod_sel)
begin
case mod_sel is
when "00" => outmod<="1000"; outLED1<=(others=>'0'); outLED2<=add_out3; outLED3<=add_out2; outLED4<=add_out1;
when "01" => outmod<="0100"; outLED1<=(others=>'0');
outLED2<=(others=>(not flag)) ; outLED3<=sub_out2; outLED4<=sub_out1;
when "10" => outmod<="0010"; outLED1<=mul_out4; outLED2<=mul_out3;outLED3<=mul_out2; outLED4<=mul_out1;
when others => outmod<="0001"; outLED1<=(others=>'0'); outLED2<=(others=>'0'); outLED3<=div_out2; outLED4<=div_out1;
end case;
end process;
end bhv;
（2）有关说明
若四选一输出为“00”时，选择加法运算；输出为“01”时，选择减法运算：输出为“10”时，选择乘法运算；输出为“11”时，选择除法运算。
4、系统测试
系统的功能测试及步骤：
1、将制作好的的程序先进行编译，看是否能编译通过，若未通过，则进行修改直至编译通过。
2、编译通过后，进行波形仿真来观察其结果是否正确。
3、进行分配管脚，然后再编译一次后。
4、将编译通过的程序下载到实验箱上进行结果验证。（选择模式5, 采用EP2CT144C8芯片）
①由模式5和管脚分配可知：键8—clk1（第一个输入数），键7--clk2（第二个输
入数），键6—clk3（选择模式键），数码管8和7，分别对应第一个输入数的高低位，数
码管6和5分别对应第二个输入数的高低位，数码管4、3、2、1依次为输出的高低位，
发光二极管D8、D7、D6、D5分别为加减乘除模式。
②随即地按键8和键7（随即输入两个2位十进制数），然后，按键6选择加法、减法、乘法、除法运算模式，最后，验证结果。
例如：当输入为24和50时，选择加法时，LED灯显示74，选择减法时，LED灯显示F26，
选择乘法时，LED灯显示1200，选择除法时，LED灯显示0.
5、结论
本次设计能够较好的完成设计的基本要求，即输入两个2位十进制数（0~99），能够
输出它们的四则运算（加减乘除）结果；但是于某些地方还有待改进。
（1）对输出结果各个位在LED灯的处理。如加法模块输出需3个led灯，本设计先除以
100取出百位，再除以10取出十位和各位，共需4个LPM_DIVIDE和4个LPM_CONSTANT，
如果每次都除以10，通过余数依次取出各位、十位、百位，就不用需要那么多的LPM_DIVIDE
和LPM_CONSTANT。
（2）本设计的rst端直接接地，若要复位需重新把程序导入到实验箱，比较麻烦。
6、参考文献
EDA技术与VHDL语言.潘松，黄继业编著. 第三版.北京：清华大学出版社.2009
电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：姓名：学号：电气工程学院电自1418 刘科 20
用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联 目录 第1章概述 (1) 计数器设计目的 (1) 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 74LS161的功能 (2)
方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 基本电路分析设计 (4) 计数器电路的仿真 (6) 第4章总结 (8)
暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海
指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)
第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter
上海 xxx 学院 《硬件系统设计》上机实验报告（五） 姓名：学号：班级：成绩： 实验名称：全加器及其应用实验地点： 实验设备：（计算机型号）（生产商）设备号： 使用软件： Multisim 10.0 实验时间：年月日星期，时分至时分 一、实验原理：（简述----用自己的理解） 两个一位十进制数相加，若考虑低位来的进位，其和应为0～19，8421BCD 码加法器 的输入、输出都采用8421BCD 码表示，其进位规律为逢十进一，而74HC283D 是按两个 四位二进制数进行运算的，其进位规律为逢十六进一，故二者的进位关系不同，当和数 大于9时，8421BCD 码应产生进位，而十六进制还不可能产生进位。为此应对结果进行 修正，当结果大于9 时，需要加6(0110B)修正。故修正电路应含一个判9 电路，当结果 大于9 时对结果加0110，小于等于9 时加0000。 大于9 的数是最小项的m10～m15，除了上述情况大于9 时外，如相加结果产生了进 位位，其结果必定大于9，因此大于9 的条件为 F = C + SUM4? SUM3+ SUM4? SUM2 = C ? SUM4? SUM3? SUM4? SUM2 全加器74HC283D 的A4A3A2A1、B4B3B2B1 为两个四位二进制数输入端，SUM1、SUM2、 SUM3、SUM4 为相加的和，C0 为低位来的进位，C4 为向高位产生的进位。
二、实验内容（步骤）： 选择一个74HC283D_2v，二输入与非门7400N和三输入与非门7410N芯片，Word Genvertor（字信号发生器），构成8421BCD 码加法电路，电路图如下： 对Genvertor（字信号发生器）进行相关设置如下： 在Controls 中选择Cycle 按钮，选择循环输出方式。在Trigger 区，点击按钮Internal，选择内部触发方式。在Controls-Setting 按钮填出的选项卡中，Pre-set Patterns 中选择在Up Counter 选项，即按逐个加1 递增的方式进行编码。在Display Type 中选择Hex，在Buffer Size 中输入0009，在Initial Pattern 中选择00000000。
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
燕山大学课程设计说明书 产 品 计 数 器
光电计数器的设计 摘要 本系统采用的是以单片机STC89c52为核心的自动计数器。采用反射式光电传感器，将激光发射管与接收管相邻安放，每当物体通过一次，激光就被物体遮挡一次，光电接收管的输出电压就发生一次变化，这个变化的电压信号通过放大和处理后，形成计数脉冲，输入至STC89c52单片机的P1口，通过软件控制用LED 加以显示，便可实现对物体的计数统计。本计数器可将机械或人工计数方式变为电子计数，并且采用LED数码管显示，可适用于诸多行业，以满足现代生产、生活方式的需求。 所谓的光电式传感器是将光信号转化为电信号的一种传感器。它的理论基础是光电效应。这类效应大致可分为三类。第一类是外光电效应，即在光照射下，能使电子逸出物体表面。利用这种效应所做成的器件有真空光电管、光电倍增管等。第二类是内光电效应，即在光线照射下，能使物质的电阻率改变。这类器件包括各类半导体光敏电阻。第三类是光生伏特效应，即在光线作用下，物体内产生电动势的现象，此电动势称为光生电动势。这类器件包括光电池、光电晶体管等。光电效应都是利用光电元件受光照后，电特性发生变化。敏感的光波长是在可见光附近，包括红外波长和紫外波长。市场上的光电计数器采用的光电传感器有摄像头、光电管等，采用的光的种类有普通光和激光，可见光和不可见光等。光电传感器一般由光源、光学通路和光电元件三部分组成。光电式传感器是以光电器件作为转换元件的传感器，光电检测方法具有精度高、应用快、非接触等优点，而可测参数多，光电传感器的结构简单，形式灵活多变因此，光电式传感器在检测和控制中应用非常广泛。 【关键词】计数器光电传感器单片机数码管
一、实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程 二、实验原理 1．先分别设计一个六进制和十进制的计数器，并生成符号文件2．利用生成的底层元件符号，设计六十进制计数器顶层文件 三、实验步骤 （略） 四、实验结果
六进制计数器源程序cnt6.vhd： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END CNT6; ARCHITECTURE ONE OF CNT6 IS SIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGIN PROCESS(CLK, CLRN, ENA, LDN) BEGIN IF CLRN='0' THEN CI<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN CI<=D; ELSIF ENA='1' THEN IF CI<5 THEN CI<=CI+1; ELSE CI<="0000"; END IF; END IF; END IF; Q<=CI; END PROCESS; COUT<= NOT(CI(0) AND CI(2)); END ONE;
毕业设计说明书（论文） 课题名称：生产线产品产量自动计数器电路设计 航空电子设备维修专业081331班 学生姓名：赵繁学号29 指导老师：姚卫华技术职称______________ 2011年 4 月 2 日
毕业设计（论文）任务书 学生姓名：赵繁班级：081331 1.毕业设计（论文）题目： 生产线产品产量自动计数器电路设计 2.毕业设计（论文）使用的原始资料数据及设计技术要求： 1、电子技术基础实验； 2、数字电子技术基础 本设计要求发光器件和光接收器件之间的距离大于1m，最大计数值为99，每计数100，用灯闪烁2s指示一下，LED数码管显示计数值，可上电自动复位和外部手动人工复位。 3.毕业设计（论文）工作内容及完成时间： 此设计采用组合与时序逻辑电路,采用模块化方法设计电路图。每计数一百LED灯闪烁2s，同时蜂鸣器发出响声作为提示音。 日期：自2010年12月15日至2011年4月2日 指导老师评语： _____________________________________________________________________________ _____________________________________________________________________________ _____________________________________________________________________________ _____________________________________________________________________________ _________________________________________________________ 指导老师：_______________ 系主任：____________
十进制加法器 十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的 “校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。 n位BCD码行波式进位加法器的一般结构如图2.3(a)所示,它由n级组成,每一级将一对4位的 BCD数字相加,并通过一位进位线与其相邻级连接。而每一位十进制数字的BCD 加法器单元的逻辑 结构示于图2.3(b)。 图2.3 十进制加法器 在十进制运算时,当相加二数之和大于9时,便产生进位。可是用BCD码完成十进制数运算时,
当和数大于9时,必须对和数进行加6修正。这是因为,采用BCD码后,在二数相加的和数小于等于 9时,十进制运算的结果是正确的；而当相加的和数大于9时,结果不正确,必须加6修正后才能得 出正确的结果。因此,当第一次近似求值时,可将它看成每一级是一个4位二进制加法器来执行, 就好像ｘ i 和ｙ i 是普通4位二进制数一样。设S' i 代表这样得到的4位二进制数 和,C' i＋1 为输出 进位,而S i 代表正确的BCD和,C i＋1 代表正确的进位,那么当ｘ i ＋ｙ i ＋C i <10时, S i ＝S' i 当X i ＋Y i ＋C i ≥10时, S i ＝S' i ＋6 显然,当C' i＋1＝1或S' i ≥10时,输出进位C i＋1＝1。因此,可利用C i＋1的状态来产 生所要求的 校正因子:C i＋1＝1时校正因子为6;C i＋1 ＝0时校正因子为0。在图2.3(b)中,4位 行波式进位的二 进制加法器计算出和S' i ,然后S' i 经过第二级二进制加法器加上0或6,则产生最 终结果S i 。
┊┊┊┊┊┊┊┊┊┊┊┊┊装┊┊┊┊┊订┊┊┊┊┊线┊┊┊┊┊┊┊┊┊┊┊┊┊ 第1章绪论 1.1 计数器介绍 本设计是根据我们所学习的单片机课程，按照课程要求进行的课程设计。单片机技术是一个不可或缺的技术，尤其是对于我们电气专业来说它是我们必须要掌握的技能之一，使我们未来工作和生活的根本。现在的社会是一个信息科技高速发展的社会，也是一个电子技术和微机计算机迅速发展的时代，单片机的档次和水平在不断的提高，其应用的领域和范围也越来越广，成为现代电子系统中最重要的智能化核心部分。 随着计数器技术的不断发展与进步，计数器的种类越来越多，应用的范围越来越广，随之而来的竞争也越来越激烈。过硬的技术也成为众多生产厂商竞争的焦点之一。厂商为了在竞争中处于不败之地，从而不断地改进技术，增加产品的种类。 现计数器的种类以增加到：电磁计数器、电子计数器、机械计数器（拉动机械计数器、转动机械计数器、按动机械计数器、测长机械计数器）、液晶计数器等。计数器的应用范围也遍布印刷、纺织、印染、针织、电缆、电讯、军工、轻工、机械、开关、断路器、矿山、实行多班制的纺织行业的织布机、织带机、制线、制带、造纸、制革、薄膜、高压开关电器产品、试验设备，印刷设备、短路器、医疗、纺织、机械、仓库和码头的货运、行人及车辆过往的数量计数、冶金、食品、国防、包装、配料、石油、化工、发电、机床、仪表、自动化控制等行业。 1.2 本次设计的要求 1) 上电时，数码管显示为00。 2) 利用单片机来制作一个手动计数器，在单片机的管脚上接一个轻触开关，作为手动计数的按钮，用单片机的I/O口接数码管，作为计数器，进行加计数显示。 3) 计数器计数到99后，再按计数按钮，则数码管从00重新开始计数。 1.3 本次设计的目的 1) 学习基本理论在实践中综合运用的初步经验，掌握电路设计的基本方法、设计步骤，培养综合设计与调试能力。 2) 掌握汇编语言程序设计方法。 3) 培养实践技能，提高分析和解决实际问题的能力。
湖南人文科技学院 课程设计报告 课程名称：VHDL语言与EDA课程设计 设计题目：通用十进制加法器 系别：通信与控制工程系 专业：电子信息工程 班级： 学生姓名: 学号: 起止日期: 指导教师: 教研室主任：
指导教师评语： 指导教师签名：年月日 成绩评定 项目权重 成绩 1、设计过程中出勤、学习态度等方面0.2 2、课程设计质量与答辩0.5 3、设计报告书写及图纸规范程度0.3 总成绩 教研室审核意见： 教研室主任签字：年月日教学系审核意见： 主任签字：年月日
摘要 随着科技的发展，通用十进制加法器的应用已广泛融入到现实生活中。EDA 技术的应用引起电子产品及系统开发的革命性变革。本文采用EDA技术设计，并以VHDL语言为基础制作的通用十进制加法器。该系统借助于强大的EDA工具和硬件描述语言可实现两个一位以上的十进制数的加法，在输入两个十进制数之后，给出两个数的相加结果。本设计充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念，提高了设计的效率。设计主要步骤：首先利用QUARTUS‖来编辑、编译、仿真各个模块；然后以原理图为顶层文件建立工程，再进行引脚锁定、编译、下载，最后采用杭州康芯电子有限公司生产的GW48系列/SOPC/EDA实验开发系统，进行硬件测试。 关键词：通用十进制加法器；EDA技术；VHDL语言; QUARTUS‖
目录 设计要求 (1) 1、方案论证与对比 (1) 1.1方案一 (1) 1.2方案二 (1) 1.3 方案的对比与选择 (2) 2、设计原理 (2) 3、通用十进制加法器的主要硬件模块 (3) 3.1 4位BCD码全加器模块 (3) 3.2八加法器的实现框图 (3) 4、调试与操作 (4) 4.1通用十进制加法器的功能仿真 (4) 4.2模式选择与引脚锁定 (4) 4.2.1模式选择 (4) 4.2.2引脚锁定 (5) 4.3设备与器件明细表 (6) 4.4调试 (6) 4.4.1软件调试 (6) 4.4.2硬件调试 (6) 5、总结与致谢 (7) 5.1总结与思考 (7) 5.2致谢 (7) 附录 (8) 附录一 (8) 附录二 (9) 参考文献 (11)
十进制计数器设计 一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。 二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT 的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DA TA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。 三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。 四、实验步骤： （一）、建立工作库文件和编辑设计文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。 （1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。 （2）输入源程序：打开Quartus II，选择菜单File→New→Design Files→VerilogHDL File→OK(如图1所示)。 图1 在空白处工作框处输入任务要求中的代码，代码如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK, EN, RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT;
一种多功能计数器的设计 摘要：计数器在我们的日常生活中用得非常普遍，在计算机和数字化设备中更是无处不在。自动化生产流水线上对产品的计数更为重要，但一般计数器专用性强，一种计数器只能对某一种材料或特性的产品进行计数，在一定程度上限制了它的计数对象。鉴于此，本设计制作一个能对不同材料的产品进行计数的多功能计数器，扩大一般计数器的应用范围。 关键词：产品；传感器；计数器 abstract：counter is widely used in our life， especially in computer and digital equipment. but with the problem of material and property of products on pipelining， it is restricted badly on this tache. one counter may barely count the products of same material， though broad usage， its simplex function at a certain extent restrict its using in depth. considering the disadvantage of counter， the objective of this design is definite， that is we can make a multifunctional counter， which enlarge its scope of application. key words： product； sensor； counter 1 引言 计数器在生产实践中的广泛应用大家有目共睹，计数器是数字化设备的基石，少了计数器，大大影响其功能。但就计数器本身而言，
目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (1) 1.3 设计内容及要求 (1) 第2章设计方案 (2) 2.1 系统框图 (2) 2．2主要芯片功能介绍 (2) 2.2.1 四位二进制计数器74161介绍 (2) 2.2.2七段显示译码器7448介绍 (3) 2.3 工作原理 (4) 第3章硬件设计 (5) 3.1 单元电路设计 (5) 3.2 总硬件电路图 (7) 第4章仿真与试验 (8) 4.1 仿真结果 (8) 4.2 调试中遇到的问题 (8) 第5章结论和体会 (9) 第6章参考文献 (10)
第1章前言 1.1 摘要 在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的，依靠传感器感应外界信号，传感器在感应范围内有物体时输出低电位，反之则是高电位。当传感器的感应范围内有物体移过时，传感器电位由高到低再到高，出现上跳沿。计数器会自动加一，并将在数码管上显示。本十进制加法计数器有两位七段数码管。可计数0~99个物体，并易于扩展。 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 1.2 设计目的 1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题； 2、学习用集成触发器构成计数器的方法； 3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则； 5、初步了解电路设计、仿真的过程和方法； 4、锻炼分析问题解决问题的能力； 1.3 设计内容及要求 1、具有2位10进制计数功能； 2、利用传感器，不接触计数； 3、每一个物体经过，计数器自动加1； 4、具有显示功能； 5、并用相关仿真软件对电路进行仿真。
实验三多位十进制数加法器设计 1、实验目的 （1）继续熟练掌握在PC机上建立、汇编、链接、调试和运行8088汇编语言程序的过程; （2）学习数据传送和算术运算指令的用法; （3）掌握子程序设计方法; （4）掌握宏汇编设计方法; （5）掌握键盘输出的DOS功能调用方法。 2、实验内容 （1）将两个多位十进制数相加。要求被加数、加数均以ASCII码形式各自按高位高地址的规律分别顺序存放在以DATAl和DATA2为首的5个内存单元中(低位在前)，结果送回结果变量DATA3处，并屏幕显示结果。 （2）在以上程序基础上，设计一个多位十进制数加法器，键盘输入十进制加数和被加数，将输入和输出结果以竖式形式显示在屏幕。 3、提示： （1）算法说明：以４２１３６与１２５４７相加为例，首先将两个数中的每一位都以ＡＳＣＩＩ码存入相应的内存单元，然后将每一位数都减去３０Ｈ，并将被加数DATA1和加数DATA2相对应位相加（BCD码加法及其十进制调整，要考虑低位向高位的进位），存入相应的结果DATA3存储单元中，最后将该单元中的每一位数转换成相应的ＡＳＣＩＩ码，调用ＤＯＳ系统功能调用的显示字符指令，显示两数相加的结果。 （2）部分程序代码： DATA SEGMENT ;数据段 …;补充必要的代码，定义被加数、加数和结果变量 DATA ENDS STACK SEGMENT STACK ;堆栈段 STA DB 64 DUP(0) SP_TOP DB 0 STACK ENDS CODE SEGMENT ; 代码段 …;补充必要的代码 ;显示回车换行功能用宏定义CRLF实现，放在代码段最前面 CRLF MACRO MOV DL,0DH ;回车（0DH为回车的ASCII 码） MOV AH,02H ; 送DOS 的中断调用功能号 INT 21H ; DOS 的中断调用
《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then
qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';
河南城建学院 《安全检测技术》课程设计任务书 产品计数器的电路设计 班级0232111 姓名 学号023211128 专业安全监测技术 指导教师黄战峰、马斌 环境与市政工程系 2012年6月14日
摘要 计数器对某物件进行自动计数，在实际生产生活中具有广泛的应用，对通过的物体进行计数，实现统计数据的搜集，如在生产流水线包装数量控制等领域的应用，能节省劳动力有能高效地完成任务。光电计数器采用光电传感器构成的广电门实现对通过光电门的物体进行计数，是一种非接触式计数，在部分场合有着其无比的优越性，从而使其广泛应用于工业生产、实时监测、自动化控制等领域。 本设计为实现光电计数器的功能，采用模数结合的电路，以红外对射光电传感器为传感器件。电路主要分为信号采集电路、两位十进制计数电路、数码显示电路、报警电路四个模块，分别实现对通过光电门的物体感应，计数，显示，并按要求完成报警功能。计数范围为一百，可以预设计数数目，当计数达到设定后，停止计数并报警，可手动清除报警；还可以计数达一百时，闪灯报警两秒。 关键词：计数器光电传感器数码显示报警
目录摘要0 前言3 第一章设计内容及要求3 第二章设计方案4 第三章系统组成5 3.1 系统框图5 3.2 单元电路设计5 3.2.1 信号采集电路设计6 3.2.2 计数电路10 3.2.3 数码显示电路13 3.2.4 定数报警电路14 3.2.5 满百报警电路18 附录一总原理图19 附录二元件清单20 总结21 参考文献22
前言 工业生产中常常需要自动统计产品的数量，计数器在这里有其用武之地。而数字式电子计数器有直观和计数精确的优点，目前已在各种行业中普遍使用。数字式电子计数器有多种计数触发方式，它是由实际使用条件和环境决定的，通常分为接触式计数器和非接触式计数器两种。本设计的光电计数器为非接触式计数器中的一种。 光电计数器采用光电传感器利用光学原理实现对物件的数目统计。光电式传感器是将光信号转化为电信号的一种传感器。它的理论基础是光电效应。这类效应大致可分为三类。第一类是外光电效应，即在光照射下，能使电子逸出物体表面。利用这种效应所做成的器件有真空光电管、光电倍增管等。第二类是内光电效应，即在光线照射下，能使物质的电阻率改变。这类器件包括各类半导体光敏电阻。第三类是光生伏特效应，即在光线作用下，物体内产生电动势的现象，此电动势称为光生电动势。这类器件包括光电池、光电晶体管等。光电效应都是利用光电元件受光照后，电特性发生变化。敏感的光波长是在可见光附近，包括红外波长和紫外波长。市场上的光电计数器采用的光电传感器有摄像头、光电管等，采用的光的种类有普通光和激光，可见光和不可见光等。本文采用的传感器为红外光电传感器。 第一章设计内容及要求 利用发光二极管和光敏三极管作为光电计数器的传感器进行计数，用数码管显示计数值，当数码管显示值与设定值相同时报警，此外计数器停止计
十进制加法器设计 1课程设计的任务与要求 课程设计的任务 1、综合应用数字电路知识设计一个十进制加法器。了解各种元器件的原理及其应用。 2、了解十进制加法器的工作原理。 3、掌握multisim 软件的操作并对设计进行仿真。 4、锻炼自己的动手能力和实际解决问题的能力。 5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。 课程设计的要求 1、设计一个十进制并运行加法运算的电路。 2、0-9十个字符用于数据输入。 3、要求在数码显示管上显示结果。 2十进制加法器设计方案制定 加法电路设计原理 图1加法运算原理框图 如图1所示 第一步 置入两个四位二进制数。例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
第二步将置入的数运用加法电路进行加法运算。 第三步前面所得结果通过另外两个七段译码器显示。即： 加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。运算方案 通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。 3十进制加法器电路设计 加法电路的实现 用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。由于一位8421BCD 数A加一位数B有0到18这十九种结果。而且由于显示的关系,当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：
燕山大学 课程设计说明书题目：十进制加法计数器 学院（系）：电气工程学院 年级专业： 学号： 学生姓名： 指导教师： 教师职称：
燕山大学课程设计（论文）任务书 院（系）：电气工程学院基层教学单位：电子实验中心 说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
目录 第1章摘要 (4) 第2章十进制加法器设计说明 (5) 2.1 设计思路 (5) 2.2 流程图 (5) 2.3 模块介绍 (6) 2.4 真值表 (6) 第3章原理图分析 (11) 3.1 整体原理图 (11) 3.2 输入转换部分设计 (12) 3.3 蜂鸣器部分 (12) 3.4 加法器部分 (13) 3.5 B-BCD（二进制转换为BCD码） (13) 3.6 动态数码管部分 (14) 第4章波形仿真图及结果分析 (16) 第5章管脚锁定及硬件连线 (21) 第6章总结 (22) 参考文献 (23) 燕山大学评审意见表 (24)
摘要 十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。n位BCD码行波式进位加法器由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。在十进制运算时,当相加二数之和大于9时,便产生进位。用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，由加法器和比较器完成功能的实现。加法器的加数和被加数若大9则蜂鸣器警报5秒，数码管显示为0，由比较器和计数器控制。动态数码管由计数器、数据选择器、译码器完成显示功能。 关键词：十进制加法器、动态数码管显示、蜂鸣器警报