第6章集成电路器件及
SPICE模型
6.1 无源器件结构及模型
6.2 二极管电流方程及SPICE模型
6.3 双极型晶体管电流方程及SPICE模型6.4 结型场效应管JFET模型
6.5 MESFET模型
6.6 MOS管电流方程及SPICE模型
6.1 无源器件结构及模型
集成电路中的无源元件包括:
互连线、电阻、电容、电感、传输线等
6.1.1 互连线
互连线设计应该注意以下方面：
大多数连线应该尽量短
最小宽度
保留足够的电流裕量
多层金属
趋肤效应和寄生参数（微波和毫米波）
寄生效应
图6.1 简单长导线的寄生模型
图6.2 简单并联寄生电容
图6.3 复杂互连线的寄生电容
6.1.2 电阻
实现电阻有三种方式：
1.晶体管结构中不同材料层的片式电阻（不准确）
2.专门加工制造的高质量高精度电阻
3.互连线的传导电阻
图6.4 (a)单线和U -型电阻结构
(b)
它们的等效电路
?阻值计算
?最小宽度
图6.5栅漏短接的MOS 有源电阻及其I-V 曲线R on 2TN ox n ox )
(2GS V V V W L t I V V ?εμ==11ox GS DS ds GS GS L t V V r V V V V ??==?=?===直流电阻R on >交流电阻r ds 1. 栅、漏短接并工作在饱和区的MOS 有源电阻
o ′
o
图6.6饱和区的NMOS 有源电阻示意图
直流电阻R on <交流电阻r ds
条件：V GS 保持不变
2. V GS 保持不变的饱和区有源电阻
对于理想情况，Oˊ点的交流电阻应为无穷大，实际上因为沟道长度调制效应，交流电阻为一个有限值，但远大于在该工作点上的直流电阻。在这个工作区域，当漏源电压变化时，只要器件仍工作在饱和区，它所表现出来的交流电阻几乎不变，直流电阻则将随着漏源电压变大而变大。
总结：有源电阻的几种形式
( a ) ( d ) 和( c )直流电阻R on<交流电阻r ds ( b )和( e ) 直流电阻R on>交流电阻r ds
6.1.3 电容
在高速集成电路中，有多种实现电容的方法：
1）利用二极管和三极管的结电容；
2）利用图8所示的叉指金属结构；
3）利用图6.9所示的金属-绝缘体-金属(MIM)结构；
4）利用类似于图6.9的多晶硅/金属-绝缘
体-多晶硅结构；
图6.9叉指结构电容和图6.10MIM 结构电容
电容 平板电容公式
高频等效模型
自谐振频率f0
品质因数Q
LC
f
π2
1
=
d
lw
C r0
ε
ε
=
f < f
/ 3
6.1.4 电感引言
集总电感
单匝线圈版图
）
（pH
]2
)
/
8
[ln(
26
.1?=w
a
a
Lπ
a，w 取微米单位
式中：r i =螺旋的内半径，微米，
r 0=螺旋的外半径，微米，
N=匝数。
)2860(4.25)(][2
2i o i o r r N r r pH L ?+= 多匝螺旋形线圈电感值计算公式为：
电感
电感精度：电感模型
传输线电感
获得单端口电感的另一种方法是使用长度l {}4/ 0'0'0 '0 ' / 2 tan 2 tanh 2λπβωπβωπ??≈≈=l c l Z l Z l Z L 双端口电感与键合线电感 l tg jZ l Z β0)(=短路负载： l ctg jz z β0?=开路负载： 数字集成电路四个基本引脚识图方法 集成电路的引脚很多，各种用途的集成电路其各引脚的具体作用不同，所以它崐的引脚外电路也不同，这里只介绍各种集成电路共同有的输入引脚、输出引脚、直崐流电压供给（电源）引脚和接地引脚外电路一 般特征。 １.输入引脚外电路 一般集成电路都有输入引脚，这是集成电路各引脚中最基本引脚之一。对某种崐具体的集成电路有几个输入引脚，这与该集成电路的功能等情况有关。了解输入引崐脚外电路对识图和修理的具体意义如下：（１）知道信号从哪个引脚输入集成电路内部。一般情况下只要了解信号是如崐何输入集成电路的，对于信号在集成电路内部的处理只要知道结果就可以了。 （２）输入引脚电路与前面一级电路输出端电路相连。 （３）数字集成电路的输入引脚回路中，有的设置有隔直电容，有的则没有电崐容，这要根据具体的 数字集成电路情况而定。 （４）一个数字式集成电路有几个输入引脚，这几个输入引脚各输入什么信号崐要视具体集成电路而定，通常数字集成电路有多个输入引脚，而且这几个输入信号崐都正常时才能获得一个完整的输入信息。 （５）修理时，可以通过示波器来观察输入引脚上的信号波形，以判断前级电崐路工作是还正常，是否有信号加到这一集成电路中，这样可以判断集成电路工作是崐否正常。 ２.输出引脚外电路 一般集成电路都有输出引脚，这也是集成电路各引脚中最基本引脚之一。了解崐输出引脚外电路对识 图和修理的具体意义如下： （１）识别了输出引脚可以知道信号通过集成电路内电路处理之后，从哪根引崐脚输出到外电路来，并可知道送到下一级电路的输入端，因为输出引脚与下一级电崐路输入端相连。 （２）数字集成电路的输出回路中，有的设置有隔直电容，有的则没有电容，崐这也是根据具体的数 字集成电路情况而定。 （３）通常数字集成电路有多个输出引脚。 （４）在修理中，为了检验信号是否已经从集成电路输出，要了解输出引脚，崐若输出引脚上的输出信号波形正常，可以说明这一集成电路工作正常，则否可以说崐明该集成电路工作不正常。 ３.电源引脚 集成电路一定要有电源引脚，电源引脚用来给集成电路内电路供给直流工作电崐压，集成电路各部分内电路所需的直流工作电压都是通过电源引脚为其提供的。分崐析电源引脚对分析集成电路工作原理和修 理具有下列一些实际意义： （１）电源引脚用来为集成电路的正常工作提供直流工作电压，这一引脚必不崐可少。 （２）集成电路的电源引脚外电路情况共有四种：一是采用正极性直流电压供崐电，二是可以采用负极性的直流电压供电，三是可以采用正、负极性直流电压同时崐供电，四是采用正、负极性对称电源供电，一般单独用负极性直流电压供电的情况崐很少。所谓正、负对称电源是指正电源电压大小的绝对值等于负 电源电压大小的绝崐对值。 （３）电源引脚外电路与整机电源电路相连。 （４）分析集成电路的电源引脚对修理十分有意义，因为当怀疑集成电路不能崐正常工作时，首先要 检查的是集成电路的电源引脚。 （５）当集成电路各个引脚上均没有直流电压时，这时要检查集成电路电源引崐脚上是否有直流工作 电压，所以分析电源引脚外电路十分重要。 ４.接地引脚 集成电路各部分电路接在内电路连接在一起，然后通过接地引脚与外电路中的崐地线相连，这样的引脚称为集成电路的接地引脚，没有接引脚集成电路内电路是不崐能正常工作的。 目录 §1 绪论 (1) 1.1 IBIS模型的介绍 (1) 1.2 IBIS的创建 (3) §2 IBIS模型的创建 (3) 2.1 准备工作 (3) 2.1.1 基本的概念 (3) 2.1.2 数据列表的信息 (4) 2.2 数据的提取 (4) 2.2.1 利用Spice模型 (4) 2.2.2 确定I/V数据 (4) 2.2.3 边缘速率或者是V/T波形的数据的测量 (7) 2.2.4 试验测量获取I/V和转换信息的数据 (7) 2.3 数据的写入 (8) 2.3.1 IBS文件的头I信息 (8) 2.3.2 器件和管脚的信息 (8) 2.3.3 关键词Model的使用 (9) §3 用IBIS模型数据验证模型 (10) 3.1 常见的错误 (10) 3.2 IBIS模型的数据验证 (12) 3.2.1 Pullup、Pulldown特性 (12) 3.2.2 上升和下降的速度（Ramp rate） (12) 3.2.3 上下拉特性和Ramp rate的关系 (12) 3.3 用IBIS模型数据验证模型参数的实例 (12) §1 绪论 1.1 IBIS模型的介绍 IBIS（Input/Output Buffer Informational Specifation）是用来描述IC器件的输入、输出和I/OBuffer行为特性的文件，并且用来模拟Buffer和板上电路系统的相互作用。在IBIS模型里核心的内容就是Buffer的模型，因为这些Buffer产生一些模拟的波形，从而仿真器利用这些波形，仿真传输线的影响和一些高速现象（如串扰，EMI等。）。具体而言IBIS描述了一个Buffer的输入和输出阻抗（通过I/V曲线的形式）、上升和下降时间以及对于不同情况下的上拉和下拉，那么工程人员可以利用这个模型对PCB板上的电路系统进行SI、串扰、EMC以及时序的分析。 IBIS模型中包含的是一些可读的ASCII格式的列表数据。IBIS有特定的语法和书写格式。IBIS模型中还包括一些电气说明如V、V、V以及管脚的寄生参数（如管脚的引线R、L、C）等。有一点需要注意的是IBIS模型并不提供IC器件：功能信息、逻辑信息、输入到输出的时间延迟等。也就是说，IBIS模型只是提供了器件的输入、输出以及I/O Buffer的行为特性，而不是在IC器件给定不同的输入，测量对应不同的输出波形；而是在描述器件有一个输入时，我们看不同情况下输出的特性（具体的说我们可以在输出端接一个电压源，这样我们在确保器件输出高电平或者是低电平时，调整电压源的数值，可以测出不同的电流，这样我们就可以在确保输出管脚输出某一个状态时得出一些I/V的数值，至于电压源具体的变化范围后面的内容会涉及到）。所以对于器件商家而言IBIS模型不会泄漏器件的内部逻辑电路的结构。 要实现上面提到的对系统的SI和时序的仿真，那么需要的基本的信息就是Buffer的I/V曲线和转换特性。IBIS模型中Buffer的数据信息可以通过测量器件得出也可以通过器件的SPICE 模型转换得到。IBIS是一个简单的模型，当做简单的带负载仿真时，比相应的全Spice三极管级模型仿真要节省10～15倍的计算量。IBIS模型是基于器件的。也就是说一个IBIS模型是对于整个器件的管脚而言的，而不是几个特殊的输入、输出或者是I/O管脚的Buffer。因此，IBIS模型中除了一些器件Buffer的电气特性，还包括pin-buffer的映射关系（除了电源、地和没有连接的管脚外，每个管脚都有一个特定的Buffer），以及器件的封装参数。IBIS提供两条完整的V－I曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。V－I曲线的作用在于为IBIS提供保护二极管、TTL推拉驱动源和射极跟随输出等非线性效应的建模能力。 一般而言，IC器件的输入、输出和I/O管脚的Buffer的行为特性是通过一定的形式描述的。下面分别对于输入、输出和I/O管脚Buffer的表述形式作一个介绍。 对于一个输出或者是I/O管脚的Buffer需要下列的相关数据： ●在输出为逻辑低时，输出管脚Buffer的I/V特性 ●在输出为逻辑高时，输出管脚Buffer的I/V特性 ●在输出的电平强制在V以上和GND以下时，输出管脚Buffer 的I/V特性 ●Buffer由一个状态转换为另一个状态的转换时间 ●Buffer的输出电容 对于一个输入管脚的Buffer需要以下的数据： ●输入Buffer的I/V曲线（包括电平高于V或者是低于GND） ●Buffer的输入电容 一般情况，IBIS模型包含以下一些信息，IBIS模型的结构如下图1.1所示。 1.关于文件本身和器件名字的信息。这些信息用以下的关键词描述：[IBIS Ver] IBIS的版本号, [File Name] 文件的名称, [File Rev] 文件的版本号, [Component] 器件的名称和[Manufacturer]. 器件的制造商。 2.关于器件的封装电气特性和管脚与Buffer模型的映射关系。可以使用关键词[Package] 和[Pin] 描述。 ?无源器件：电阻、电感、电容 1、电阻 RXXX n1 n2 ?子电路 1、子电路定义开始语句 .SUBCKT SUBNAM 集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。 AN-715 应用笔记 One Technology Way ? P.O. Box 9106 ? Norwood, MA 02062-9106 ? Tel: 781/329-4700 ? Fax: 781/326-8703 ? https://www.doczj.com/doc/7c13709671.html, 走近IBIS 模型：什么是IBIS 模型？它们是如何生成的？ 作者：Mercedes Casamayor 简介 在进行系统设计时节省时间和降低成本是很关键的。在原型制作之前，系统设计人员可以用模型来进行设计仿真。在高速系统设计中正是如此，进行信号完整性仿真来分析不同条件下传输线中的电路行为，在设计初期就能预防并检测出典型的问题，例如过冲、欠冲、阻抗不匹配等。然而，可用的数字IC 模型非常少。当半导体厂商被索要SPICE 模型时，他们并不愿意提供，因为这些模型会包含有专有工艺和电路信息。 这个问题已经通过采用IBIS 模型来 (输入/输出缓冲器信息规范)解决，IBIS 也被称为ANSI/EIA-656，这是一个建模的新标准，在系统设计人员中越来越流行。 什么是IBIS ？ IBIS 是一个行为模型，通过V/I 和V/T 数据描述器件数字输入和输出的电气特性，不会透露任何专有信息。IBIS 模型与系统设计人员对传统模型的理解不同，例如其它模型中的原理图符号或多项式表达式。IBIS 模型包括由输出和输入引脚中的电流和电压值以及输出引脚在上升或下降的转换条件下电压与时间的关系形成的表格数据。这些汇总的数据代表了器件的行为。 IBIS 模型用于系统板上的信号完整性分析。这些模型使系统设计人员能够仿真并预见到连接不同器件的传输线路中基本的信号完整性问题。潜在的问题可以通过仿真进行分析，潜在的问题包括由传输线上阻抗不匹配导致的到达接收器的波形反射到驱动器的能量；串扰；接地和电源反弹；过冲；欠冲；以及传输线路端接分析等等。 Rev. 0 | Page 1 of 8 IBIS 是一种精确的模型，因为它考虑了I/O 结构的非线性，ESD 结构和封装寄生效应。它相对于其它传统模型(例如SPICE )有几项优势。例如，仿真时间最多可缩短25倍，IBIS 没有SPICE 的不收敛的问题。此外，IBIS 可以在任何行业平台运行，因为大多数电子设计自动化(EDA)供应商都支持IBIS 规范。 IBIS 的历史 IBIS 由Intel?公司在90年代初开发。IBIS 1.0版本于1993年6月发布，IBIS 开放式论坛也在那时成立。 IBIS 开放式论坛包括EDA 厂商、计算机制造商、半导体厂商、大学和终端用户。它负责提议进行更新和评审、修订标准，组织会议。它促进IBIS 模型的发展，在IBIS 网站上提供有用的文档和工具。1995年，IBIS 开放式论坛与电子工业联盟(EIA)合作。 已经发布了几个IBIS 版本。第一个版本描述了CMOS 电路和TTL I/O 缓冲器。每个版本都增加并支持新的功能、技术和器件种类。所有版本都互相兼容。IBIS 4.0版本由IBIS 开放式论坛在2002年7月批准，但它还不是ANSI/EIA 标准。 如何生成IBIS 模型 可以通过仿真过程中或基准测量中收集的数据来获得IBIS 模型。如果选择前一种方法，可以使用SPICE 进行仿真，收集每个输出/输出缓冲器的V/I 和V/T 数据。这样可以在模型中包含过程转折数据。然后，使用IBIS 网站上的SPICE 至IBIS 转换程序可以由SPICE 生成IBIS 模型。 集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。 6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题 我从器件厂商那儿得到的spice模型文件是：T506.TXT *************************************************************** * SIEMENS Discrete & RF Semiconductors * GUMMEL-POON MODEL CHIP PARAMETERS IN SPICE 2G6 SYNTAX * V ALID UP TO 6 GHZ * >>> T506 <<< (CHIP) * Extracted by SIEMENS Semiconductor Group HL HF SI CDB * (C) 1998 SIEMENS AG * Version 1.0 December 1998 *************************************************************** .MODEL T506 NPN( + IS =1.5E-17 NF =1 NR =1 + ISE=2.5E-14 NE =2 ISC=2E-14 + NC =2 BF =235 BR =1.5 + V AF=25 V AR=2 IKF=0.4 + IKR=0.01 RB =11 RBM=7.5 + RE =0.6 RC =7.6 CJE=2.35E-13 + VJE=0.958 MJE=0.335 CJC=9.3E-14 + VJC=0.661 MJC=0.236 CJS=0 + VJS=0.75 MJS=0.333 FC=0.5 + XCJC=1 TF=1.7E-12 TR=5E-08 + XTF=10 ITF=0.7 VTF=5 + PTF=50 XTB=-0.25 XTI=0.035 + EG=1.11) *************************************************************** 在ads中新建一个schematic，选择file，选择import，就是上面贴得图了！ IBIS模型学习笔记 一、I BIS 模型的信息 IBIS模型架构包括： |-- [IBIS Ver] |-- [File Name] |-- [File Rev] |-- [Date] |-- [Source] |-- [Notes] |-- [Disclaimer] |-- [Copyright] |-- [Component] |-- [Manufacturer] |-- [Package] |-- [Pin] |-- [Diff Pin] |-- [Model Selector] |-- [Model] |-- [End] 二、各个部分的定义 1. [IBIS Ver] 从目前仿真的过程看，使用HyperLynx Simulation Software 9.4版本仿真，IBIS模型需要使用Version 4.0以上版本。在Version 3.2版本中，不包含Vinh_ac等定义，在仿真中会提示不支持这些语句。现在使用的是V4.1. 2. [File Name] IBIS模型的名字，例如:ic.ibs 3. [File Rev] 文件版本，例如：[File Rev] 1.0 4. [Date] 编写时间：[Date] 1/22/2013 5. [Source]，[Disclaimer]，[Copyright]，[Component] 来源，免责声明，版权，组成的一些说明 [Source] Sigrity SpeedPKG Suite XtractIM 4.0.4.09231 [Disclaimer] The model given below represents a 73-pin package. [Copyright] [Component] ddr_ctrl 6. [Package] 包含在封装厂提取的IBIS文件中。 [Package] | variable typ min max R_pkg 0.76859 0.48527 0.95543 L_pkg 3.608e-9 2.259e-9 4.39e-9 C_pkg 1.088e-12 9.004e-13 1.741e-12 7. [Pin] 定义各个Pin的RLC，模型类型。 例如DDR部分pin，[Pin]定义pin脚名称，Signal_name定义pin脚对应的网络名称，model_name定义pin脚所对应的模型。 [Pin] Signal_name model_name R_pin L_pin C_pin C8 A0 DDRIO 0.68982 3.37e-9 1.059e-12 E13 A1 DDRIO 0.74574 3.549e-9 1.095e-12 B13 A2 DDRIO 0.69867 3.392e-9 9.785e-13 C13 A3 DDRIO 0.61485 3.102e-9 9.88e-13 B9 A4 DDRIO 0.66266 3.285e-9 1.001e-12 C10 A5 DDRIO 0.53032 2.407e-9 1.06e-12 A9 A6 DDRIO 0.7457 3.571e-9 1.044e-12 B10 A7 DDRIO 0.63557 3.174e-9 1.002e-12 E12 A8 DDRIO 0.63692 3.085e-9 1.17e-12 A10 A9 DDRIO 0.77584 3.802e-9 9.004e-13 C17 A10 DDRIO 0.66777 2.996e-9 1.303e-12 A13 A11 DDRIO 0.78207 3.963e-9 9.209e-13 A12 A12 DDRIO 0.78921 3.9e-9 9.229e-13 B12 A13 DDRIO 0.69073 3.368e-9 9.85e-13 C12 A14 DDRIO 0.60718 3.087e-9 1.019e-12 集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日 一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来； 集成电路版图技巧总结 1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。 对于要求比较高的敏感线，则需要做屏蔽。具体的方法是，在它的上下左右都连金属线，这些线接地。比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。等于把它像电缆一样包起来。 2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。这样就是中心对称。如果是2：5的匹配，则可以安排成AABABAA的矩阵。 需要匹配和对称的电路器件，摆放方向必须一致。周围环境尽量一致。 3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。Pdiff接低电位。Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。Ndiff接高电位。在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。 电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。各种器件，包括管子，电容，电感，电阻都要接体电位。如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。 4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。常见的对称实现方式： 一般的，画好一半，折到另一半去，复制实现两边的对称。 如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。 如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。在画较大的电路时候是很重要的。首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。这些问题需要在着手画各模块之前先有个安排。在画好各模块后摆放时会做调整，但大局不变。连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。但这样的主要目的是各层能方便走线，排得密集。所以也不是死规则，在布线较稀疏的情况下可以做适量变通。在布线时最重要的问题 I B I S模型及其应用CDMA事业部眭诗菊 摘要：本文介绍了用于高速系统信号完整性分析的IBIS模型的历史背景、IBIS模型的结 构、IBIS模型的建模过程、IBIS模型的参数、语法格式，以及在使用IBIS模型 时常遇到的问题和解决方法。 关键词：IBIS模型、EDA、信号完整性、缓冲器、单调性、收敛 高时钟频率下运行的并行处理系统或其它功能更加复杂的高性能系统，对电路板的设计提出了极其严格的要求。按集总系统的方法来设计这些系统的线路板已不可想象。许多EDA（电子设计自动化）供应商都提供能进行信号完整性分析和EMC分析的PCB设计工具。这些工具需要描述线路板上元器件的电气模型。IBIS （I/OBufferInformationSpecification）模型是EDA供应商、半导体器件供应商和系统设计师广泛接受的器件仿真模型。 一、IBIS的背景及其发展 在IBIS出现之前，人们用晶体管级的SPICE模型进行系统的仿真，这种方法有以下三个方面的问题：第一，结构化的SPICE模型只适用于器件和网络较少的小规模系统仿真，借助这种方法设定系统的设计规则或对一条实际的网络进行最坏情况分析。第二，得到器件结构化的SPICE模型较困难，器件生产厂不愿意提供包含其电路设计、制造工艺等信息的SPICE模型。第三，各个商业版的SPICE软件彼此不兼容，一个供应商提供的SPICE模型可能在其它的SPICE仿真器上不能运行。因此，人们需要一种被业界普遍接受的、不涉及器件设计制造专有技术的、并能准确描述器件电气特性的行为化的、“黑盒”式的仿真模型。 1990年初，INTEL公司为了满足PCI总线驱动的严格要求，在内部草拟了一种列表式的模型，数据的准备和模型的可行性是主要问题，因此邀请了一些EDA供应商参与通用模型格式的确定。这样，IBIS1.0在1993年6月诞生。1993年8月更新为IBIS1.1版本，并被广泛接受。此时，旨在与技术发展要求同步和改善IBIS 模型可行性的IBIS论坛成立，更多的EDA供应商、半导体商和用户加入IBIS论坛。1995年2月IBIS论坛正式并入美国电子工业协会 EIA(ElectronicIndustriesAssociation)。1995年12月，IBIS2.1版成为美国工业标准ANSI/EIA-656。1997年6月发布的IBIS3.0版成为IEC62012-1标准。1999年9月通过的IBIS3.2版为美国工业标准ANSI/EIA-656-A。目前大量在使用中的模型为IBIS2.1、IBIS3.2版本。 二、IBIS模型 IBIS模型是一种基于全电路仿真或者测试获得V/I曲线而建立的快速、准确的行为化的电路仿真模型。它的仿真速度是SPICE模型仿真速度的25倍以上。人们可以根据标准化的模型格式建立这种模拟IC电气特性的模型，并可以通过模型验证程序型验模型格式的正确性。IBIS模型能被几乎所有的模拟仿真器和EDA工具接受。由于来自测量或仿真数据，IBIS模型较容易获得，IBIS模型不涉及芯片的电路设计和制造工艺，芯片供应商也愿意为用户提供器件的IBIS模型。所以IBIS模型被广泛应用于系统的信号完整性分析。 IBIS模型是以I/O缓冲器结构为基础的。I/O缓冲器行为模块包括：封装RLC参数，电平箝位、缓冲器特征（门槛电压、上升沿、下降沿、高电平和低电平状态）。图1为IBIS模型结构。 图1：IBIS模型结构 说明虚线的左边为输入的模型结构，右边为输出的模型结构 数字集成电路专题研究 摘要：现在的电路可以分为两个方向，一个是数字，还有一个是模拟，在此更加偏重对数字方面的研究！全文一共可以分为两部分，一部分是基本的数字电路，还有一部分为较大型的集成电路。前一部分（基本数字电路）从认识数字电路开始，其间涉及到数字电路的分析方法---函数分析方法；在数字电路中分TTL 和COMS两种电路，在此报告中提到了这两种电路的电平比较关系。因COMS电路功耗低、工作电压范围宽、扇出能力强和售价低等优点，所以着重介绍一下CMOS 电路的常用特性，以及由它构成的一些常见的数字电路！而在后半部方介绍的是集成电路，从集成电路的分类到如何做好集成电路的设计;集成电路的设计分为前端和后端设计前端是指逻辑部分，后端是指物理层的设计．前端是设计内部的逻辑．后端是指假设逻辑设计已经完成，如何做出最后的芯片，涉及到芯片内部如何分区，如何布线，模拟部分，寄生效应等等．而由于专业方向这里又着重去讨论前端设计：系统集成芯片（SoC）的IC设计。同时收集了一些集成电路的设计工具。 关键字：数字电路函数表示 COMS集成电路常 见的数字电路集成电路分类 IC前端设计工具系统集成芯片SOC IC设计软件 VHDL/ Veriolg HDL 正文： 一．数字电路简介： 在电子设备中，通常把电路分为模拟电路和数字电路两类，前者涉及模拟信号，即连续变化的物理量，例如在24小时内某室内温度的变化量；后者涉及数字信号，即断续变化的物理量，开关K 快速通、断时，在电阻R 上就产生一连串的脉冲（电压），这就是数字信号。人们把用来传输、控制或变换数字信号的电子电路称为数字电路。数字电路工作时通常只有两种状态：高电位（又称高电平）或低电位（又称低电平）。通常把高电位用代码“1 ”表示，称为逻辑“1 ”；低电位用代码“0 ”表示，称为逻辑“0 ”（按正逻辑定义的）。注意：有关产品手册中常用“H ”代表“1 ”、“L ”代表“0 ”。实际的数字电路中，到底要求多高或多低的电位才能表示“1 ”或“0 ”，这要由具体的数字电路来定。例如一些TTL 数字电路的输出电压等于或小于0.2V，均可认为是逻辑“0 ”，等于或者大于3V，均可认为是逻辑“1 ”（即电路技术指标）。CMOS数字电路的逻辑“0 ”或“1 ”的电位值是与工作电压有关的。讨论数字电路 § 绪论 (1) 1.1 IBIS模型的介绍 (1) 1.2 IBIS的创建 (3) § IBIS模型的创建 (3) 2.1 准备工作 (3) 2.1.1 基本的概念 (3) 2.1.2 数据列表的信息 (4) 2.2数据的提取 (4) 2.2.1 利用Spice模型 (4) 2.2.2 确定I/V数据 (4) 2.2.3边缘速率或者是V/T波形的数据的测量 (7) 2.2.4试验测量获取I/V和转换信息的数据 (7) 2.3数据的写入 (8) 2.3.1 IBS文件的头I信息 (8) 2.3.2器件和管脚的信息 (8) 2.3.3 关键词Model的使用 (9) §3 用IBIS 模型数据验证模型 (10) 3.1 常见的错误 (10) 3.2 IBIS模型的数据验证 (12) 3.2.1 Pullup、Pulldown 特性 (12) 3.2.2 上升和下降的速度(Ramp rate) (12) 3.2.3 上下拉特性和Ramp rate的关系 (12) 3.3用IBIS模型数据验证模型参数的实例 (12) § 绪论 1.1 IBIS模型的介绍 IBIS （Input/Output Buffer Informational Specifation ）是用来描述IC 器件的输入、输出和l/OBuffer 行为特性的文件，并且用来模拟Buffer和板上电路系统的相互作用。在IBIS模型里核心的容就是Buffer的模型，因 为这些Buffer产生一些模拟的波形，从而仿真器利用这些波形，仿真传输线的影响和一些高速现象（如串 扰，EMI等。）。具体而言IBIS描述了一个Buffer的输入和输出阻抗（通过I/V曲线的形式）、上升和下降时间以及对于不同情况下的上拉和下拉，那么工程人员可以利用这个模型对PCB板上的电路系统进行SI、串扰、EMC以及时序的分析。 IBIS模型中包含的是一些可读的ASCII格式的列表数据。IBIS有特定的语法和书写格式。IBIS模型中还包 括一些电气说明如V、V、V以及管脚的寄生参数（如管脚的引线R、L、C）等。有一点需要注意的是IBIS模型并不提供IC器件：功能信息、逻辑信息、输入到输岀的时间延迟等。也就是说，IBIS模型只是提供了器件的输入、输出以及I/O Buffer的行为特性，而不是在IC器件给定不同的输入，测量对应不同的 输出波形；而是在描述器件有一个输入时，我们看不同情况下输出的特性（具体的说我们可以在输出端接一个电压源，这样我们在确保器件输岀高电平或者是低电平时，调整电压源的数值，可以测岀不同的电流， 这样我们就可以在确保输岀管脚输岀某一个状态时得岀一些I/V的数值，至于电压源具体的变化围后面的 容会涉及到）。所以对于器件商家而言IBIS模型不会泄漏器件的部逻辑电路的结构。 要实现上面提到的对系统的SI和时序的仿真，那么需要的基本的信息就是Buffer的I/V曲线和转换特性。IBIS模型中Buffer的数据信息可以通过测量器件得出也可以通过器件的SPICE模型转换得到。IBIS是一 个简单的模型，当做简单的带负载仿真时，比相应的全Spice三极管级模型仿真要节省10?15倍的计算量。IBIS模型是基于器件的。也就是说一个IBIS模型是对于整个器件的管脚而言的，而不是几个特殊的输入、 输出或者是I/O管脚的Buffer。因此，IBIS模型中除了一些器件Buffer的电气特性，还包括pin-buffer的映射关系（除了电源、地和没有连接的管脚外，每个管脚都有一个特定的Buffer），以及器件的封装参数。IBIS提供两条完整的V —I曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。V —I曲线的作用在于为IBIS提供保护二极管、TTL推拉驱动源和射极跟随输出等非线性效应的建模能力。 一般而言，IC器件的输入、输出和I/O管脚的Buffer的行为特性是通过一定的形式描述的。下面分别对于输入、输出和I/O管脚Buffer的表述形式作一个介绍。 对于一个输出或者是I/O管脚的Buffer需要下列的相关数据： 在输岀为逻辑低时，输岀管脚Buffer的I/V特性 在输出为逻辑高时，输出管脚Buffer的I/V特性 在输出的电平强制在V以上和GND以下时，输出管脚Buffer的I/V特性Buffer由一个状态转换为另一 个状态的转换时间 Buffer的输出电容 一般情况，IBIS模型包含以下一些信息，IBIS模型的结构如下图1.1所示。 1. 关于文件本身和器件名字的信息。这些信息用以下的关键词描述：[IBIS Ver] IBIS的版本号， [File Name]文件的名称,[File Rev] 文件的版本号,[Component]器件的名称和[Manufacturer]. 器件的制造 商。 2. 关于器件的封装电气特性和管脚与Buffer模型的映射关系。可以使用关键词[Package]和[Pin] 描述。 集成电路CAD 课程设计报告 一．设计目的： 1.通过本次实验，熟悉软件的特点并掌握使用软件的流程和设计方法； 2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层 次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则； 3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路， 然后对其进行基本的DRC 检查； 4. 掌握C)B (A F +?=的掩模板设计与绘制。 二．设计原理： 1、版图设计的目标： 版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、 各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面： ① 满足电路功能、性能指标、质量要求； ② 尽可能节省面积，以提高集成度，降低成本； ③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。 2、版图设计的内容： ①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。 ②布线：设计走线，实现管间、门间、单元间的互连。 ③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。 ④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。 ⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。 ⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。 三．设计规则（Design Rul e ）： 设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类： ①微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。 ②λ准则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线性比例。 设计规则分类如下： 1.拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。 2.λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。 ①宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 ②间距规则（Separation rule）：间距指各几何图形外边界之间的距离。数字集成电路四个基本引脚识图方法
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