附件6
毕业设计(论文)工作周志
设计(论文)题目：基于VHDL的循环码编译码
器的设计
学生姓名：李光超
系别：电子工程系
专业：通信工程
指导教师：张增良
指导教师职称：副教授
北华航天工业学院教务处制
说明
1.“毕业设计(论文)工作周志”是学生毕业设计工作的完整记录，
也是对教师指导毕业设计工作的记载。是考核学生和教师毕业设计工作的基本依据之一。
2.周志中的“毕业设计任务进展情况记录”由学生本人填写。学生应
对在毕业设计过程中取得的成果、遇到的问题、查阅的资料、工作进展等情况认真填写。除记载工作过程外，也可对学生撰写论文提供基础资料。
3.“指导教师意见”由指导教师根据学生情况填写，应对学生前一段
工作提出意见，并提出进一步工作目标，督促学生按计划完成规定的任务。
4.“毕业设计(论文)工作周志”在毕业设计期间由学生保管，每周
在与指导老师见面前填写好并携带到老师处交指导老师审阅并填写意见。
5.在校外进行毕业设计的学生，每周填写好周志后由校外指导老师填
写意见并签字，同时将电子稿（电子稿周志在校园网下载）通过电子邮件以附件的形式发给校内指导教师。校内指导教师写出指导意见后，通过电子邮件将该文件（含学生填写部分）以附件的形式发还给学生，学生要将该附件下载存储成一个文件，每周单独存储。
6.学生在答辩前，按指定时间将“毕业设计(论文)工作周志”和毕业
论文等资料交答辩委员会。校外进行毕业设计的学生除上交周志外，还要将和校内指导教师的通信文件提交一份拷贝。
7.毕业设计工作完成后，各系（教研室）应将“毕业设计(论文)工作
周志”作为毕业设计资料之一予以整理归档。
（该页印制在封二上）
基于Matlab的卷积码译码器的 设计与仿真 学生姓名：指导老师：** 摘要本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出, 并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 关键词课程设计；卷积码译码器；Matlab；Simulink；设计与仿真 1引言 本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通 过Matlab软件进行设计与仿真。卷积码的译码有两种方法——软判决和硬判决，此课程设计采用硬判决的维特比译码。 1.1课程设计目的 卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术[1]。 本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。
1.2 课程设计的原理 卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。 卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。 卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差[2]。 当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 2维特比译码原理 采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L组信息比特，那么对于(n,k)卷积码来说，可能发送的序列有2kL个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。 下面以图2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图2.2所
编码器、译码器及应用电路设计 一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 2、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。 二、实验原理： 1、什么是编码： 教材说：用文字、符号、或者数字表示特定对象的过程称为编码 具体说：编码的逻辑功能是把输入的每个高、低电平信号编成对应的二进制代码 2、编码器74LS147的特点及引脚排列图： 74LS147是优先编码器，当输入端有两个或两个以上为低电平，它将对优先级别相对较高的优先编码。其引脚排列图： 3、什么是译码：译码是编码的逆过程，把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出，译码器广泛用于代码转换、终端的数字显示、数据分配、组合控制信号等。 译码器按照功能的不同，一般分为三类：二进制译码器、二—十进制译码器、显示译码器。 （1）变量译码器（用以表示输入变量的状态） 74LS138的特点及其引脚排列图：反码输出。 ABC是地址输入端，Y0—Y7是输出端，G1、G2A’、G2B’为 使能端，只有当G1=G2A’=G2B’=1时，译码器才工作。 （2）码制变换译码器：用于同一个数据的不同代码之间的相互转换，代表是4—10线译码器 译码器74LS42的特点及其引脚排列图： 译码器74LS42的功能是将8421BCD码译成10个对象 其原理与74LS138类同，只不过它有四个输入端， 十个输出端，4位输入代码0000—1111十六种状态组合
其中有1010—1111六个没有与其对应的输出端， 这六组代码叫做伪码，十个输出端均为无效状态。 （3）数码显示与七段译码驱动器：将数字、文字、符号的代码译成数字、文字、符号的电路 a、七段发光二极管数码显示管的特点：（共阴极） b、七段译码驱动器： 4、在本数字电路实验装置上已完成了译码器74LS48和数码管之间的连接图。 三四五脚接高电频，数码管的单独端接低电频。
东北大学秦皇岛分校计算机与通信工程院 电子线路课程设计 具有数显的数码转换电路（8421码—余3循环码）
课程设计任务书 专业：通信工程学号：4101015 学生姓名：吴玉新 设计题目：具有数显的码制转换电路8421码—余3循环码一、设计实验条件 高频实验室 二、设计任务及要求 1. 要求输入为8421码。输出为余三循环码 2. 输出要具有数显功能 三、设计报告的内容 1.前言 数字电路课程设计是继“数字电路”课后开出的实践环节课程其目的是训练学生综合运用学过的数字电路的基本知识独立设计比较复杂的数字电路能力。设计建立在硬件和软件两个平台的基础上。硬件平台是可编程逻辑器件所选器件可保存在一片芯片上设计出题目要求的数字电路。软件平台是multisim通过课程设计学生要掌握使用EDA电子设计自动化工具设计数字电路的方法包括设计输入便宜软件仿真下载及硬件仿真等全过程。数字电路课程设计在于更好的让学生掌握这门课程并且了解其实用性知道该门课程和我们的生活息息相关并且培养学生的动手能力让学生对该门课程产生浓厚的兴趣。 2.设计内容及其分析 （1）方案一 1.设计思路 设计8421转余三循环码主要是考虑怎样找到二者之间的联系。列出真值表后，根据值为1的那些项列出表达式，用最小项之和表示。然后根据卡诺图进行
化简，得出最简表达式。最后根据表达式，在Multisim上画图仿真，用灯的灭（表示0）和亮（表示1）来表示码制的转换。即可得到8421码对余三循环码的转换。 真值表： 表1 8421转余三循环码真值表 根据真值表得出表达式： X4=A——C X3=B——C——+ A——BCD+A——B——D—— X2=A B——C——D——+A——B+A——C+A——D X1=A B——C——+A——BD+A——BC 根据表达式画出逻辑电路图：
实验四 组合逻辑电路设计（编码器和译码器） 一、【实验目的】 1、 验证编码器、译码器的逻辑功能。 2、 熟悉常用编码器、译码器的逻辑功能。 二、【实验原理】 1.编码器 编码器是组合电路的一部分，就是实现编码操作的电路，编码实际上是和译码相反的过程。按照被编码信号的不同特点和要求，编码也分成三类： （1）二进制编码器：如用门电路构成的4-2线，8-3线编码器等。 （2）二—十进制编码器：将十进制0~9编程BCD 码，如10线十进制-4线BCD 码编码器74LS147等。 （3）优先编码器：如8-3线优先编码器74LS148等。 2.译码器 译码器是组合电路的一部分。所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器分成三类： （1）二进制译码器：如中规模2-4线译码器74LS139，3-8线译码器74LS138等。 （2）二—十进制译码器：实现各种代码之间的转换，如BCD 码——十进制译码器74LS145等。 （3）显示译码器：用来驱动各种数字显示器，如共阴数码管译码器驱动74LS48，共阳数码管译码驱动74LS47等。 三、【实验内容与步骤】 1.编码器实验 将10—4线（十进制—BCD 码）编码器74LS147集成片插入IC 空插座中，管脚排列如下图4-1所示。按下图4-2接线，其中输入端1~9通过开关接高低电平（开关开为“1”、开关关为“0”），输出Q D 、Q C 、Q B 、Q A 接LED 发光二极管。接通电源，按表输入各逻辑电平，观察输出结果并填入表4-1中。 45678QC QB Ucc NC QD 3 2 1 GND QA 图4-1 74LS147集成芯片管脚分布图
七段数码显示译码器设计 实验目的: 学习7段数码显示译码器设计，学习VHD啲多层次设计方法。 二、实验原理： 七段数码管由8个（a,b,c,d,e,f,g,dp ）按照一定位置排列的发光二极管构成, 通常采取共阴极或者共阳极的设计，将8个二极管的同一极接在一起，通过分别控制另外的8个电极的电平，使二极管导通（发光）或截止（不发光）。 七段数码显示译码器的功能就是根据需要显示的字符，输出能够控制七段数 码管显示出该字符的编码。 三、实验内容： 1）用VHDL设计7段数码管显示译码电路，并在VHDL苗述的测试平台下对译码器进行功能仿真，给出仿真的波形。 CNT46 DECL7S A[.iu . 0] LED??[4B . ay rstG ObiitCl 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SMG IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END; ARCHITECTURE ONE OF SMG IS BEGIN PROCESS(A) BEGIN
CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; 仿真波形:
****************** 实践教学 ******************* 兰州理工大学 计算机与通信学院 2014年秋季学期 计算机通信课程设计 题目：（7,3）循环码编译码软件设计 专业班级： 姓名： 学号： 指导教师： 成绩：
摘要 随着计算机通信的日益发展,传输数据的场合越来越多。串行数据的差错检验是保证数据传输正确的必要手段,而循环码是差错码中最常用的一种编码。 循环码是线性分组码中最重要的一种子类,它除了具有分组码的线性外,还具有循环性,其码字结构一般用符号(n,k)表示,其中,n是该码组中的码元数,k是信息码元位数,r=n-k是监督码元位数。循环码具有许多特殊的代数性质,这些性质有助于按照要求的纠错能力系统地构造这类码,能简化译码算法,并且目前发现的大部分线性码与循环码有密切关系。已有循环码编译码系统大多以标准逻辑器件(如中小规模TTL系列、CMOS系列)按传统数字系统设计方法设计而成,其主要缺点是逻辑规模小、功耗大、可靠性低。随着大规模、超大规模集成电路的发展,以及电子设计自动化水平的提高,这种制约正在被逐渐消除。 本文通过C 语言平台运行所编写的程序，观察了在输入信息码情况下输出对应的编码结果以及相反的译码功能。通过多组的对比验证了该(7,4)循环码的编译码程序的正确性。最后，在程序运行的过程中进步分析循环码的编译码原理，并通过比较仿真模型与理论计算的性能，证明了仿真模型的可行性。 关键词：循环码；编码；译码；程序仿真
目录 前言 (1) 1、目的及意义 (2) 2、设计原理 (3) 2.1循环码的介绍 (3) 2.1.1循环码的定义 (3) 2.1.2循环码的特点 (3) 2.1.3循环码的多项式表示 (4) 2.1.4（n,k）循环码的生成多项式 (4) 2.1.5循环码的生成矩阵和一致校验矩阵 (6) 2.2循环码编码原理 (8) 2.2.1多项式除法电路 (8) 2.3循环码译码原理 (9) 3、设计结果及分析 (11) 3.1程序运行结果 (11) 3.2运行结果理论分析 (14) 3.3软件可行性分析 (15) 4、总结 (16) 附录 (17) 参考文献 (22)
湖南文理学院 课程设计报告 课程名称：通信系统课程设计 专业班级：通信工程11102班09 学生姓名：朱涛 指导教师：侯清莲 完成时间：2014-11-18 报告成绩：
目录 一、设计要求 (1) 二、设计作用与目的 (1) 三、所用设备及软件 (1) 四、卷积码编码的概念 (1) 4.1卷积码的编码描述方法 (1) 4.2 卷积编码 (2) 4.3 卷积码的树状图 (3) 4.4 卷积码的网格图 (3) 五、 EDA设计方法及工具软件QUARTUSⅡ (4) 六、改变卷积编码器的参数仿真以及结论 (4) 6.1 不同回溯长度对卷积编码器性能的影响 (4) 6.2 不同码率对卷积编码器误码性能的影响 (5) 6.3 不同约束长度对卷积编码器的误码性能影响 (6) 七、卷积码编码器的VHDL设计与仿真 (8) 7.1 VHDL设计的优点与设计方法 (8) 7.2 卷积码编码器的VHDL实现 (10) 八、心得体会 (10) 九、参考文献 (11)
卷积编码器的设计 一、设计要求 （1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。 （2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。 二、设计作用与目的 （1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。（2）掌握采用仿真软件对系统进行仿真分析。 （3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。 （4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。 （5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。 （6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。 （7）培养工程实践能力，创新能力与综合设计能力。 三、所用设备及软件 （1）QUARTUSⅡ （2）PC机 四、卷积码编码的概念 4.1卷积码的编码描述方法 编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。 以二元码为例，输入信息序列为u＝(u0，u1，…)，其多项式表示为u(x)＝u0+u1x＋…＋…。编码器的连接可用多项式表示为g (1,1) (x)＝1+x+x2和g(1,2)(x)＝1+x2，称为码的子生 成多项式。它们的系数矢量g (1,1)=(111)和g (1,2) =(101)称作码的子生成元。以子生成多项式 为阵元构成的多项式矩阵G(x)＝[g (1,1)(x),g (1,2) (x)]，称为码的生成多项式矩阵。由生成 元构成的半无限矩阵。
湖南文理学院课程设计报告 课程名称：通信系统课程设计 院部：电气与信息工程学院 专业班级： 学生姓名： 指导教师： 完成时间： 2011 年 12 月 29日 报告成绩：
目录 目录 (2) 摘要 (3) Abstract (4) 一、引言 (5) 1.1设计任务及基本要求 (5) 1.2设计目的 (6) 1.3 设计所用仪器设备.................................................................................. 错误！未定义书签。 二、基本概念 (6) 2.1 卷积码的编码原理 (6) 2.2 卷积码编码描述 (6) 2.3 卷积码译码描述 (6) 三、卷积码的编译码原理 (6) 3.1卷积码的图形描述 (6) 3.1.1 树状图 (8) 3.1.2 网格图 (8) 3.1.3 状态图 (9) 3.2 卷积积码的编码算法 (9) 3.3卷积码的Viterbi译码 (10) 四、卷积码的仿真及性能分析 (12) 4.1 SIMULINK仿真模块 (12) 4.2 卷积码的参数对误码率的影响 (13) 4.2.1 码率对误码性能的影响 (13) 4.2.2 约束长度对误码性能的影响 (15) 4.2.3 回溯长度对卷积码性能的影响 (16) 4.3 仿真分析 (17) 总结 (18) 参考文献： (19)
摘要 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。对其进行研究有很大的现实意义。为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA 特点，路径存储于译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 关键词：卷积码；误码性能；原理
EDA 技术实验报告 实验项目名称：7段数码显示译码器设计 实验日期：2012年6月4日实验成绩： 实验评定标准： 一、实验目的 学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。 二、实验器材 电脑一台、GW48 EDA/SOPC试验箱。 三、实验内容（实验过程） 实验内容1：说明程序中各语句的含义，以及该程序的整体功能。在quartusII 上对该程序进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。步骤：1）打开软件，选择菜单file—>new,在弹出的new对话框中选择Device Design Files 的VHDL File项，按OK键后进入VHDL文本编辑方式。 根据给出的7段数码显示译码器的参考程序。 2）将其另存为与实体名一致的文件，以确保后续的编译能够正常进行。然后在将该文件置顶，并进行编译。 3）编译完成后，对其进行仿真，建立波形文件。再次进行编译（否则进行仿真的时候会报错），编译完成后即可进行仿真。分析得到的结果。
实验内容2：引脚锁定及硬件测试。选用GW48 系统的实验电路模式6 用数码8 显示译码输出（P1046-PI040），键8、键7、键6 和键5 四位控制输入，硬件验证译码器的工作性能。 实验内容3：用元件例化语句，按下图的方式连接成顶层设计电路（用VHDL 表述），图中CNT4B 是一个4 为二进制加法器（也可利用实验五的加法计数器的程序，在实验中则利用后者），模块DECL7S 即该实验实体元件重复以上实验过程。图中temp 是4 位总线，led 是7 位总线。对于引脚和实验用模式6 用数码8 显示译码输出用键3 作为时钟输入或直接接时钟信号clock0。 四、实验程序 7端数码显示译码器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECL7S IS PORT ( A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6DOWNTO 0)); END DECL7S; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110";
实验九 (2,1,5）卷积码编码译码技术 一、实验目的 1、掌握(2,1,5）卷积码编码译码技术 2、了解纠错编码原理。 二、实验内容 1、(2,1,5）卷积码编码。 2、(2,1,5）卷积码译码。 三、预备知识 1、纠错编码原理。 2、(2,1,5）卷积码的工作原理。 四、实验原理 卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。 若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。 编码器 随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。 译码方法 ⒈代数 代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收序列R=(10100001110111），先根据R 的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收
实验三译码器和编码器 一实验目的 1.掌握译码器、编码器的工作原理和特点。 2.熟悉常用译码器、编码器的逻辑功能和它们的典型应用。 二、实验原理和电路 按照逻辑功能的不同特点，常把数字电路分两大类：一类叫做组合逻辑电路，另一类称为时序逻辑电路。组合逻辑电路在任何时刻其输出的稳态值，仅决定于该时刻各个输入信号取值组合的电路。在这种电路中，输入信号作用以前电路所处的状态对输出信号无影响。通常，组合逻辑电路由门电路组成。 组合逻辑电路的分析方法：根据逻辑图进行二步工作： a.根据逻辑图，逐级写出函数表达式。 b.进行化简：用公式法、图形法或真值表进行化简、归纳。 组合逻辑电路的设计方法：就是从给定逻辑要求出发，求出逻辑图。一般分四步进行。 a.分析要求；将问题分析清楚，理清哪些是输入变量，哪些是输出函数。 b.列真值表。 c.进行化简：变量比较少时，用图形法。变量多时，可用公式化简。 d.画逻辑图：按函数要求画逻辑图。 进行前四步工作，设计已基本完成，但还需选择元件——集成电路，进行实验论证。 值得注意的是，这些步骤并不是固定不变的程序，实际设计时，应根据具体情况和问题难易程度进行取舍。 1.译码器 译码器是组合电路的一部分，所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器分成三类： a.二进制译码器：如中规模2—4线译码器74LS139。，3—8线译码器74LS138等。 b.二—十进制译码器：实现各种代码之间的转换，如BCD码—十进制译码器74LS145等。 c.显示译码器：用来驱动各种数字显示器，如共阴数码管译码驱动74LS48，（74LS248），共阳数码管译码驱动74LS47（74LS247）等。 2.编码器 编码器也是组合电路的一部分。编码器就是实现编码操作的电路，编码实际上是译码相反的过程。按照被编码信号的不同特点和要求，编码器也分成三类： a.二进制编码器：如用门电路构成的4—2线，8—3线编码器等。 b.二—十进制编码器：将十进制的0～9编成BCD码，如：10线十进制—4线BCD码编码器74LS147等。 c.优先编码器：如8—3线优先编码器74LS148等。 三、实验内容及步骤 1.译码器实验 （1）将二进制2-4线译码器74LS139，及二进制3-8译码器74LS138分别插入实验系统IC 空插座中。 按图1.3.1接线，输入G、A、B信号（开关开为“1”、关为“0”），观察LED输出Yo、Y1、Y2、Y3的状态(亮为“1”，灭为“0”)，并将结果填入表1.3.1中。
循环码产生电路设计 1.引言 在线性分组码中，有一种重要的码称为循环码。循环码是线性分组码中最重要的一种子类，是目前研究的比较成熟的一类码。循环码具有许多特殊的代数性质，这些性质有助于按照要求的纠错能力系统地构造这类码，并且简化译码算法，并且目前发现的大部分线性码与循环码有密切关系。循环码还有易于实现的特点，很容易用带反馈的移位寄存器实现其硬件。循环码是在严密的代数学理论基础上建立起来的。这种编码和解码设备都不太复杂，而且纠错的能力较强。循环码除了具有线性码的一般性质外，还具有循环性。循环性是指任一码组循环一位以后，认为该码中的一个码组。 正是由于循环码具有码的代数结构清晰、性能较好、编译码简单和易于实现的特点，因此在目前的计算机纠错系统中所使用的线性分组码几乎都是循环码。它不但可以纠正独立的随机错误，也可用于检错突发错误并且非常有效。(n,k)循环码能够检测长为n-k 或更短的任何突发错误, 包括首尾相接突发错误。n-k+1位长的突发错误不能被检出所占的概率最大是错误！未找到引用源。,如果l>n-k+1,则不能检测长为l 的突发错误所占据的比值最大为)(2k n --。 2.设计要求 （1）用simulink 对系统建模。 （2）写出其生成多式。 （3）对所设计的系统性能进行仿真分析。 （4）对其应用举例阐述。 3.设计原理 3.1 循环码多项式 为了利用代数理论研究循环码，可以将码组用代数多项是来表示，这个多项式被称为码多项式，对于许用循环码A =(0121a a a a n n ?-- )，可以将它的码多项式表示为：
T(x)=012211a x a x a x a x a i i n n n n ++?++?++----对于二进制码组，多项式的每个系数不是0就是1，x 仅是码元位置的标志。因此，这里并不关心x 的取值。 3.2 循环码的生成多项式和生成矩阵 （全0码字除外）称为生成多项式，用g (x )表示。可以证明生成多项式g (x )具有以下特性： 1）g (x )是一个常数项为1的r=n-k 次多项式； 2）g (x )是1+n x 的一个因式； 3）该循环码中其它码多项式都是g (x )的倍式。 为了保证构成的生成矩阵G 的各行线性不相关，通常用g (x )来构造生成矩阵，这时，生成矩阵G 可以表示为： ?????? ?? ?????????????=--)()()()()(21x g x g x x g x x g x x G k k 其中011)(a x a x a x x g r r r ++++=- ，因此，一旦生成多项式g (x )确定以后，该循环码的生成矩阵就可以确定，进而该循环码的所有码字就可以确定。 3.3 循环码的编、译码方法 在编码时，首先需要根据给定循环码的参数确定生成多项式g (x )，也就是从1+n x 的因子中选一个（n-k ）次多项式作为g (x )；然后，利用循环码的编码特点，即所有循环码多项式A (x )都可以被g (x )整除，来定义生成多项式g (x )。 根据上述原理可以得到一个较简单的系统循环码编码方法：设要产生（n,k ）循环码，m (x )表示信息多项式，则其次数必小于k ，而)(x m x k n ?-的次数必小于n ，用)(x m x k n ?-除以g (x )，可得余数r (x )，r (x )的次数必小于（n-k ），将r (x )加到信息位后作监督位，就得到了系统循环码。下面就将以上各步处理加以解释。 （1）用)(x m x k n ?-。这一运算实际上是把信息码后附加上（n-k ）个“0”。例如，信息码为110，它相当于m (x )＝2x +x 。当n-k ＝7-3＝4时，)(x m x k n ?-＝6x +5x ，它相当于1100000。
西南科技大学 方向设计报告 课程名称：通信工程方向设计 设计名称：2/3卷积码编译码器仿真与性能分析 姓名： 学号: 班级： 指导教师： 起止日期：2011.12.12-2012.1.6 西南科技大学信息工程学院制
方向设计任务书 学生班级：学生姓名：学号： 设计名称：2/3卷积码编译码器仿真与性能分析 起止日期：2011.12.12-2012.1.6指导教师： 设计要求： （1）分析2/3卷积码编码器结构； （2）分析2/3卷积码译码的Viterbi算法； （3）基于SIMULINK进行2/3卷积码的纠错性能仿真； 方向设计学生日志 时间设计内容 12.15-12.17 查看题目及设计要求。 12.18-12.23 查阅相关资料，设计方案。 12.23-12.27 编写报告及调试程序。 12.28-12.29 完善修改课程设计报告。 12.30-12.31 答辩。
方向设计考勤表 周星期一星期二星期三星期四星期五 方向设计评语表 指导教师评语： 成绩：指导教师： 年月日
2/3卷积码编译码器仿真与性能分析 摘要： 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。本文简明地介绍了卷积码的编码原理和Viterbi译码原理。并在SIMULINK模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中分别改变卷积码的重要参数来加深理解卷积码的这些参数对卷积码的误码性能的影响。经过仿真和实测，并对测试结果作了分析。 关键词： 卷积码编码器、viterbi译码器、SIMULINK
基于System View的卷积码译码器的设计 摘要本课程设计在SystemView 平台上设计了卷积码译码器，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用SystemView 进行了(2,1,3)卷积码译码器的仿真。系统运行以后将译码后得到的波形与原始的码元输入信号进行比较，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 关键字卷积码译码器，System View，(2,1,3)卷积码译码器 1 引言 卷积码的译码方法主要有两类，代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。典型的算法如：最大似然译码、维比特译码、序列译码等。本课程设计利用SystemView 平台进行卷积码译码器的实现，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用System View进行了(2,1,3)卷积码译码仿真，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 1.1 卷积码简介 卷积码也称为连环码是一种非分组码，分组码编码时，先将输入的信息序列分为长度为k的码元的字段，然后按照一定的编码规则，给含k个信息元的段附加上r长的监督元，于是生成n 长的码组。在编码时，各n长码组是分别编码的，各码组之间没有约束关系，因此译码时各码组之间是分别独立进行的。卷积码则不同于此，卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性的，利用增加监督位，进行检错和纠错。卷积码把k个信息位编成n位，k和n通常很小，特别适宜于串行形式传输，延时小，n个码元与当前段的k个信息位有关，而且与前N-1段的信息有关，编码过程相互关联的码元为Nn个，N或Nn称为卷积码的约束长度，常把卷
十六进制七段数码显示译码器
十六进制七段数码显示译码器 一、实验目的：学习7段数码显示器的Verilog硬件设计。 二、实验原理：7段数码显示器是纯组合电路。通常的小规模专用IC，如74 或4000系列的器件只能做十进制BCD码译码器（其真值表如图（1）所示），然而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用Verilog译码程序在FPGA/CPLD中来实现。所以首先要设计一段程序。设输入的4位码为A[3:0]，输出控制7段共阴数码管（如图（2）所示）的7位数据为LED7S[6:0]。输出信号LED7S的7位接共阴数码管的7个段，高位在左，低位在右。例如当LED7S 输出为“1101101”时，数码管7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。 图（1） 7段译码器真值表 输入码输入码代表 数据输入码输入 码 代表 数据 0000 0111111 0 1000 1111111 8 0001 0000110 1 1001 1101111 9 0010 1011011 2 1010 1110111 A 0011 1001111 3 1011 1111100 B 0100 1100110 4 1100 0111001 C 0101 1101101 5 1101 1011110 D 0110 1111101 6 1110 1111001 E 0111 0000111 7 1111 1110001 F 图（2）7段共阴数码管
循环码（7，3）码 （生成多项式1)(234 +++=x x x x g ） 摘要：本报告详细给出了循环码的定义以及由生成多项式求解生成 矩阵和系统生成矩阵的过程，并在Matlab 环境下写出了循 环码的编码器和解码器代码，实现了编码和译码功能。分析和讨论了 此码发现错误、纠正错误的能力，并讨论了其与线性分组码、Hamming 码等信道编码的区别与联系。 关键字：循环码 编码 译码 检错 纠错 Matlab 信道编码：信道编码又称差错控制编码或纠错编码，它是提高信 息传输可靠性的有效方法之一。一类一类信道编码是对传输信号的码型进行变换，使之更适合于信道特性或满足接收端对恢复信号的要求，从而减少信息的损失；另一类信道编码是在信息序列中人为的增加冗余位，使之具有相关特性，在接收端利用相关性进行检错或纠错，从而达到可靠通信的目的。 1.1、循环码 循环码是线性分组码中一个重要的分支。它的检、纠错能力较强，编码和译码设备并不复杂，而且性能较好，不仅能纠随机错误，也能纠突发错误。 循环码是目前研究得最成熟的一类码，并且有严密的代数理论 基础，故有许多特殊的代数性质，这些性质有助于按所要求的纠错能
力系统地构造这类码，且易于实现，所以循环码受到人们的高度重视，在FEC 系统中得到了广泛应用。 1.1.1、循环码定义 定义：一个线性分组码，若具有下列特性，则称为循环码。设码字 )(0121c c c c c n n ???=-- （1.1.1） 若将码元左移一位，得 () )(10121--???=n n c c c c c （1.1.2） () 1c 也是一个码字。 由于（k n ,）线性分组码是n 维线性空间n V 中的一个k 维子空间，因此()k n ,循环码是n 维线性空间n V 中的一个k 维循环子空间。 注意：循环码并非由一个码字的全部循环移位构成。 1.1.2、循环码的特点 循环码有两个数学特征： （1）线性分组码的封闭型； （2）循环性，即任一许用码组经过循环移位后所得到的码组仍为该许用码组集合中的一个码组。 即若()0121a a a a n n ???--为一循环码组，则 ()1032---???n n n a a a a 、()2143----???n n n n a a a a 、……还 是许用码组。也就是说，不论是左移还是右移，也不论移多少位，仍
简述简易循环码编译码器设计 摘要通信系统可靠性要求系统可靠地传输消息，而信道编码旨在解决可靠性问题。循环码属于线性代码，具有严密的代数理论基础，具有良好的错误检测和纠正功能。循环码编译电路大多用移位寄存器和模2构成的线性时序网络来完成。基本电路简单，容易实现，但在体积和功能扩展上受到了限制而不能发挥更大的作用。本设计充分运用单片机的软件功能进行编码及译码纠错，可有效克服来自通信信道的干扰，保证数据通信的可靠及系统的稳定，使误码率大幅度的降低。只要改变软件算法，即可适用于不同微机、不同字长的需要。 关键词信道编码；循环码；单片机；编译码；可靠 前言 信息在有线或无线信道传输时，受外界干扰或信噪比恶化的影响，信息的传递容易发生错误，需要有效检测出错状况，进行纠错，保证信息传输的质量。前向纠错编码技术在发送端引入冗余可以实现检错和纠错，一种广泛应用前向纠错码循环码它是线性分组码中最重要的一种类别码，不光具备分组码的线性性质，还具有自身的循环性[1]。现阶段国内外基于循环码编译码方法的研究都取得了很大的进展，例如循环码在卫星通信与移动通信方面中起到很重要的作用。采用单片机编程的方法可以实现循环码编译码，成本小，通过软件升级可以适配多种码型。 1 循环码编译码原理 1.1 循环码特点 循环码隶属于线性代码，具有嚴密的代数理论基础，良好的错误检测和纠正功能，具有如下特点[2]：循环码具有线性码的封闭性，意味着线性码中的任何两个码组总和仍为这种码中的一个码组。两个信息码组之间的长度差一定是后一个信息码组的权重，码的最小距离等同于码的最小权重。循环码还具有循环的性质，任一码组不管是从按左到右还是从右到左方向循环移位，仍为该码中的一个码组。 1.2 编码原理 设信息元多项式表达式： 编码步骤可以归纳如下： ⑴用信息集合m（x）乘以信息集得到，这种运算操作其实就是在信息码后添加上（n-k）个“0”。
本科生毕业论文（设计） 题目：MATLAB实现卷积码编译码 专业代码： 作者姓名： 学号： 单位： 指导教师： 年月日
目录 前言----------------------------------------------------- 1 1. 纠错码基本理论---------------------------------------- 2 1.1纠错码基本理论 ----------------------------------------------- 2 1.1.1纠错码概念 ------------------------------------------------- 2 1.1.2基本原理和性能参数 ----------------------------------------- 2 1.2几种常用的纠错码 --------------------------------------------- 6 2. 卷积码的基本理论-------------------------------------- 8 2.1卷积码介绍 --------------------------------------------------- 8 2.1.1卷积码的差错控制原理----------------------------------- 8 2.2卷积码编码原理 ---------------------------------------------- 10 2.2.1卷积码解析表示法-------------------------------------- 10 2.2.2卷积码图形表示法-------------------------------------- 11 2.3卷积码译码原理---------------------------------------------- 15 2.3.1卷积码三种译码方式------------------------------------ 15 2.3.2V ITERBI译码原理---------------------------------------- 16 3. 卷积码编译码及MATLAB仿真---------------------------- 18 3.1M ATLAB概述-------------------------------------------------- 18 3.1.1M ATLAB的特点------------------------------------------ 19 3.1.2M ATLAB工具箱和内容------------------------------------ 19 3.2卷积码编码及仿真 -------------------------------------------- 20 3.2.1编码程序 ---------------------------------------------- 20 3.3信道传输过程仿真-------------------------------------------- 21 3.4维特比译码程序及仿真 ---------------------------------------- 22 3.4.1维特比译码算法解析------------------------------------ 23 3.4.2V ITERBI译码程序--------------------------------------- 25 3.4.3 VITERBI译码MATLAB仿真----------------------------------- 28 3.4.4信噪比对卷积码译码性能的影响 -------------------------- 28