广州周立功单片机发展有限公司https://www.doczj.com/doc/702606629.html, 高速FPGA的PCB设计指导
目录
第1章概述 (1)
第2章时钟域反射计 (2)
第3章不连续性 (6)
3.1 感性不连续 (6)
3.2 容性不连续 (7)
3.3 与传输路径相关的不连续 (9)
3.3.1 过孔 (9)
3.3.2 直角走线 (12)
第4章端接 (15)
4.1 设计示例 (15)
4.1.1 确定延迟 (15)
4.1.2 确定带宽 (15)
4.1.3 使用串行端接 (16)
4.1.4 使用并行端接 (17)
第5章线路设计 (19)
5.1 设计指导 (19)
5.1.1 设计示例1 (19)
5.1.2 设计示例2 (21)
5.2 配置选项 (23)
5.2.1 相移最小化 (23)
5.2.2 高速信号的参考平面 (25)
第6章电介质材料 (27)
6.1 RLGC参数 (27)
6.1.1 GTEK配置的RLGC参数 (28)
6.1.2 FR4配置的RLGC参数 (29)
第7章同步开关噪音 (31)
7.1 Altera应用的测试与仿真 (31)
7.1.1 仿真及结果 (33)
7.2 SSN的实验室测试 (34)
7.2.1 带去耦电容SSN测试 (35)
7.2.2 不带去耦电容的SSN测试 (35)
7.2.3 转换率 (36)
7.2.4 可编程的地 (36)
7.2.5 可编程的电源 (37)
7.3 设计技巧 (37)
第8章去耦设计 (38)
8.1 电容的阻抗 (38)
8.2 改善电路板的去耦设计 (39)
8.2.1 常规设计示例 (39)
8.2.2 Stratix GX开发板设计示例 (41)
第9章多层电路板的层叠设计 (43)
第10章修订记录 (45)
10.1 版本1.1 (45)
附录A 周立功公司相关信息 (46)
第1章概述
在过去5年里，模拟CMOS工艺的发展使得高速模拟器件能够在数字舞台上使用。150MHz及更高的系统速度对于数字逻辑来说已经非常普遍。在几年前被看作是高终端和高速的系统现在已经相当便宜也很容易实现。但是集成高速系统速度也将模拟系统设计遇到的难题带到了数字世界中。本文档作为与高速系统相关的PCB布局与设计指导，或许会对您解决上述问题有所帮助。
“高速”并不意味着通信率非常快（例如超过1Gbps）。一个上升时间为600ps的TTL 信号也可以看作是高速信号。这样，就要求对整个PCB和目标板仿真及设计都要非常细心。设计人员必须考虑到电路板上的任何不连续。“时间域反射计”和“不连续性”这两章阐述了如何消除PCB上的不连续。部分不连续源可能是过孔，直角走线，和被动连接器（passive connector）。
“端接”阐述了PCB上的信号端接。为避免反射，端接电阻的放置与选择非常关键。
当系统需要高速时，可以使用差分信号代替单端信号，因为差分信号具有更好的噪音容限和抗干扰性。设计差分信号时，PCB设计人员需特别留意差分信号的线路设计。“线路设计”部分将根据线路设计来论述差分信号。而对单端和差分信号都有相似的不利影响的串扰也会在这一章讨论。
所有的密集，高速切换（即数百个I/O以比500ps上升和下降时间更快的速率进行切换）都会在电源电压上产生强大的瞬时变化。这些瞬时变化是由于在高频下进行切换的信号与在低频下进行切换的信号相比消耗了相应更大的功率而产生的。这导致器件在为模拟和数字电路提供功率时没有稳定的功率参考。这种现象称作同步开关噪音（SSN）。“电介质材料”这一章论述了如何通过细心的电路板设计来消除一部分SSN。
“同步开关噪音”和“去耦设计”这两章论述了电源去耦和多层PCB板的层叠。文档中讨论了如何选择去耦合的方法和量以及电容去耦背后的原理。这两章也呈现了解决上述问题的实际示例。“多层电路板的层叠设计”部分论述了多层PCB板的层叠。
我们在设计时需根据本文档中所描述的实践来操作，从而确保系统获得最好的性能。本文档的内容基于Altera在高速PCB实验上的结果。仿真是利用Hspice（一个模拟电路仿真器）来完成的。Ansoft 2D和3D电磁场解算器（field solver）用来为不同的结构提取RLGC 参数。Sigrity的Speed2000用于SSN模拟。
本文档应该与Altera网站（https://www.doczj.com/doc/702606629.html,）上提供的电路板设计实例一起使用。您也可以联系该例的Altera应用。电路板设计实例是在设计Stratix GX开发套件电路板时的特定的设计指导。它包括原理图，特定电路板的设计指导，电路板设计和层叠信息。
您也可以将本文档与Altera FPGA的特征报告一起使用。本文档将提供电路板设计时必需的设计指导，特征报告将给出器件性能的图片。
有关本文档的进一步的帮助与问题或其它与高速电路板设计相关的问题请联系Altera 应用。
第2章时钟域反射计
时钟域反射计（TDR）是用来观察传输路径上的不连续的一种方法。它发送一个脉冲并穿过传输媒体。当能量的输送到达传输路径的终点或传输路径中的不连续点时产生反射。从这些反射中，设计人员可以确定不连续的大小和位置。本手册中有许多示例都使用了TDR，这一章就对TDR作一番了解。
图1为一条不与PCB相连的电缆的TDR电压图。中间的线条即为每米50Ω的电缆。在点A发起一个脉冲（Z0=50Ω）并穿过电缆传输，在传输线的终点（即点B）终止。因为传输线的终点是断开的，有一个无穷大阻抗Z LOAD=α，因此负载端的反射系数由下面的等式确定：反射系数=（Z LOAD-Z0）/（Z LOAD+Z0）
该例的反射系数=（α-50）（α+50）=1
整个信号是反射的，点B处信号的振幅变为原来的两倍，见图1所示。
图1 不与PCB相连的电缆的TDR电压图
如果相同长度的电缆通过SMA连接器与PCB相连，则电压图将有所变化，见图2所示。由于SMA连接器实际上是容性大于感性，可以将它看作容性负载，见TDR图中的电压骤降（dip）。
图2 与PCB相连的电缆的TDR电压图
图3为SMA连接器放大后的曲线。由于进行TDR分析的脉冲的上升时间非常短（大
约20ps），TDR电压图显示了传输路径上的所有不连续。
SMA是传输路径上的一个容性不连续，因此在电压图上信号电压下降。一条理想传输线的阻抗由下列等式定义：
L
Z0=
C
因此，当电容量增加时，阻抗减小。而如果不连续点呈现电感性，则阻抗增加。在TDR 图中显示为突起（bump）。你可以利用TDR图的曲线来计算电容和电感。如图3所示，如果图中显示为电压下降，则可以计算电容。
图3 PCB上SMA连接器周围部分的TDR电压图
对于TDR图中的电压下降，其近似的等效电路为一个接地电容，如图4所示。
图4 带有容性不连续的传输线的等效电路
该类型电路的RC等式为：
R=Z0/2
RC=Z0C/2
两条传输线可以看作是平行的。
你可以从曲线中确定电压变化（ΔV）和上升时间（TΓ）的变化。然后将值代入等式（Z0=50Ω）：
（ΔV/250mV）＝1-（TΓ/2RC）
使用这个等式来确定时间常量RC。也可以使用曲线来估计时间常量RC。上升时间的0～63％即为RC。一旦找出RC，你就可以用它来确定电容（不连续，与信号所看到的一样）。
如果是电感性的不连续（即曲线上升），则信号将经历类似于图5所示的电路。传输线断开，中间有一个感性不连续。
图5 带有感性不连续的传输线的等效电路
使用下列两个等式来找出感性不连续（L）：
R=2Z0
L/R=L/2Z0
使用下列等式确定电感值(Z0=50Ω)：
（ΔV/250mV）＝1-（TΓ×Z0/L）
图6为PCB传输路径的交叉部分，上面显示了多个不连续。
感性不连续
容性不连续
图6 PCB交叉部分的TDR电压图
如果经历类似于图7的TDR ，则通过对电压下降部分进行因子分解来计算SMA连接器引入的容性不连续。
50Ω 传输线0.7pF
阻抗上升到55.9
SMA,1.196pF
Ω
图7 PCB部分的TDR
你可以从图8所示的曲线中确定等式（ΔV/250mV）＝1-（TΓ/2RC）的TΓ和ΔV。
V
r
图8 SMA的TDR
在该例中，RC=(TΓ×250mV)/2(250mV-ΔV)=29.9ps
根据等式：RC=Z0C/2，如果Z0=50Ω，则C=1.196pF。
当利用模拟器来模拟不连续性时，可以使用这一章中的示例。但不使用TDR来获取不连续点的寄生量，而是在2D或3D电磁场解算器（field solvers）中模拟不连续性。
第3章 不连续性
传输路径上的不连续性使信号遭受到破坏。具有快速上升时间的信号与缓慢上升时间的信号相比，其破坏性更大。因而，高速电路板的设计需要仔细的规划来避免与不连续性相关的问题。本章就与传输路径相关的感性和容性不连续进行讨论。
3.1 感性不连续
图9为两个不同的SMA 连接器的TDR 电压图，SMA 连接器的一边为50?，另一边为58?。由于在该区域电感的增加而导致曲线上升。
上一章“时间域反射计”讨论了TDR 电压图以及如何计算图9所示的不连续点的电感值。 图9中的两条曲线显示了由于SMA 连接器而产生的两个不同的不连续性。具有更高峰值的曲线表示连接器具有更大的感性不连续（3.8nH ），具有更低峰值的曲线表示连接器具有更小的感性不连续（2.6nH ）。你可以利用该图来计算这两条曲线的不连续点的电感。
由于高电感的SM A 产生的不连续
58Ω传输路径
50Ω
由于低电感的SM A
产生的不连续传输路径
图9 SMA 连接器的阻抗曲线
图9中通过两个SMA 连接器传输的信号速率为 3.125Gbps ，信号的上升时间大约为70ps 。
图10为当信号通过低电感SMA 连接器时的开眼图（eye-opening ）。开眼大小为336mV ，抖动时间为20ps 。
放大视图，,低电感SM A 连接器开眼图,低电感SM A 连接器
图10 低电感SMA 连接器的开眼图以及它的放大视图
从放大视图（图10）中可以更方便地读出抖动时间，抖动的峰峰值大约为20ps 。 图11为相同信号的开眼图，但这次该信号通过带3.8nH 感性不连续的SMA 连接器。开眼大小大约为332mV 。比较这两个图可知，图11中的抖动更大。
从放大视图（图11）中可以更方便地读出抖动时间，抖动的峰峰值大约为24ps 。
放大视图，高电感SM A 连接器开眼图，高电感SM A
连接器
图11 高电感SMA 连接器的开眼图及其放大视图
当使用了错误的连接器类型或传输路径中含有其它形式的感性不连续时，抖动时间变长，开眼变小。对于具有快速上升时间的信号来说，抖动时间的增加是非常严重的问题。当信号更加不规则时，抖动也更显著。
3.2 容性不连续
本节我们讨论容性不连续的影响，在传输路径上引入元件时通常会发生这种情况。 图12中的两个连接器为容性负载，一个作为小的容性不连续，另一个为更大的容性不连续。负载的电容量可以利用下面的等式来计算：
ρ＝RC=（Z 0C/2）
计算容性负载的详细信息，请参考“时间域反射计”。
3.125Gbps 信号（PRBS 形式）通过图12中带小电容的第一个连接器，从另一端可以观察到开眼大小和抖动。 大电容小电容
图12 小容性和大容性负载连接器，显示容性不连续的影响
图13为引入1.2pF不连续的连接器开眼图。开眼大小为330mV。其放大视图显示抖动峰峰值大约为27ps。
开眼图，小电容连接器
放大视图，小电容连接器
图13 小电容连接器开眼图及其放大视图
3.125Gbps信号以PRBS形式发送并通过图12中带大电容的第二个连接器，从另一端可以观察到开眼大小和抖动。
图14为信号通过带2.9pF电容的SMA连接器的开眼图。开眼大小大约为280mV。其放大视图显示抖动峰峰值为43ps。
开眼图，大电容连接器
放大视图，大电容连接器
图14 大电容连接器的开眼图及其放大视图
任何时候应该避免在传输路径上添加连接器和元件。但如果必需接连接器，那么选择能够在传输路径上产生最小的电感和/或电容不连续性的连接器。当发射现象在通过2.9pF和1.2pF变得非常严重时，抖动和振幅会影响3.125Gbps信号。开眼图显示振幅差值为50mV，其放大视图显示抖动峰峰值为16ps。
3.3 与传输路径相关的不连续
在这里我们将论述一些与传输路径相关的不连续，包括：
z过孔
z直角走线
3.3.1 过孔
在布线时应尽可能避免过孔和电路板层的改变。因为过孔将使边沿变慢，引起反射。过孔具有感性和容性，但容性占主导地位。如果在设计中使用差分信号，就需要有过孔。而为了确保真实信号和补充信号经历相同的不连续性，对于差分对中的每个信号，过孔必须具有相同的配置。这样，过孔引入的不连续在信号上的任何变化都处于共模状态。差分模式的不连续性在动态范围上将减小。
与过孔相比，盲孔更贵，更小，不连续性也更低。盲孔不完全穿透PCB，它是为减小过孔的不连续性而设计的。在使用过孔时为获得更好的性能，可以在传输线上串联使用过孔。未使用的过孔部分就好像是一个容性stub。
图15为一个18层的电路板。层1，3和16是信号层，将线从层1布到层16，而不通过层3。如果你将线停在层3，则未使用的过孔部分就好像是一个容性stub。
3)
层16
图15 带stub的18层电路板
当电路板设计具有以下特性时，过孔上的容性stub的影响会更显著：
z信号速度更高
z电路板更厚
z不必要的过孔焊盘（via pads）
对于3.125Gbps信号，93mil厚的电路板与具有相同频率的200mil厚的电路板相比，带有的容性stub的影响更小。因而，过孔影响过厚的电路板的信号完整性（速率为3.125Gbps）。
如果可以，应避免过孔和过孔stub，并移除过孔上所有不必要的焊盘，因为焊盘会在相
互间产生平行的板极电容。在设计一个100mil 厚度的电路板时，对于3.125Gbps 的信号，钻孔时不需要使用平头钻（counter-bore ），但对于超过100mil 厚度的电路板，最好是使用平头钻。
传输线上的电流流动会产生磁场。磁通线（flux line ）在参考结构上产生一个返回电流。当传输线面对参考平面达最宽时，大部分返回电流在传输线的下面，参考平面的趋肤深度（skin depth ）平面上传输。
趋肤深度由下列公式计算：
趋肤深度=1/)f (r 0δσμμπ
这里：
f 为频率
0μ为空气的磁导率
r μ为相对磁导率
σ为χoνδυχτιωιτψoΦματεριаλ
你可以利用下列公式计算参考平面上任意点x 的电流密度：
I x ＝
0d /x 0e I ?I x 为x 点的电流密度
I 0为趋肤深度上的电流密度
x 为到平面的距离
d 0为趋肤深度
在进行PCB 设计时应该提供一个良好的返回电流路径。图16为一对差分信号（红色和绿色结构），其电路板层从层1变到层13，信号从A 点开始（图16），传输到B 点（图18）。
图16到18为提供给信号线的固体参考平面（即浅蓝色结构）。
如果有必要的话可以建立接地岛（GND island ）。在建立接地岛时，确保参考该平面的其它信号不要通过这个裂口，如果信号忽略了这个裂口，其环路将增加，这个区域的电感也会增加。
图16 电路板层改变
对于电路板层发生改变的点，我们在设计时应该为返回电流路径提供接地过孔。如果返回路径没有接地过孔，返回电流将寻找最近的路径，但这些路径可能不是足够近的。在此情况下，电流经过较长路径，增加了电流回路。由于穿过回路的磁通线的数量增加，从而使得电感也增加。图16中只显示了两个过孔，但最好在信号过孔周围有更多个过孔。
图17是图16的侧视图。信号从层1传输到层13。每一层都有过孔焊盘。在焊盘之间有平行的板极电容，因此不必要的焊盘会增加容性负载。除了直接将过孔与传输线相连的焊盘外，其它焊盘都应该去除。
不必要的焊盘
图17 电路板层改变的侧视图
在图18中，用接地岛来提供一个良好的信号参考路径。接地过孔（即浅蓝色结构）用来避免过多的不连续。
接地岛
图18 到点B的传输路径
图18中的PCB没有足够的接地过孔，所以应该在信号过孔周围添加一些接地过孔，使它在两条信号线周围均匀地分布。在图18中，只有一边差分对有靠近它的接地过孔。
图19为一个TDR制图，该图中含有Stratix TM GX开发板（板厚93mil）上的一个实例过孔。该过孔为0.7pF的容性不连续，它将18层电路板的层1和层13上的两条传输线连接起
来。
由于SMA
由于过孔产生的电压下降
图19 在93mil厚的电路板上，由于过孔产生的容性不连续
3.3.2 直角走线
为降低传输线上的阻抗不连续性，应避免使用直角走线。在弯曲点，有效传输线的线宽增加，从而增加了电容量，引起阻抗不连续。
使用45°走线代替90°走线。45°弯曲可以通过降低阻抗不连续性来减小信号上的反射。
直角走线还具有天线特性。图20为一条60mil的50Ω传输线，电介质为FR4（εr为4.1，损耗因素为0.022）。该传输线的90°和45°走线（见图21）使用SPICE模型来模拟，其寄生电容利用3D电磁场解算器（field solver）来提取。
地平面
一条5mil宽，50Ω的线路
带90
度弯曲
图20传输线上的90°弯曲
地平面
一条5mil宽，50Ω线路
FR4,电介质图21传输线上的45°弯曲
图22显示了电路板的交叉部分。
图2.13中所示结构的侧视图
参考平面
线路
图22 电路板交叉部分
具有1ns上升时间的信号从线路的一边输入，从另一端点查看其输出。由于存在额外的容性负载，90°走线时，信号输出稍有些延迟并有严重的振铃（ringing）。当信号通过长线或在其它紧迫条件下驱动时，即使是稍有一点振铃也是很有破坏性的。例如，对一个几乎关闭的眼睛进一步加以关闭将导致接收器不能识别某些数据位（接收器对数据的灵敏度可以从特征报告中获得）。90°弯曲将影响速率为3.125Gbps的信号，甚至更严重。图23显示了弯曲走线在信号上的影响。
90度走线的输出
45度走线的输出
图23 弯曲走线在信号上的影响
第4章 端接
在设计电路板时，其中一个难题就是确定端接类型以及它的放置位置。本章将帮助用户确定用户电路板设计所需的端接类型以及可能的最好位置。
4.1 设计示例
如果与数据和时钟电路相关的传输线没有合适的端接，则信号会产生反射。下面将从具体的示例来论述，该示例具有以下特性：
z
信号上升时间300ps z 源与目标之间的传输路径两英寸长
在这个设计示例中，您需要确定传输线是否应终止，如果需要，应该如何实现。
4.1.1 确定延迟
使用下面的等式来确定具有300ps 上升时间的信号通过一条介电常数为εr 的传输线时产生的延迟。
对于带状线：
延迟时间为每英寸85r εps
对于微带线：
延迟时间为每英寸8567.0475.0r +ε
在FR4中，采用带状线配置的传输线在信号上每英寸大约引入180ps 的延迟，因此，穿过传输线的信号速率为延迟时间的倒数，即每秒5.5G 英寸。
4.1.2 确定带宽
图24为在任意时刻t 的电压：
V=V final （1－）
RC /t e ?V t V final
0.9
0.1
t1t2Tr
图24 RC 充电电路的特征电压图
在曲线的10％处：
0.1V final =V final (1-)
RC /1t e ?0.9=
RC /1t e ?在曲线的90％处：
0.9V final =V final (1-)
RC /2t e ?0.1＝
RC /2t e ?90％的等式除以10％的等式，结果为：
9=
RC /1t 2t e ?ln9=t 2-t 1/RC
2.197=t 2-t 1/RC
此处：t 2-t 1为信号的上升时间T τ，RC 为时间常量τ
时间常量的变化与3dB 频率有关，频率等式：
f ＝1/2πτ
从上式中，我们可以确定时间常量τ：
τ＝RC ＝1/2πf
将时间常量带入电压等式，得：
2.197＝2πfT τ
f=0.35/T τ
使用下面的等式来确定带宽：
带宽=0.35/T r
具有T τ上升时间的信号，其高频成分可由这个公式获得。
之前讨论的信号有一个300ps 的上升时间，这意味着该信号中的高频成分为：
带宽＝0.35/300ps ＝1.16GHz
使用等式：
速度＝频率×波长
带宽和速度都已知，则：
5.5G 英寸/s ＝1.16GHz ×波长
波长＝4.74英寸
波长/10=0.474英寸
如果传输线比波长/10还要长，则必需有端接。在这个设计示例中，传输线为两英寸长，因此必需有端接。
4.1.3 使用串行端接
在使用串行端接时，只能使用近端端接（near-end termination ）。串行端接只能用于时钟信号。
当使用近端串行端接（Z 0）并且后面带有传输线时，对于驱动器来说上述电路就好像是一个分压器，它将驱动器端的振幅V 在串行端接之后减小到V/2。因为在传输线的末端没有
端接，当信号到达末端时，整个信号反射，重新恢复到V。反射系数使用下面的公式计算：反射系数=（Z load-Z0）/（Z load+Z0）
4.1.4 使用并行端接
使用并行端接时，可以将并行端接放在传输线的两个末端或只放在传输线的远端。你应该将端接尽可能靠近源端或目标端放置。在端接和传输线末端之间的任何传输线对于信号来说就好像是一个容性阻抗。如果不能将端接尽可能靠近集成电路放置，那么就将它们放在管脚的后面（即飞越配置（fly by configuration））。
图25为一个错误放置端接电阻的电路板。SMA连接器（图25中的点A）和端接电阻（图25中的点B）之间的线长为两英寸，端接电阻和IC（图25中的点C）之间的线长也为两英寸。端接之后和IC之前的整个部分就好像是一个容性负载，这就是为什么端接应该尽可能近地靠近IC放置的原因。
IC点A端接点B
SMA
点C
图25 错误放置端接电阻
图26为整个传输路径的TDR。点B之后，传输线的阻抗不再是50Ω，而被下拉到26.7Ω，因此引起了反射。