浙江大学
硕士学位论文
超深亚微米集成电路可制造性验证与设计技术研究
姓名：高根生
申请学位级别：硕士
专业：电路与系统
指导教师：严晓浪;史峥
20040201
羔壁曼茎！型堕兰堡堡兰垫茎
摘要
当集成电路生产工艺发展到纳米级时，利用现有的曝光设备（２４８ｎｍ和１９３ｎｍ），由于所谓的光学邻近效应，集成电路制造厂商已经无法制造出满足电路功能要求的产品。在波长更小的光刻系统出现前，为了能利用现有设备解决集成电路的可制造性问题，工业界提出了对掩模作预失真（光学邻近校正）和在掩模上加相位转移模（移相掩模）等的掩模校正方法。这些校正方法的基本目的都是为了在已有的生产工艺设备基础上制造出更小的特征尺寸，以使硅片上得到的图形和设计的版图相一致。
然而，由于在当前的集成电路设计流中，在设计出的版图送到制造厂商前，电路的设计者并没有考虑版图对光学邻近校正和交替移相掩模的友好性问题，这使得版图中的一些图形由于周围条件的限制，如无法充分进行光学邻近校正，无法进行交替移相掩模的处理等，从而使得版图设计即使进行了校正处理，还存在大量光刻故障的可能性。因此，为了提高成品率，对版图的可制造性验证就是非常必要的工作。
由于光学邻近校正和交替移相掩模已经成为最主要的掩模校正方法，因此本文主要针对这两种方法进行可制造性的验证和设计。本文主要包括两部分，第一部分主要介绍了光学邻近校正的原理，光刻模拟算法和光学邻近校正的实现，并且基于软件Ｎａｎｏｓｃｏｐｅ对一些进行过光学邻近校正处理的设计进行可制造性检查，并对结果进行总结。第二部分针对由传统方法设计出的版图不能满足交替移相掩模要求的问题，介绍了一种基于标准单元的交替移相掩模可制造性验证与设计的算法，包括针对暗场和亮场两种不同环境版图的算法。用这种方法对版图进行检查，可以找到标准单元版图中不满足交替移相掩模要求的版图图形，并给出修改的建议，使得修改后的版图满足交替移相掩模的可制造性的要求。
关键字：可制造性验证分辨率提高技术光学邻近校正交替移相掩模分辨率提高技术
塑型堕竺丝坚～塑蔓
ＡＢＳＴＲＡＣＴ
ＡｓｔｈｅＩＣｍａｎｕｆｈｃｔｕｒｉｎｇｐｒｏｃｅｓｓｄｅｖｅｌｏｐｓｆｒｏｍｓｕｂ－ｍｉｃｒｏｎｔｏ
ｖｅｒｙｄｅｅｐｓｕｂｍｉｃｒｏｎ
（ＶＤＳＭ）ｔｅｃｈｎｏｌｏｇｉｅｓ，ｗｉｔｈｃｕｒｒｅｎｔｌｉｔｈｏｇｒａｐｈｙｔｏｏｌｓ（２４８ｎｍａｎｄ１９３ｎｍ），ｆｏｕｎｄｒｉｅｓｃａｎｎｏｔ
ｍａｎｕｆａｃｔｕｒｅｐｒｏｄｕｃｔｓｔｈａｔｄｅｓｉｇｎｓｗａｎｔｂｅｃａｕｓｅｏｆｓｏ－ｃａｌｌｅｄ
ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＥｆｆｅｃｔ（ＯＰＥ）．Ｂｅｆｏｒｅｍｏｒｅａｄｖａｎｃｅｄｌｉｔｈｏｇｒａｐｈｙｔｏｏｌｉｓｐｒｏｄｕｃｅｄ，ｉｎｏｒｄｅｒｔｏｕｓｅｃｕｒｒｅｎｔｔｏｏｌｓｔｏ
ｍａｎｕｆａｃｔｕｒｅＶＤＳＭＩＣ，ｒｅｔｉｃｌｅｃｏｒｒｅｃｔｉｏｎｍｅｔｈｏｄｓｓｕｃｈ
ａｓｐｅｒｔｕｒｂｉｎｇｔｈｅｓｈａｐｅ（ｖｉａＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ（ＯＰＣ））ｏｒｔｈｅｐｈａｓｅ（ｖｉａＰｈａｓｅ—ＳｈｉｆｔｉｎｇＭａｓｋｓ（ＰＳＭ））ｏｆｔｒａｎｓｍｉｔｔｉｎｇａｐｅｒｔｕｒｅｉｎｔｈｅｒｅｔｉｃｌｅａｒｅｐｒｏｐｏｓｅｄｂｙｔｈｅｉｎｄｕｓｔｒｙ．ＴｈｅｂａｓｉｃｐｕｒｐｏｓｅｏｆｔｈｅｓｅｃｏｒｒｅｃｔｉｏｎｍｅｔｈｏｄｓｉｓｔｏｍａｎｕｆａｃｔｕｒｅｓｍａｌｌｅｒＣＤｓｕｓｉｎｇｅｘｉｓｔｉｎｇｅｑｕｉｐｍｅｎｔｓａｎｄｔｏｐｒｅｓｅｒｖｅｆｕｎｃｔｉｏｎａｌｃｏｒｒｅｓｐｏｎｄｅｎｃｅｂｅｔｗｅｅｎｔｈｅｄｅｓｉｇｎｅｄｃｉｒｃｕｉｔａｎｄｔｈｅｍａｎｕｆａｃｔｕｒｅｄｃｉｒｃｕｉｔ．
Ｈｏｗｅｖｅｒ，ｉｎｃｕｒｒｅｎｔｄｅｓｉｇｎｆｌＯＷ，ｄｅｓｉｇｎｅｒｓｄｏｎｏｔｃｏｎｓｉｄｅｒｗｈｅｔｈｅｒｄｅｓｉｇｎｓａｒｅｆｒｉｅｎｄｌｙｔｏＯＰＣｂｅｆｏｒｅｔｈｅｙａｒｅｓｅｎｔｔｏｆｏｕｎｄｒｉｅｓ．Ｉｎｆａｃｔ，ａｌｏｔｏｆｆｅａｔｕｒｅｓｉｎｓｕｃｈｄｅｓｉｇｎｓｃａｎｎｏｔｂｅｃｏｒｒｅｃｔｅｄｅｎｏｕｇｈｂｅｃａｕｓｅｏｆｍａｎｙｆａｃｔｏｒｓｓｕｃｈａｓｔｈｅｃｏｎｓｔｒａｉｎｔｓｏｆｅｎｖｉｒｏｎｍｅｎｔｓ．Ｓｏｅｖｅｎｔｈｏｕｇｈｓｕｃｈｄｅｓｉｇｎｓａｒｅｃｏｒｒｅｃｔｅｄ，ｍａｎｙｌｉｔｈｏｇｒａｐｈｉｃｅｒｒｏｒｓｓｔｉｌｌｅｘｉｓｔ．ＳｏｉｎＶＤＳＭｓｅｍｉｃｏｎｄｕｃｔｏｒｄｅｓｉｇｎａｎｄｍａｎｕｆａｃｔｕｒｉｎｇ，ｔｈｅｅｓｔｉｍａｔｉｏｎａｎｄｖｅｒｉｆｉｃａｔｉｏｎａｆｔｅｒＯＰＣａｒｅｎｅｃｅｓｓａｒｙ．
ＴｈｅｐａｐｅｒｉｓｆｏｒｖｅｒｉｆｉｃａｔｉｏｎａｎｄｄｅｓｉｇｎｏｆｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙｏｆＯＰＣａｎｄＰＳＭａｓｔｈｅｓｅｔｗｏｗａｙｓｈａｖｅｂｅｃｏｍｅｔｈｅｍｏｓｔｉｍｐｏｒｃａｎｔｃｏｒｒｅｃｔｉｏｎｗａｙｓ．Ｔｈｅｒｅａｒｅｔｗｏｐａｒｔｓｉｎｔｈｅｐａｐｅｒ，ｔｈｅｆｉｒｓｔｉｓａｂｏｕｔｔｈｅｐｒｉｎｃｉｐｌｅｓｏｆＯＰＣ，ｌｉｔｈｏｇｒａｐｈｙｓｉｍｕｌａｔｉｏｎＮｇｏｆｉｔｈｍｓ，ＯＰＣｉｍｐｌｅｍｅｎｔａｔｉｏｎａｎｄｂａｓｅｄｏｎＮａｎｏｓｃｏｐｅ，ａｖｅｒｉｆｉｃａｔｉｏｎｔｏｏｌ，ｓｏｍｅｖｅｒｉｆｉｃａｔｉｏｎｔｏｃｏｒｒｅｃｔｅｄ
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ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙａｎｄｔｈｉｓｐａｒｔｉｎｔｒｏｄｕｃｅｓａｎｅｗｍｅｔｈｏｄｂａｓｅｄｏｎｓｔａｎｄａｒｄｃｅｌｌｓｔｏｒｅｓｏｌｖｅ
ｆｉｅｌｄ．Ｔｈｅｍｅｔｈｏｄｈａｓｔｈｅｔｈｅｐｈａｓｅｃｏｎｆｌｉｃｔｓ，ｉｎｃｌｕｄｉｎｇｆｏｒｄａｒｋｆｉｅｌｄａｎｄｆｏｒｃｌｅａｒ
ｓｔａｎｄａｒｄｃｅｌｌｌａｙｏｕｔ，ｌｏｃａｔｉｎｇｆｅａｔｕｒｅｓｗｉｔｈｐｈａｓｅｃｏｎｆｌｉｃｔｓａｎｄｇｉｖｉｎｇｃａｐａｂｉｌｉｔｉｅｓｏｆｖｅｒｉｆｙｉｎｇ
ｏｕｔｓｕｇｇｅｓｔｉｏｎｆｏｒｍｏｄｉｆｉｃａｔｉｏｎ．
Ｋｅｙｗｏｒｄｓ：ＭａｎｕｆａｃｔｕｒａｂｉｌｉｔｙＶｅｒｉｆｉｃａｔｉｏｎ；ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ；ＡｌｔｅｒｎａｔｉｎｇＰＳＭ
ＲｅｓｏｌｕｔｉｏｎＥｎｈａｎｃｅｄＴｅｃｈｎｏｌｏｇｙ
浙江大学硕＝￡‘学位论文
第一章绪论
１．１集成电路设计与制造技术的发展
１．１．１集成电路发展概况
信息产业是２１世纪世界经济的主导产业和支柱产业。微电子产业是信息产业的基础，它影响面广，后续产业链长，具有极为重要的战略地位。更有学者把半导体工业总产值与国民生产总值之比达０．５％作为人类进入信息化社会的标志。由此可见微电子产业的发展水平已成为衡量一个国家综合国力的重要标志之一，集成电路产业也成为当今世界发展最为迅速和竞争最为激烈的产业。
从１９８５产生第一个晶体管开始，集成电路技术～直以极其高的速度在发展。Ｉｎｔｅｌ公司的创始人之一摩尔（Ｍｏｏｒｅ）预言，Ｉｃ的集成度（每个微电子芯片上集成的器件数），每隔２年左右的时间就翻一番。同样，由集成电路发展的历史来看，它的制作工艺中的特征线宽，则相对应的每过一代缩小３０％。过去的几十年以来，集成电路的发展几乎完全按照摩尔定理，根据乐观的估计，这样的发展的势头还要维持１０到２０年［１］。以最为常见的个人计算机的微处理器为例，Ｉｎｔｅｌ公司生产的３２位微处理器ＰｅｎｔｉｕｍｌＶ，其芯片内集成的晶体管数目已经达到４０００万以上。目前商业化半导体芯片制造技术的主流已经达到０．１８ｐ，ｍ的线宽，预计今后将很快发展到０．１３Ｊ＿ｕｎ甚至０．１ｕｍ以下。从表卜１中我们可以清楚看到随着制造工艺不断提高，线宽迅速减小，芯片上集成的晶体管的数目不断增加，芯片面积不断增大。
年份２００１２００２２００３２００４２００５２００６２００７硅片陋积３００３００３００３００３００３００３００光刻尺寸（ｎｍ）９０７５６５５３４５４０３５
最终尺寸（ｎｍ）６５５３４５３７３２２８２５
晶体管数（Ｇ）６９８７１１０１３８１７４２１９２７６
电源电压（Ｖ）ｊ．ｊ，．口ｉ，０，口９Ｏ？９口，
时钟频率（ＭＨｚ）ｊ．６８４２．３１７丑０８８Ｚ９９０５．１７３五６３１Ｅ７３９
表卜１ＣＭＯＳ工艺发展趋势（ＩＴＲＳ．２００１）
１．１．２集成电路设计技术的发展
集成电路的快速发展离不开集成电路设计技术的支持。经过几十年的不断发展，目
第一章绪论
前超大规模集成电路的设计流程大致如图卜ｌ中集成电路设计部分所示。
在目前集成电路所处的阶段看来，在整个设计过程中，版图设计（或称为物理设计ＰｈｙｓＬｃａｌＤｅｓｉｇｎ）是至关重要的一环。因为电路版图是集成电路设计者和集成电路生产厂家两者的唯一联系方式。一般来说集成电路行业的分工是，设计者完成从系统规范说明到用自动化的设计工具提取出电路版图，而生产厂家完成余下的集成电路制造过程。生产厂家只是按照设计者的电路版图来制造电路，他们的目标是生产的电路完全符合设计者提供的电路版图。集成电路设计者也不用关心具体的生产过程。随着集成电路的不断发展，集成电路的集成度不断提高，特征线宽不断缩小，对电路版图精细度的要求越来越高。因此，在版图设计完成后的版图验证也日益显得重要。版图验证就是要保证集成电路设计者所设计的电路版图的可生产性，验证的规则一般是由生产厂家向设计者提供的。
随着集成电路朝着超深亚微米方向发展，集成电路设计对自动化工具和计算机辅助设计技术工具的依赖性也不断加大。和目前集成电路的制造工艺水平相比较，现在的设计技术落后大约两代的发展水平。因此，设计技术很可能成为制约集成电路技术进一步发展的瓶颈。
１．１．３集成电路的制造工艺及其发展
从集成电路的设计到掩模版的制造，最后到芯片的生产，图１－１描述了这一集成电路芯片设计生产的传统流程。每一过程欠包含了若干处理步骤，各处理过程与处理步骤之间相互约束，相互配合，保证了芯片设计生产的顺利完成。
精密复杂的芯片制造过程保证了集成电路芯片的高性能与高成品率。一般来说，芯片的制造过程主要包括：氧化工艺、光刻工艺和掺杂工艺。其中光刻工艺是比较重要的一个环节，它是将光复印图像与材料的腐蚀相结合的一种表面精细加工技术，主要包括氧化、涂胶、曝光，显影、腐蚀和去胶等等步骤。光刻过程的任务是实现掩模版上的图形到硅表面各层材料上的转移。［２】
在芯片制造工艺流程中，产品的质量由大量的工艺过程参数所控制，例如：掺杂浓度、沟道长度、衬底形状和寄生效应、以及层与层之间的绝缘层厚度等等。要获得一个合理的设计结果，在设计过程中必须考虑这些工艺过程参数，同时在制造过程中必须控制这些工艺参数的稳定性并和设计过程保持一致。但是由于问题规模的扩大，尤其是电路特征尺寸的减小，使得保持制造工艺参数的稳定性和一致性越来越困难，因此制造工
浙江人学『０；｛士学位论文第一章绪论
集成电路设计掩膜版制造硅片生产
图１．１芯片设计生产流程
艺的特点将越来越大的影响物理设计阶段所采用的设计方法。目前，已经有许多物理设计方法在版图设计时考虑了一些制造工艺因素，如：系统误差、照相投影中的随机效应、随机的点缺陷和掺杂离子效应等。
当前集成电路有两个发展方向，一是依靠加工特征线宽的不断缩小使集成密度和速
浙江大学顺｝。学位论文第一帚绪论
度不断提高，功耗不断降低，以制作出功能更强、性能更好、用途更广的ＩＣ芯片：二是朝系统芯片（ＳｏＣ－－ＳｙｓｔｅｍｏｎＣｈｉｐ）的方向发展［３］，即单一芯片的功能日趋强大。但是不管集成电路的发展方向如何，它都离不开集成电路工艺的发展。根据按比例缩小原理（ＳｃａｌｉｎｇＤｏｗｎＰｒｉｎｃｉｐｌｅ），特征线宽越窄，在电路器件的面积减小的同时它消耗的功率也随着降低，整个ＩＣ电路芯片的工作速度也相应越来越快。因此，集成电路工艺都以特征线宽作为其发展的标志。现在集成电路的生产工艺已经可达到０．１０微米的水平，并且有进一步缩小的趋势。
采用光刻机对载有集成电路版图的掩模进行光刻是目前集成电路制造工艺的主要手段，光刻过程的任务是实现掩模版上的图形到硅表面各层电路材料上的转移［４］。图卜２是集成电路生产过程中，光刻工艺过程所用的光源与制造的特征尺寸之间的关系及发展趋势。
Ｏ
图Ｉ－２关键尺寸和光刻光源坡长
随着集成电路技术的不断进步，半导体制造工艺面临着越来越艰巨的挑战。对芯片制造流程和代价的考虑将越来越大的影响到ＶＬＳＩ的设计流程，尤其是对物理设计产生极大的影响，传统的芯片设计生产流程不断地被补充与改进。现在的物理设计不仅要继承上层功能、逻辑和电路设计所输出的结果，而且要综合考虑在制造阶段面临的工艺条件的约束，我们称之为可制造性版图设计，在整个设计流程中这种物理设计方法所占的比重将迅速增长『５】。
浙江大学颁士学位论文第一辛绪论
ｌ。２超深泛微米集成奄翳的可翻造缝淹题
１。２．１超深亚微米光刻工艺中的光学特性
图１－３是光刻系统的示意豳，从中可以清楚着出，光刻过程实际上是光源投射的光线透过掩横版在硅片上成像的过程。在影响芯片制造过程的工艺参数中，光刻系统的光学特牲燕≤≥霉重要夔ｔ｜｛曩狴，英审光滚粒投性、投影毙筑党渡波长黧投影光靛穗予度等等都是关键的光学参数。因诧，辩要准确选择、严褥控制光刻系统鲍各壤参数，隘傈证芯片的’陛能与成品率。
图１．３光刻机系统示意图
投影光透过掩摸蚕形蜃传播到硅片上，掩摸翳形澍光波来说，鞠巍予传搔路线上的障褥，觚霹在硅片上褥弱每撼模圈形裙关蘸竞翔灏形。裰疆蠢滚褥瓣秘予涉兹纛莲，光波通过掩模版时将发生衍射，掩模版不同位置之阍的光波还要发生干涉，因此实际投射到硅片上的光强分布是这贱衍射光波的迭加效果，它与掩模图形并不魁完全相同的。
根掇光波衍射原理，当障褥的尺寸远大于光波波长时，由衍射产嫩的图形偏差可以惫路不谤。氇裁是浚，警楚模敝嚣澎尺寸（囊裁魄鼹豹特锺足寸）远大子是蘩漫长霹，硅片上光刻图形与掩模版圈形基本相簿。僵在深藏微米工艺下，集成电路的特征尺寸在０．１８ｕｍ旗至Ｏ．１５ｐ．ｍ以下，巴经接近甚至小于光刻波长，在这种情况下，光波的衍射效果将非常明显，硅片上光刻阁形与掩模版图形之间的偏差不再可以忽略不计。随着集成毫爨特｛蒌尺寸不瑟避减，ｊ、，蕊背集残密度不颤蟪援燕，这秘光刻墨形黝变澎与偏差交褥越采越严重，开始成为影响芯片往能稻成晶率静鬟簧因素ｆ２３。
萱篓童孽塑壁壁垒塞
．釜＝薹整鎏．ｔ．２．２光学邻近效应（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＥｆｆｅｃｔ）
在超深亚微米工艺中，由于光刻过程光波衍射的显著影响，在硅片上投影得到的光刻蹰形与掩模版图形并不完全相同，甚至存在较大的差异，如图１－４所示。
圈ｌ＊４０．１８¨ｍ工艺下设计图形和光刻图形
这种投影图形的变形与偏差会直接导致刻蚀得到的电路在电学性能甚至功能上与联设诗要袁不撼窃台。黪剿黪，在霆影秘互ｌ骚逐戆嚣位，垂手巍波予涉霹戆麓终雳骥黧，圈搿偏差会相对较大，例如在线段顶端和圈形拐角处偏差就毙较明显。丽这些图形部经往往是对电路的电学一腱能和电路功能起关键作用的地方，从而影响了整个芯片的性熊，甚至导致设计结果的失败。这种由于光波衍射和相邻图形光波之间干涉而使光刻图形与掩模圈形产生偏差，扶藤馨致电路性能秘功髓发生误差霸错误的散暴就穗为光学稳ｊ霾效应（ＯＰＥ：ｏｐｔｉｃａｌｐｒｏｘｉｍｉｔｙｅｆｆｅｃｔ）圈【７】。褥在实际光裁工艺ｊ筵撩中，这耱竞学稳遴效应怒不可避免的，因此必须采取相应的措施来尽可能地减小掩模图形光刻到硅许上时阌形的变形与偏差，以保｛臌制造所得芯片的一睦能和获得满意的成晶率。
ｉ．２。３越深耍徽寒集成毫夔麴可翻逡健霹逶
对于超深亚微米集成电路翻造过程中骶嬲现光学畸变润越，拳术界和工、韭界普遍议为，在超深亚微米集成电路的制造过程中可以使用以掩模补偿技术为主的光刻分辨率增强技术（ＲｅｓｏｌｕｔｉｏｎＥｎｈａｎｃｅｄＴｅｃｈｎｏｌｏｇｙ）来解决光刻过程中出现的此类问题。从已有懿浚糕来看，扶０．２５搬米起懿下凡代集成惑雅制造工艺都将会依赖于掩摸｝｝偿按术【８３【９ｊ［１０］，穗模｛｝馁技术将或为超深甄徽涞集藏电路Ｏ．２５徽涞潋下工艺鬟三产过程中～邀必经的关键工序，肖学者大胆地预测邋一现象将会持续１０年之久［１１］。在相闹的生产条件下使用掩模补偿技术．现有的光刻设备能制造出具有爨小特征尺寸线条的祭成遣。路。
６
浙江人学顺【．学位沦义第一章绪论
目前的研究结果表明，掩模补偿技术基本上有两种形式：Ｌ）改变掩模图形（ＯＰＣ－－ＯｐｔｌｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉＯｎ）：２）改变掩模相位（ＰｓＭ～ＰｈａｓｅＳｈｉｆｔｉｎｇＭａｓｋｓ）。两种技术的目的都是为了在已有的集成电路生产工艺设备基础上制造出更小的特征尺寸，且制造出的电路和设计的电路在功能上保持一致。ＯＰＣ的基本做法是，根据光学设备的参数和实际光刻结果的攀蠼？对整搓』置出垂型丝笪燕正，从而减小由于光的衍射和光刻胶曝光显影蚀刻后带来的固垄ｊ！堡丝塞基的理应。ＰＳＭ的基本作法是在掩模生产过程中在掩模的某些特定区域加上一层１８０度，９０度或其它度数和一定透光率的移相膜，从而使得硅圆片上关键图形边缘的光场衍射可以相互抵消，保持图形轮廓的清晰度。
然而，对于ＯＰＣ的校正方法，版图设计即使通过了ＤＲＣ并经过ＯＰＣ校正处理后，还是存在着大量光刻故障的可能性［１２］。由于在当前的设计流中，版图的设计者并没有考虑设计的ＯＰＣ友好性问题，从而使一些版图图形因空间的约束而不能进行充分的ＯＰＣ校『Ｅ处理。同时由于物理因素的局限（有限带宽系统等），硅片上的印刷图形不完全等同于设计，加上生产条件如离焦，曝光强度等的随机偏差，可制造性问题一直困扰着超深亚微米集成电路的生产，目前在校正通过的情况下，一般专用集成电路的成品率在ｌＯ％是很普遍的现象。对于ＡＩｔＰＳＭ（ＡｌｔｅｒｎａｔｉｎｇＰＳＭ，ＰＳＭ的一种，第四章详述）的校正方法，由于这种方法需要在关键版图图形的两侧放置相位转移膜，因此对版图图形之间的关系存在一定的约束条件，而经传统方法设计的版图不可能满足这种要求，因此必须对版图进行ＡＩｔＰＳＭ可制造性检查，找到不能进行相位分配的图形并修改它，使得修改后的版图能够满足ＡＩｔＰＳＭ可制造性的要求。因此可以说，在超深亚微米集成电路的设计和生产中，对其进行可制造性的验证和设计是非常必要的。
ｌＩ３本文的选题意义及其研究内容
１．３．１本文的选题意义
当集成电路发展到超深亚微米时代，电路的可制造性问题变得越来越突出。厂商的设计即使通过了ｆｏｕｎｄｒｙ的设计规则，如某不经过一些特殊的掩模处理技术，其成品率将会非常低。学术界和工业界普遍认为，在超深亚微米集成电路的制造过程中可以使用以掩模补偿技术为主的光刻分辨率增强技术来解决电路的可制造性问题。世界上一些著名大学和知名的企业已经进行了比较深入的探讨和研究，并有相应的研究文章发表［１３］［１４］。从已有的资料来看，从０．２５微米起的下几代集成电路制造工艺都将会依赖于掩模补偿技术。
浙江大学硕Ｌ学位论文第一章绪论
从目前集成电路制造工艺来看，在０．２５微米及其以下制程，０ＰＣ技术都得到了广泛的使用。在ＴＳＭＣ，ＵＭＣ，ＳＭＩＣ等著名的ｆｏｕｎｄｒｙ都有ＯＰＣ部门对设计进行校正处理。一些著名的ＥＤＡ软件供应商如Ｓｙｎｏｐｓｙｓ，Ｍｅｎｔｏｒ等也都有比较成熟的０ＰＣ软件。然而，ｆｏｕｎｄｒｙ在生产中发现，设计即使通过了０ＰＣ的校正，其成品率仍然达不到理想的水平。事实上，由于光学邻近校正涉及到测试图形的覆盖率，模型的精确性（针对ｍｏｄｅｌ—ｂａｓｅｄ０ＰＣ）等一系列问题，使得经过０ＰＣ处理的设计还要面临可制造性验证的问题［１２］。目前在业界，０ＰＣ校正之后的可制造性验证问题得到了比较广泛的重视，也有相关的文章发表，但是ＥＤＡ界还没有提供成熟的验证软件。
当集成电路制造工艺发展到１００ｎｍ以下．移相掩模将成为必须的掩模补偿技术。特别是在６５ｎｍ及其以下技术节点，交替移相掩模技术更是必不可少。然而，由传统设计流设计出的版图没有考虑到交替移相掩模的适用性问蹶，因此，必须对其进行ＡｌｔＰＳＭ的可制造性检查，找到存在相位冲突的版图图形。目前，业界对交替移相掩模的研究还停留在理论水平。
当前，集成电路产业已经被我国作为一项重要产业来发展．上海和北京等地已经建立起一批工艺水平在Ｏ．１８一Ｏ．２５微米的超深亚微米集成电路生产线，９０纳米和６５纳米的工艺也在研究中。然而国内还缺乏对ＶＤＳＭＩＣ的可制造性问题的研究，更不用说相关软件的开发，因此探索和研究超深亚微米集成电路可制造性问题对于国内ｆｏｕｎｄｒｙ提高成品率和进入纳米级集成电路的批量生产都具有重要意义。
｝
１．３．２研究内容
超深亚微米集成电路的可制造问题是个比较宽泛的概念，它不仅涉及到版图的设计和物理验证，更可以延伸到电路的构架和行为的规格范围方面。本文主要针对掩模的补偿技术（光学邻近校正和交替移相掩模技术）的验证进行研究，主要包括以下两个方面：１）ＯＰＣ校正的实现和ｐｏｓｔ．ＯＰＣ的可制造性验证。ＯＰＣ校正的实现包括校正流和不同实现策略的研究。Ｐｏｓｔ．ＯＰＣ的可制造性验证研究是基于软件Ｎａｎｏｓｃｏｐｅ对一些经过ＯＰＣ处理的超深亚微米集成电路版图进行验证研究，包括测试图形的生成，数据的采集，光学模型的建立和验证，并对一些设计进行检查；
２）纳米级集成电路ＡＩｔＰＳＭ可制造性验证的算法研究，在现有设计的规则的基础上，提出适用于ＡＩｔＰＳＭ的设计规则；提出了一种基于标准单元的ＡＩｔＰＳＭ可制造性验证的算法，该算法能应用于亮场和暗场两种不同的环境。
鲨塑兰兰塑生兰塑兰笙苎———一一笙三兰堂型丝互些查型堡
第二章光刻校正技术理论
２．１一些基本理论
现代ＶＬＳＩ电路由各种工艺技术来实现，其中光刻环节最为关键［１５］。对日益减小的特征尺寸和日益提高的封装密度，主要通过提高光刻装置中透镜系统的数值孔径来满足。多数光刻透镜的性能都受限衍射的，确定这种容限的三个变量是透镜数值孔径＾＿、曝光波长ｘ和曝光光束的相干性Ｇ。要确定受限衍射系统的最小分辨率Ｗ和焦深（ＤＯＦ，
ＤｅｐｔｈｏｆＦｏｃｕｓ），瑞利准则无疑是最好的度量方法。分辨率Ｗ，即光刻系统可以刻出的最小特征尺寸：
Ｗ：ｋ，三（２．１）
‘ＮＡ
式中：
ＮＡ——投影光学透镜的数值孔径（ＮｕｍｅｒｉｃａｌＡｐｅｒｔｕｒｅ），其物理极限是ｌ＿０，实际的
最大值在０．７５～０．８５之间［１５］。
ｘ——曝光波长，其发展趋势见表２－１所示。
表２－ｌ光学技术与特征尺寸关系
光学技术特征尺寸
２４８ｎｍｍｅｒｃｕｒｙ－ｘｅｎｏｎｌａｍｐ１８０－２５０ｎｍ
２４８ｎｍｋｒｙｐｔｏｎ－ｆｌｕｏｒｉｄｅｌａｓｅｒ１３０—１８０ｎｍ
１９３ｎｒｐａｒｇｏｎ－ｆｌｕｏｒｉｄｅｌａｓｅｒ１００－１３０ｎｍ
１５７ｎＩ芏ｌｆｌｕｏｒｉｎｅｌａＳｅｒ７０－１００ｎｍ
１３４ｎｍｅｘｔｒｅｍｅＵＶ５０－７０ｎｌｉｌ
ｋ．——工艺因子，取决于透镜偏差和其它多种因素的条件系数，其理论的最小值为０．２５。在目前使用的光刻设备中，它一般在０．５到１．０之间。
一个透镜的数值孔径定义为图像－Ｎ所成锥角的１／２的正弦，即：
出ｆ。
ＮＡ＝ｓｉｎ（兰）（２—２）
２
如图２－１所示，其中ｄ，是图像所在位置到透镜平面的距离，同样可以定义物体一侧的数值孔径，不过需要考虑透镜的缩小因子。
对于方程（２－１）所得出的最小特征尺寸，其焦深ＤＯＦ可由方程（２—３）给出。
，
ＤＯＦ＝ｋ，二≮（２－３）
。ⅣＡ‘
方程（２－３）中的条件系数如，同样根据透镜偏差和工艺因素来确定。通常也在
宣塑型兰堑坠！＝！兰竺丝二Ｌ一
塑三兰垄型壁互垫查些笙０—５到１．０之间。所谓焦深就是产生清晰图像的调焦范围，超出此范围，产生的像就会模糊不清了。（２一１）式说明了提高分辨率有三种方法：减小曝光波长ｌ，增大数值孔径删，
妙Ｉ．．
图２—１透镜数值孔径的定义
减小岛的值。但根据方程（２—３）可以看到减小波长、增大数值孔径会减小焦深。而光刻是把掩模上的图形转移到覆盖在硅片上的光刻胶上，当焦深减小到所要求的最小焦深范围以外时，就难以使准确像面与硅片上抗蚀剂层表面完全吻合，因而就会使产生的图形线条粗细不一，甚至分辨不清。所以，提高分辨率是以牺牲焦深为代价的，这两者之间相互矛盾。特别是对于ＮＡ来说，因为ＤＯＦ与？ＣＡ之间是倒数平方关系，对于高ＮＡ的光刻系统，ＤＯＦ则变得非常小。而ＤＯＦ与波长之间是线形关系，影响相对较小。式（２一１）和（２－３）中消去ＮＡ得到：
｝Ⅳ２
ＤＯＦ＝等；，（２－４）
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从式（２－４）中可看出在参数霸、也以及分辨率舻相同的情况下，波长ｘ越小，焦深越大，这样可通过减小波峰来增加焦深。另一个增加焦深的方法是减小岛的值，由于ＤＯＦ与ｋＩ的平方成反比，故ｋｉ的作用是很大的。
在光刻过程中，由于也是一个由光刻胶所决定的参数，光刻胶一旦选定，恕就是一个固定的值，因此当光刻系统所采用的光的波长～经给定，在∥一定的情况下要增大焦深，主要的方法是通过减小岛来实现。
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一。
２．２光刻系统简介
嚣｛ｉ｛｝ｔ在集成邀鼹生产过程中魇镬曩戆光袤ｌ援示意墨大致鲤强２－３爨示［１６］。光刻在整个生产过程中的作用就是完成从电路版图从掩模到硅片表面的转移。光刻机主要有光刻光源、聚光透镜组成成像光源，掩模作为原像，通过成像透镜组，成像在硅片表面。
图２—３光刻系统涿意图
２。３必襄ｌ校正技术
舀前，常用的光刻矫芷技术主要包括光举邻近矫ｉＥＯＰＣ、移相掩模ＰＳＭ和鞲韵图形与伪图形（ａｓｓｉｓｔａｎｄｄｕｍｍｙｆｅａｔｕｒｅｓ）。
２．３．１光学邻近校正技术
光学邻近矫正主要是改变原芯片掩模版图形的形状来减小光刻图形的偏差。针对不同的图形变形情况，遇害会采用不阉的形状改变策略。现在已经有一些比较实用的策略，如对线条宽度交纯酌情况可以改变掩模舨上的线宽，对线端交短靛｝毒况弼以加入锤头（ｈａｍｍｅｒｈｅａｄ），对拐角变圆的情况可以加入衬线（ｓｅｒｉｆ）等等。采用ＯＰＣ矫正，原芯片掩横版蚕形只是形状发生了改变。
现在采用的ＯＰＣ通常被分为两大类：基予甄则的方法（ｒｕｌｅｓ－ｂａｓｅｄＯＰＣ）和基予摸型的方法（ｍｏｄｅｌ—ｂａｓｅｄＯＰＣ）。
图２—９常规掩模和移相掩模光学衍射比较
２．３．２．２削弱移相掩模技术
光强削弱的ＰＳＭ是用具有相反相位部分透光的图形代替传统的掩模版上不透光的部分。这种方法对掩模版的修正工作较简单，但需要通过实验确定部分透光的百分比数值。因此目前工业界多采用此种方法［２９］。
２．３．３添加辅助图形与伪图形的校正技术［２８］
辅助图形的加入主要用来提高光刻的聚焦深度性能，也可以减小图形的偏差。其尺寸较小，在硅片上是不可打印的，虽然与原掩模版图形不相交但与这些图形的距离通常在ＯＰＥ影响范围之内，因此需要在光刻矫正技术中考虑。，伪图形的加入主要用于平衡版图上图形的密度分布，提高芯片生产工艺中硅片处
理的整体一致性。其尺寸是可以打印的，而且与原掩模版上关键图形的距离通常较远，
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但是在一些长波长影响的工艺处理中也可能使光刻图形产生偏差，因此也需要在光刻矫正技术中加以考虑。
２．３．４光刻校正技术面临的问题
将光刻矫正技术应用于实际芯片设计时，仍然面ｌ临许多需要解决的关键问题，以保证其可行性与有效性。主要的问题可以概括为以下几个方面：
ｉ）几种光刻矫正技术的选择与综合利用。
上文概括描述了几种光刻矫正技术，每种方法采用不同的策略实现相同的目标ａ这些方法各有优劣，在实际应用中通常综合利用。因此需要协调彼此之间的影响，发挥每种方法的优势，以取得最佳的优化结果。
ｊｉ）数据的有效处理［３０］。