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IC集成电路设计工艺流程

IC集成电路设计工艺流程
IC集成电路设计工艺流程

集成电路设计工艺流程

晶体的生长

晶体切片成 wafer

晶圆制作

功能设计à模块设计à电路设计à版图设计à制作光罩

工艺流程

1) 表面清洗

晶圆表面附着一层大约 2um 的 Al2O3 和甘油混合液保护之 , 在制作前必须进行化学刻蚀和表面清洗。

2) 初次氧化

有热氧化法生成 SiO2 缓冲层,用来减小后续中 Si3N4 对晶圆的应力

氧化技术

干法氧化 Si( 固 ) + O2 à SiO2( 固 )

湿法氧化 Si( 固 ) +2H2O à SiO2( 固 ) + 2H2

干法氧化通常用来形成,栅极二氧化硅膜,要求薄,界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当 SiO2 膜较薄时,膜厚与时间成正比。 SiO2 膜变厚时,膜厚与时间的平方根成正比。因而,要形成较厚的 SiO2 膜,需要较长的氧化时间。 SiO2 膜形成的速度取决于经扩散穿过 SiO2 膜到达硅表面的 O2 及 OH 基等氧化剂的数量的多少。湿法氧化时,因在于 OH 基在 SiO2 膜中的扩散系数比 O2 的大。氧化反应, Si 表面向深层移动,距离为 SiO2 膜厚的 0.44 倍。因此,不同厚度的 SiO2 膜,去除后的 Si 表面的深度也不同。 SiO2 膜为透明,通过光干涉来估计膜的厚度。这种干涉色的周期约为 200nm ,如果预告知道是几次干涉,就能正确估计。对其他的透明薄膜,如知道其折射率,也可用公式计算出

(d SiO2) / (d ox) = (n ox) / (n SiO2) 。 SiO2 膜很薄时,看不到干涉色,但可利用 Si 的疏水性和 SiO2 的亲水性来判断 SiO2 膜是否存在。也可用干涉膜计或椭圆仪等测出。

SiO2 和 Si 界面能级密度和固定电荷密度可由 MOS 二极管的电容特性求得。 (100) 面的Si 的界面能级密度最低,约为 10E+10 -- 10E+11/cm –2 .e V -1 数量级。 (100) 面时,氧化膜中固定电荷较多,固定电荷密度的大小成为左右阈值的主要因素。

3) CVD(Chemical Vapor deposition) 法沉积一层 Si3N4(Hot CVD 或 LPCVD) 。

1 常压 CVD (Normal Pressure CVD)

NPCVD 为最简单的 CVD 法,使用于各种领域中。其一般装置是由 (1) 输送反应气体至反应炉的载气体精密装置; (2) 使反应气体原料气化的反应气体气化室; (3) 反应炉; (4) 反应后的气体回收装置等所构成。其中中心部分为反应炉,炉的形式可分为四个种类,这些装置中重点为如何将反应气体均匀送入,故需在反应气体的流动与基板位置上用心改进。当为水平时,则基板倾斜;当为纵型时,着反应气体由中心吹出,且使基板夹具回转。而汽缸型亦可同时收容多数基板且使夹具旋转。为扩散炉型时,在基板的上游加有混和气体使成乱流的装置。

2 低压 CVD (Low Pressure CVD)

此方法是以常压 CVD 为基本,欲改善膜厚与相对阻抗值及生产所创出的方法。主要特征: (1) 由于反应室内压力减少至 10-1000Pa 而反应气体,载气体的平均自由行程及扩散常数变大,因此,基板上的膜厚及相对阻抗分布可大为改善。反应气体的消耗亦可减少;

(2) 反应室成扩散炉型,温度控制最为简便,且装置亦被简化,结果可大幅度改善其可靠性与处理能力 ( 因低气压下,基板容易均匀加热 ) ,因基可大量装荷而改善其生产性。

3 热 CVD (Hot CVD)/(thermal CVD)

此方法生产性高,梯状敷层性佳 ( 不管多凹凸不平,深孔中的表面亦产生反应,及气体可到达表面而附着薄膜 ) 等,故用途极广。膜生成原理,例如由挥发性金属卤化物 (MX) 及金属有机化合物 (MR) 等在高温中气相化学反应 ( 热分解,氢还原、氧化、替换反应等 ) 在基板上形成氮化物、氧化物、碳化物、硅化物、硼化物、高熔点金属、金属、半导体等薄膜方法。因只在高温下反应故用途被限制,但由于其可用领域中,则可得致密高纯度物质膜,且附着强度极强,若用心控制,则可得安定薄膜即可轻易制得触须 ( 短纤维 ) 等,故其应用范围极广。热 CVD 法也可分成常压和低压。低压 CVD 适用于同时进行多片基片的处理,压力一般控制在 0.25-2.0Torr 之间。作为栅电极的多晶硅通常利用 HCVD 法将 SiH4 或Si2H 。气体热分解(约 650 oC )淀积而成。采用选择氧化进行器件隔离时所使用的氮化

硅薄膜也是用低压 CVD 法,利用氨和 SiH4 或 Si2H6 反应面生成的,作为层间绝缘的SiO2 薄膜是用 SiH4 和 O2 在 400 --4500 oC 的温度下形成

SiH4 + O2 –-SiO2 + 2H2

或是用 Si(OC2H5)4 (TEOS: tetra – ethoxy – silanc ) 和 O2 在 750 oC 左右的高温下反应生成的,后者即采用 TEOS 形成的 SiO2 膜具有台阶侧面部被覆性能好的优点。前者,在淀积的同时导入 PH3 气体,就形成磷硅玻璃

( PSG : phosphor – silicate – glass )再导入 B2H6 气体就形成

BPSG(borro – phosphor – silicate – glass) 膜。这两种薄膜材料,高温下的流动性好,广泛用来作为表面平坦性好的层间绝缘膜。

4 电浆增强 CVD (Plasma Enhanced CVD)

NPCVD 法及 LPCVD 法等皆是被加热或高温的表面上产生化学反应而形成薄膜。PECVD 是在常压 CVD 或 LPCVD 的反应空间中导入电浆 ( 等离子体 ) ,而使存在于空间中的气体被活化而可以在更低的温度下制成薄膜。激发活性物及由电浆中低速电子与气体撞击而产生。

光 CVD (Photo CVD)

PECVD 使薄膜低温化,且又产生如 A-Si 般的半导体元件。但由于薄膜制作中需考虑: (1) 在除去高温 (HCVD) 及 PECVD 时掺入元件中的各种缺陷 ( 如 PECVD 中带电粒子撞击而造成的损伤 ) ; (2) 不易制作的元件 ( 不纯物剖面 ) ,不希望在后面受到工程高温处理被破坏,因此希望可于低温中被覆薄膜。 PCVD 是解决这此问题的方法之一。遇热分解时,因加热使一般分子的并进运动与内部自由度被激发 ( 激发了分解时不需要的自由度 ) ,相对的,在 PCVD 中,只直接激发分解必须的内部自由度,并提供活化物促使分解反应。故可望在低温下制成几无损伤的薄膜且因光的聚焦及扫描可直接描绘细线或蚀刻。

5 MOCVD (Metal Organic CVD) & 分子磊晶成长 (Molecular Beam Epitaxy)

CVD 技术另一重要的应用为 MOCVD ,此技术与 MBE(Molecular Beam Epitaxy) 同为: (1) 成长极薄的结晶; (2) 做多层构造; (3) 多元混晶的组成控制; (4) 目标为化合物半导体的量产。此有装置有下列特征: (1) 只需有一处加热,装置构造简单,量产装置容易设计; (2) 膜成长速度因气体流量而定,容易控制; (3) 成长结晶特性可由阀的开头与流量控制而定; (4) 氧化铝等绝缘物上可有磊晶成长; (5) 磊晶成长可有选择,不会被刻蚀。相反地亦有: (1) 残留不纯物虽已改善,但其残留程度极高; (2) 更希望再进一步改良对结晶厚度的控制; (3) 所用反应气体中具有引火性、发水性,且毒性强的气体极多; (4) 原料价格昂贵等缺点。

多层布线间的层间绝缘膜的沉积,以及最后一道工序的芯片保护膜的沉积必须在低温下(450 C 以下 ) 下进行,以免损伤铝布线。等离子 CVD 法就是为此而发明的一种方法。

6 外延生长法 (LPE)

外延生长法 (epitaxial growth) 能生长出和单晶衬底的原子排列同样的单晶薄膜。在双极型集成电路中,为了将衬底和器件区域隔离 ( 电绝缘 ) ,在 P 型衬底上外延生长 N 型单晶硅层。在 MOS 集成电路中也广泛使用外延生长法,以便容易地控制器件的尺寸,达到器件的精细化。此时,用外延生长法外延一层杂质浓度低 ( 约 10 15 cm-3) 的供形成的单晶层、衬底则为高浓度的基片,以降低电阻,达到基极电位稳定的目的。 LPE 可以在平面或非平面衬底生长、能获得十分完善的结构。 LPE 可以进行掺杂,形成 n- 和 p- 型层,设备为通用外延生长设备,生长温度为 300 oC-900 oC ,生长速率为 0.2um-2um/min ,厚度 0.5um-100um ,外延层的外貌决定于结晶条件,并直接获得具有绒面结构表面外延层。

4) 涂敷光刻胶

光刻制造过程中,往往需采用 20-30 道光刻工序,现在技术主要采有紫外线 ( 包括远紫外线 ) 为光源的光刻技术。光刻工序包括翻版图形掩膜制造,硅基片表面光刻胶的涂敷、预烘、曝光、显影、后烘、腐蚀、以及光刻胶去除等工序。

(1) 光刻胶的涂敷

在涂敷光刻胶之前,将洗净的基片表面涂上附着性增强剂或将基片放在惰性气体中进行热处理。这样处理是为了增加光刻胶与基片间的粘附能力,防止显影时光刻胶图形的脱落以及防止湿法腐蚀时产生侧面腐蚀 (side etching) 。光刻胶的涂敷是用转速和旋转时间可自由设定的甩胶机来进行的。首先、用真空吸引法将基片吸在甩胶机的吸盘上,将具有一定粘度的光刻胶滴在基片的表面,然后以设定的转速和时间甩胶。由于离心力的作用,光刻胶在基片表面均匀地展开,多余的光刻胶被甩掉,获得一定厚度的光刻胶膜,光刻胶的膜厚是由光刻胶的粘度和甩胶的转速来控制。所谓光刻胶,是对光、电子束或 X 线等敏感,具有在显影液中溶解性的性质,同时具有耐腐蚀性的材料。一般说来,正型胶的分辩率高,而负型胶具有高感光度以及和下层的粘接性能好等特点。光刻工艺精细图形 ( 分辩率,清晰度 ) ,以及与其他层的图形有多高的位置吻合精度 ( 套刻精度 ) 来决定,因此有良好的光刻胶,还要有好的曝光系统。

(2) 预烘 (pre bake)

因为涂敷好的光刻胶中含有溶剂,所以要在 80C 左右的烘箱中在惰性气体环境下预烘15-30 分钟,去除光刻胶中的溶剂。

(3) 曝光

将高压水银灯的 g 线 (l=436 nm), i 线 (l=365nm) 通过掩模照射在光刻胶上,使光刻胶获得与掩模图形同样的感光图形。根据曝光时掩模的光刻胶的位置关系,可分为接触式曝光、接近式曝光和投影曝光三种。而投影曝光又可分为等倍曝光和缩小曝光。缩小曝光的分辩率最高,适宜用作加工,而且对掩模无损伤,是较常用的技术。缩小曝光将掩模图形缩小为原图形的 1/5-1/10 ,这种场合的掩模被称为掩模原版 (reticle) 。使用透镜的曝光装置,其投影光学系统的清晰度 R 和焦深 D 分别用下式表示:

R=k1 λ/NA

D=k2 λ/(NA) 2

λ曝光波长

NA 透镜的数值孔径

k1 、 k2 为与工艺相关的参数, k1(0.6-0.8), k2(0.5)

由此可知:要提高清晰度 (R 变小 ) ,必须缩短波长,加大透镜数值孔径。随着曝光波长的缩短,清晰度得到改善,但是焦深却变短,对光刻胶表面平坦度提出了更严格的要求,这是一个很大的缺点。通常采用的高压水银灯,还有比高压水银灯 I-line 波长短的远紫外线准分子激光器 (excimer laser, KrF:248nm,ArF:193nm) 为曝光光源。为了解决上述所提到的缺点,用比光的波长更短的 X 线 (l=1-10nm) 作为曝光光源,技术上有很大的进展,利用 X 线和电子束进行光刻时,其焦深较深,对表面平坦度没有苛刻的要求。

接近式曝光技术为光罩掩模与基板相互靠近保持较近的间隙 (gap) ,以 UV 光由MASK 侧面照射,将图案投射在基板上对光阻进行曝光。一般而言,光罩尺寸较基板大,所以图案将以 1:1 的大小转印到光阻上,此方法精度较所常用的步进机 (stepper, 能输出一定频率和波长的光线 ) 或镜像投影 (Mirror Projection) 来得差,但其优点为产量(throughput) 大,设备便宜。在光学系统中,大型的准直镜 (collimate mirror)( 球面或非球面 ) 对转刻精度影响最大,以日前制作水准而言,倾斜角 (declination angle) 约可以做到 + -0.3 以内。若倾斜角过大,则基片边缘的图案将与光罩设计的位置有所差别,将影响到 total pitch( 图案实际长度与设计长度的误差容忍值 ) 的误差。而一般接近式曝光技术解析度与光罩及基板的间隙和光的波长有关。随着基片的增大,光罩也随之增大,由于光罩本身的重量会使得光罩中间部分向下弯曲。如果弯曲程度得到控制,利用光线反射原理的检测 ( 类似光的薄膜干涉 ) 来推算光罩与基板的距离。光罩精密对位技术,此对位技术可分为两部分,一部分利用 CCD (charge coupled device) 将光罩上及基板上的记号重叠后做图像分析处理,即可知目前的对位情形,再配合另一部分可精确移动的对准台

(alignment stage) ,控制其 X,Y 方向及角度的位移。温度的管理,因光罩与基板两者膨胀系数不同,同一特定温度下,光照的影响将会造成误差。光罩的温度控制方法是利用经过温控后的洁净空气吹向光罩表面使光罩全面的温度分布均匀,而对基板是利用温控后的水流承载基板的基台来控制。

就曝光系统而言,所使用的 UV 光源为 10kw 的超高水银灯,经过椭圆镜,多层镀膜反射镜等光学系统后投射在光罩及光刻胶上,为了使投射光有良好的均一性及平行度以增加曝光精度,在光学系统中通常会使用 Fly eye lens 及大型的球面镜。以超高水银灯所发出的 UV 而言主,强度有三个峰值分别为 g-line(436nm),h-line(406nm),i-line(365nm) ,其中正型光阻对 g-line 及 h-line 较敏感, i-line 通常对负胶有较好的曝光效率。由于为了不使 UV 光的强度下降,光学系统中所使用的镜光学为合成的石英所制,多层镀膜的镜片也被设计成增加 UV 区的反射率。

(4) 显影

将显影液全面地喷在光刻胶上,或将曝光后的样片浸在显影液中几十秒钟,则正型光刻胶的曝光部分 ( 或负胶的未曝光部分 ) 被溶解。显影后的图形精度受显影液的浓度,温度以及显影的时间等影响。显影后用纯水清洗。

(5) 后烘 (post bake)

为使残留在光刻胶中的有机物溶液完全挥发,提高光刻胶和基片的粘接性及光刻胶的耐腐蚀能力,通常将基片在 120-- 200 oC 温度下烘干 20 – 30 分钟。

(6) 腐蚀 (etching)

经过上述工序后,以复制到光刻胶上的集成电路的图形作为掩模,对下层的材料进行腐蚀。腐蚀技术是利用化学腐蚀法把材料的某一部分去除的技术。腐蚀技术分为两大类:湿法腐蚀—进行腐蚀的化学物质是溶液;干法腐蚀 ( 一般称刻蚀 ) —进行的化学物质是气体。

1 湿法腐蚀,采用溶液进行的腐蚀是一种各向同性腐蚀。因而,光刻胶掩模下面的薄膜材料,在模方向上也随着时间的增长而受到腐蚀,因此,出现与掩模图形不一致的现象,不适用于精细化工艺。但湿法腐蚀具有设备便宜,被腐蚀速度与光刻胶的腐蚀速度之比 ( 选择比 ) 大,对腐蚀表面无污染,无损伤等优点,适用于非精细化图形的加工。典型的 SiO

2 膜

的腐蚀为稀释的 HF 溶液或 HF 、氟化氨混合液 ( 也称缓冲氢氟酸液 ) ,氮化硅膜的腐蚀液为 180 oC 左右的热磷酸;铝的腐蚀液为磷酸溶液 ( 磷酸:醋酸:硝酸 =250 : 20 :3,55 + - 5 oC 。

2 干法腐蚀

干法刻蚀分为各向同性刻蚀和各向异性刻蚀两种,采用等离子进行刻蚀是各向同性的典型。在光刻胶去胶装置中,氧的等离子体和光刻胶反应形成 H2O 和 CO2 气体。此时,作为反应基的氧原子团与光刻胶进行各向同性反应。精细图形进行各向异性很强的干法刻蚀来实现。反应性离子刻蚀 (RIE:reactive ion etching) 是一种典型的例子。 RIE 是利用离子诱导化学反应,同时离子还起着去除表面生成物露出清洁的刻蚀表面的作用。但是,这种刻蚀法不能获得高的选择比,刻蚀表面的损伤大,有污染,难以形成更精细的图形。作为替代技术是能量低,高真空状态下也具有高密度的电子回旋共振等离子设备的开发。对于栅电极材料的多晶硅 (polysilicon) 来说,它的刻蚀条件必须具备相对于下层 10nm 左右的栅极 SiO2 膜层有高的选择比。而 SiO2 的刻蚀条件又必须相对于单晶硅和多晶硅都有高的选择比。作为布线材料的铝合金,表面有牢固的三氧化二铝薄膜,必须先以强濺射条件将其去除后再开始刻蚀,在铝刻蚀以后,要去除表面残留在铝薄膜上的氯化物,以免刻蚀铝布线。

3 同步辐射 (SOR : synchrotron orbital radiation)X 线光刻技术

SOR 是在电子沿着加速器的圆形储存环以光的速度前进时,其前进的轨道因磁场而弯曲,在轨道切线方向上放射出的光,同步加速辐射光源是一个指向性好,强度大的理想的 X 线源。

(7) 光刻胶的去除

经腐蚀完成图形复制以后,再用剥离液去除光刻胶,完成整个光刻工序。可以用无机溶液如硫酸或干式臭氧烧除法将光阻去除。

5) 此处用干法氧化法将氮化硅去除

6) 离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底,形成 P 型阱

1 离子注入法是利用电场加速杂质离子,将其注入硅衬底中的方法。离子注入法的特点是可以精密地控制扩散法难以得到的低浓度杂质分布。 MOS 电路制造中,器件隔离工序中防止寄生沟道用的沟道截断,调整阀值电压用的沟道掺杂, CMOS 的阱形成及源漏区的形成,要采用离子注入法来掺杂。离子注入法通常是将欲掺入半导体中的杂质在离子源中离子化,然后将通过质量分析磁极后选定了离子进行加速,注入基片中。此时,杂质的注入量可通过测量流过基片的电流大小来正确控制。离子由基片的表面到停止,形成了近似的高斯分布。

设 Rp 为投影射程,Δ Rp 为其的标准偏差, Q 为注入量,注入的离子分布 C(x)

其中 Rp ,ΔRp 的大小与杂质的种类,加速电压的大小有关以及基片的材料。此外,有纵向的标准偏差Δ Rp ,同样也有横向偏差ΔRe 。离子注入时,通常采用光刻胶和 SiO2 作掩模,掩模厚度以不使杂质穿透为原则。离子束的注入角度通常偏离基片法线 7 oC 左右,以防止发生沟道效应 ( 即离子不与原子碰撞而直接进入基片深层 ) 。离子注入后,要在800-1000 oC 的高温下进行热处理 ( 即退火处理 ) ,以使离子注入时产生的结晶损伤得到恢复,同时为了防止硅表面的污染。通常要在注入区表面形成薄薄的 SiO2 层,杂质离子透过这层 SiO2 进行注入。

硅和锗半导体材料经高度提纯后,其原子排列已变成非常整齐的晶体状态,称为单晶体也称本征半导体。在本征半导体硅或锗中掺入少量五价杂质元素如磷 (P) 、锑 (Sb) 、

砷 (As) 等,因为杂质的浓度很小 (10 8 个硅或锗原子中掺入一个磷原子 ) ,所以杂质被晶格中的主原子所包围。掺入的五价杂质,它的四个价电子与其相邻的四个主原子的价电子形成共价键,第五个价电子不能形成共价键而变成自由电子。因为它有盈余的自由电子,所以五价杂质称为施主杂质,掺杂为 N 型半导体。而掺杂三价杂质,则会因缺少一个价电子而形成一个空位,掺杂为 P 型半导体。

7) 去除光刻胶,放高温炉中进行退火处理

以消除晶圆中晶格缺陷和内应力,以恢复晶格的完整性。使植入的掺杂原子扩散到替代位置,产生电特性。并使原先的 SiO2 膜厚度增加,达到阻止下一步中 n 型杂质注入 P 型阱中。

1 扩散技术

向半导体中掺杂的方法有扩散和离子注入法。扩散法是将掺杂气体导入放有硅片的高温炉,将杂质扩散到硅片内一种方法。优点是批量生产,获得高浓度掺杂。杂质扩散有两道工序:预扩散 ( 又称预淀积 Predeposition ) 和主扩散 ( drive in ) 。

预扩散工序是在硅表面较浅的区域中形成杂质的扩散分布,这种扩散分布中,硅表面杂质浓度的大小是由杂质固溶度来决定的。

主扩散工序是将预扩散时形成的扩散分布进一步向深层推进的热处理工序。杂质的扩散浓度取决于与温度有关的扩散系数 D 的大小和扩散时间的长短。硅集成电路工艺中,往往采用硼作为 P 型杂质,磷作为 N 型杂质。它们固溶度高,均 10 20 cm –3 。除此之外,还使用砷和锑等系数小的杂质,这对于不希望产生杂质再分布的场合是有效的。杂质扩散层的基本特性参数是方块电阻 RF 和结果 Xj 。 RF 可用四探针测量法。 Xj 可用倾斜研磨 (Angle lapping) 和染色 (staining) 法, ( 如用 HF : H3PO4 = 1 : 6 使 P 层黑化 ) ,或扩展电阻 ( spreading resistance) 法来进行评估。倾斜研磨后,经侵蚀的酸溶液蚀刻,将 guttering 后集积在晶片下半部的析出物凸显出来,显现出密度的轨迹,而在靠晶片的表面附近出现一段空泛区,经过角度换算,约 20um 。

8) 用热磷酸去除氮化硅层,掺杂磷 (P+5) 离子,形成 N 型阱

9) 退火处理,然后用 HF 去除 SiO2 层

10) 干法氧化法生成一层 SiO2 层,然后 LPCVD 沉积一层氮化硅

此时 P 阱的表面因 SiO2 层的生长与刻蚀已低于 N 阱的表面水平面。这里的 SiO2 层和氮化硅的作用与前面一样。接下来的步骤是为了隔离区和栅极与晶面之间的隔离层。

11) 利用光刻技术和离子刻蚀技术,保留下栅隔离层上面的氮化硅层

12) 湿法氧化,生长未有氮化硅保护的 SiO2 层,形成 PN 之间的隔离区

13) 热磷酸去除氮化硅,然后用 HF 溶液去除栅隔离层位置的 SiO2 ,并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。

14) LPCVD 沉积多晶硅层,然后涂敷光阻进行光刻,以及等离子蚀刻技术,栅极结构,并氧化生成 SiO2 保护层。

15) 表面涂敷光阻,去除 P 阱区的光阻,注入砷 (As) 离子,形成 NMOS 的源漏极。用同样的方法,在 N 阱区,注入 B 离子形成 PMOS 的源漏极。

16) 利用 PECVD 沉积一层无掺杂氧化层,保护元件,并进行退火处理。

17) 沉积掺杂硼磷的氧化层

含有硼磷杂质的 SiO2 层,有较低的熔点,硼磷氧化层 (BPSG) 加热到 800 oC 时会软化并有流动特性,可使晶圆表面初级平坦化。

18) 濺镀第一层金属

利用光刻技术留出金属接触洞,溅镀钛 + 氮化钛 + 铝 + 氮化钛等多层金属膜。离子刻蚀出布线结构,并用 PECVD 在上面沉积一层 SiO2 介电质。并用 SOG (spin on glass) 使表面平坦,加热去除 SOG 中的溶剂。然后再沉积一层介电质,为沉积第二层金属作准备。

1 薄膜的沉积方法根据其用途的不同而不同,厚度通常小于 1um 。有绝缘膜、半导体薄膜、金属薄膜等各种各样的薄膜。薄膜的沉积法主要有利用化学反应的CVD(chemical vapor deposition) 法以及物理现象的 PVD(physical vapor deposition)

法两大类。 CVD 法有外延生长法、 HCVD , PECVD 等。 PVD 有溅射法和真空蒸发法。一般而言, PVD 温度低,没有毒气问题; CVD 温度高,需达到 1000 oC 以上将气体解离,来产生化学作用。 PVD 沉积到材料表面的附着力较 CVD 差一些, PVD 适用于在光电产业,而半导体制程中的金属导电膜大多使用 PVD 来沉积,而其他绝缘膜则大多数采用要求较严谨的 CVD 技术。以 PVD 被覆硬质薄膜具有高强度,耐腐蚀等特点。

2 真空蒸发法( Evaporation Deposition )是采用电阻加热或感应加热或者电子束等加热法将原料蒸发淀积到基片上的一种常用的成膜方法。蒸发原料的分子(或原子)的平均自由程长( 10 -4 Pa 以下,达几十米),所以在真空中几乎不与其他分子碰撞可直接到达基片。到达基片的原料分子不具有表面移动的能量,立即凝结在基片的表面,所以,在具有台阶的表面上以真空蒸发法淀积薄膜时,一般,表面被覆性(覆盖程度)是不理想的。但若可将 Crambo 真空抽至超高真空( <10 –8 torr ),并且控制电流,使得欲镀物以一颗一颗原子蒸镀上去即成所谓分子束磊晶生长( MBE : Molecular Beam Epitaxy )。

3 溅镀( Sputtering Deposition )所谓溅射是用高速粒子(如氩离子等)撞击固体表面,将固体表面的原子撞击出来,利用这一现象来形成薄膜的技术即让等离子体中的离子加速,撞击原料靶材,将撞击出的靶材原子淀积到对面的基片表面形成薄膜。溅射法与真空蒸发法相比有以下的特点:台阶部分的被覆性好,可形成大面积的均质薄膜,形成的薄膜,可获得和化合物靶材同一成分的薄膜,可获得绝缘薄膜和高熔点材料的薄膜,形成的薄膜和下层材料具有良好的密接性能。因而,电极和布线用的铝合金( Al-Si, Al-Si-Cu )等都是利用溅射法形成的。最常用的溅射法在平行平板电极间接上高频( 13.56MHz )电源,使氩气(压力为 1Pa )离子化,在靶材溅射出来的原子淀积到放到另一侧电极上的基片上。为提高成膜速度,通常利用磁场来增加离子的密度,这种装置称为磁控溅射装置( magnetron sputter apparatus ),以高电压将通入惰性氩体游离,再藉由阴极电场加速吸引带正电的离子,撞击在阴极处的靶材,将欲镀物打出后沉积在基板上。一般均加磁场方式增加电子的游离路径,可增加气体的解离率,若靶材为金属,则使用 DC 电场即可,若为非金属则因靶材表面累积正电荷,导致往后的正离子与之相斥而无法继续吸引正离子,所以改为 RF 电场(因场的振荡频率变化太快,使正离子跟不上变化,而让 RF-in 的地方呈现阴极效应)即可解决问题。

19) 光刻技术定出 VIA 孔洞,沉积第二层金属,并刻蚀出连线结构。然后,用 PECVD 法氧化层和氮化硅保护层。

20) 光刻和离子刻蚀,定出 PAD 位置

21) 最后进行退火处理,以保证整个 Chip 的完整和连线的连接性

芯片的制造工艺流程

芯片的制造 半导体产业最上游是IC设计公司与硅晶圆制造公司,IC 设公司计依客户的需求设计出电路图,硅晶圆制造公司则以多晶硅为原料制造出硅晶圆。中游的IC制造公司主要的任务就是把IC设计公司设计好的电路图移植到硅晶圆制造公司制造好的晶圆上。完成后的晶圆再送往下游的IC封测厂实施封装与测试,即大功告成! (1)硅晶圆制造 半导体产业的最上游是硅晶圆制造。事实上,上游的硅晶圆产业又是由三个子产业形成的,依序为硅的初步纯化→多晶硅的制造→硅晶圆制造。 a硅的初步纯化 将石英砂(SiO2)转化成冶金级硅(硅纯度98%以上)。 b多晶硅的制造 将冶金级硅制成多晶硅。这里的多晶硅可分成两种:高纯度(99.999999999%,11N)与低纯度(99.99999%,7N)两种。高纯度是用来制做IC等精密电路IC,俗称半导体等级多晶硅;低纯度则是用来制做太阳能电池的,俗称太阳能等级多晶硅。 c硅晶圆制造 将多晶硅制成硅晶圆。硅晶圆又可分成单晶硅晶圆与多晶硅晶圆两种。一般来说,IC制造用的硅晶圆都是单晶硅晶

圆,而太阳能电池制造用的硅晶圆则是单晶硅晶圆与多晶硅晶圆皆有。一般来说,单晶硅的效率会较多晶硅高,当然成本也较高。 (2)IC设计 前面提到硅晶圆制造,投入的是石英砂,产出的是硅晶圆。IC设计完成后,产出则是电路图,最后制成光罩送往IC 制造公司,设计就告一段落了! 不过,要让理工科以外的人了解IC设计并不是件容易的事(就像要让念理工的人了解复杂的衍生性金融商品一样),作者必需要经过多次外出取材才有办法办到。这里先大概是一下观念,请大家发挥一下你们强大的想像力! 简单来讲,IC设计可分成几个步骤,依序为:规格制定→逻辑设计→电路布局→布局后模拟→光罩制作。 a规格制定 品牌厂或白牌厂(没有品牌的品牌厂)的工程师和IC设计工程师接触,并开出他们需要的IC的规格给IC设计工程师。讨论好规格后,工程师们就开始工作了! b逻辑设计 所谓的“逻辑”设计图,就是指它是由简单的逻辑元件构成,而不是由半导体种类电路元件(如二极体、电晶体等)所构成。什么是逻辑元件呢?像是AND Gate(故名思意,两个输入都是1的话,输出才是1,否则输出就是0),OR Gate(两

半导体工艺流程

1清洗 集成电路芯片生产的清洗包括硅片的清洗和工器具的清洗。由 于半导体生产污染要求非常严格,清洗工艺需要消耗大量的高纯水; 且为进行特殊过滤和纯化广泛使用化学试剂和有机溶剂。 在硅片的加工工艺中,硅片先按各自的要求放入各种药液槽进行表面化学处理,再送入清洗槽,将其表面粘附的药液清洗干净后进入下一道工序。常用的清洗方式是将硅片沉浸在液体槽内或使用液体喷雾清洗,同时为有更好的清洗效果,通常使用超声波激励和擦片措施,一般在有机溶剂清洗后立即米用无机酸将其氧化去除,最后用超纯水进行清洗,如图1-6所示。 图1-6硅片清洗工艺示意图 工具的清洗基本米用硅片清洗同样的方法。 2、热氧化 热氧化是在800~1250C高温的氧气氛围和惰性携带气体(N2)下使硅片表面的硅氧化生成二氧化硅膜的过程,产生的二氧化硅用以作为扩散、离子注入的阻挡层,或介质隔离层。典型的热氧化化学反应为: Si + O2 T SiO2

3、扩散 扩散是在硅表面掺入纯杂质原子的过程。通常是使用乙硼烷(B2H6)作为N —源和磷烷(PH3)作为P+源。工艺生产过程中通常 分为沉积源和驱赶两步,典型的化学反应为: 2PH3 —2P+3H2 4、离子注入 离子注入也是一种给硅片掺杂的过程。它的基本原理是把掺杂物质(原子)离子化后,在数千到数百万伏特电压的电场下得到加速,以较高的能量注入到硅片表面或其它薄膜中。经高温退火后,注入离子活化,起施主或受主的作用。 5、光刻 光刻包括涂胶、曝光、显影等过程。涂胶是通过硅片高速旋转在硅片表面均匀涂上光刻胶的过程;曝光是使用光刻机,并透过光掩膜版对涂胶的硅片进行光照,使部分光刻胶得到光照,另外,部分光刻胶得不到光照,从而改变光刻胶性质;显影是对曝光后的光刻胶进行去除,由于光照后的光刻胶 和未被光照的光刻胶将分别溶于显影液和不溶于显影液,这样就使光刻胶上 形成了沟槽。 6、湿法腐蚀和等离子刻蚀 通过光刻显影后,光刻胶下面的材料要被选择性地去除,使用的方法就

芯片设计和生产流程

芯片设计和生产流程 大家都是电子行业的人,对芯片,对各种封装都了解不少,但是你 知道一个芯片是怎样设计出来的么?你又知道设计出来的芯片是 怎么生产出来的么?看完这篇文章你就有大概的了解。 复杂繁琐的芯片设计流程 芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出必要的IC芯片(这些会在后面介绍)。然而,没有设计图,拥有再强制造能力都没有用,因此,建筑师的角色相当重要。但是IC设计中的建筑师究竟是谁呢?本文接下来要针对IC设计做介绍。 在IC生产流程中,IC多由专业IC设计公司进行规划、设计,像是联发科、高通、Intel等知名大厂,都自行设计各自的IC芯片,提供不同规格、效能的芯片给下游厂商选择。因为IC是由各厂自行设计,所以IC设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗IC芯片时,究竟有那些步骤?设计流程可以简单分成如下。

设计第一步,订定目标 在IC设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。IC设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。 规格制定的第一步便是确定IC的目的、效能为何,对大方向做设定。接着是察看有哪些协定要符合,像无线网卡的芯片就需要符合IEEE802.11等规範, 不然,这芯片将无法和市面上的产品相容,使它无法和其他设备连线。最后则是

确立这颗IC的实作方法,将不同功能分配成不同的单元,并确立不同单元间连结的方法,如此便完成规格的制定。 设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画,将整体轮廓描绘出来,方便后续制图。在IC芯片中,便是使用硬体描述语言(HDL)将电路描写出来。常使用的HDL有Verilog、VHDL等,藉由程式码便可轻易地将一颗IC地功能表达出来。接着就是检查程式功能的正确性并持续修改,直到它满足期望的功能为止。 ▲32bits加法器的Verilog范例。 有了电脑,事情都变得容易 有了完整规画后,接下来便是画出平面的设计蓝图。在IC设计中,逻辑合成这个步骤便是将确定无误的HDL code,放入电子设计自动化工具(EDA tool),让电脑将HDL code转换成逻辑电路,产生如下的电路图。之后,反

半导体的生产工艺流程

半导体的生产工艺流程 微机电制作技术,尤其是最大宗以硅半导体为基础的微细加工技术 (silicon-basedmicromachining),原本就肇源于半导体组件的制程技术,所以必须先介绍清楚这类制程,以免沦于夏虫语冰的窘态。 一、洁净室 一般的机械加工是不需要洁净室(cleanroom)的,因为加工分辨率在数十微米以上,远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界,空间单位都是以微米计算,因此微尘颗粒沾附在制作半导体组件的晶圆上,便有可能影响到其上精密导线布局的样式,造成电性短路或断路的严重后果。为此,所有半导体制程设备,都必须安置在隔绝粉尘进入的密闭空间中,这就是洁净室的来由。洁净室的洁净等级,有一公认的标准,以class10为例,意谓在单位立方英呎的洁净室空间内,平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小,洁净度越佳,当然其造价也越昂贵。为营造洁净室的环境,有专业的建造厂家,及其相关的技术与使用管理办法如下: 1、内部要保持大于一大气压的环境,以确保粉尘只出不进。所以需要大型 鼓风机,将经滤网的空气源源不绝地打入洁净室中。 2、为保持温度与湿度的恒定,大型空调设备须搭配于前述之鼓风加压系统 中。换言之,鼓风机加压多久,冷气空调也开多久。 3、所有气流方向均由上往下为主,尽量减少突兀之室内空间设计或机台摆 放调配,使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4、所有建材均以不易产生静电吸附的材质为主。 5、所有人事物进出,都必须经过空气吹浴(airshower)的程序,将表面粉尘 先行去除。 6、人体及衣物的毛屑是一项主要粉尘来源,为此务必严格要求进出使用人 员穿戴无尘衣,除了眼睛部位外,均需与外界隔绝接触(在次微米制程技术的工厂内,工作人员几乎穿戴得像航天员一样。)当然,化妆是在禁绝之内,铅笔等也禁止使用。 7、除了空气外,水的使用也只能限用去离子水(DIwater,de-ionizedwater)。 一则防止水中粉粒污染晶圆,二则防止水中重金属离子,如钾、钠离子污染金氧半(MOS)晶体管结构之带电载子信道(carrierchannel),影响半导体组件的工作特性。去离子水以电阻率(resistivity)来定义好坏,一般要求至 17.5MΩ-cm以上才算合格;为此需动用多重离子交换树脂、RO逆渗透、与 UV紫外线杀菌等重重关卡,才能放行使用。由于去离子水是最佳的溶剂与清洁剂,其在半导体工业之使用量极为惊人! 8、洁净室所有用得到的气源,包括吹干晶圆及机台空压所需要的,都得使 用氮气(98%),吹干晶圆的氮气甚至要求99.8%以上的高纯氮!以上八点说明是最基本的要求,另还有污水处理、废气排放的环保问题,再再需要大笔

晶圆封装测试工序和半导体制造工艺流程0001

盛年不重来,一日难再晨。及时宜自勉,岁月不待人 盛年不重来,一日难再晨。及时宜自勉,岁月不待人 A.晶圆封装测试工序 一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。 二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说:以 0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之 晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线 架则经由传输设备送至弹匣( magazi ne )内,以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械

半导体制造工艺流程

半导体制造工艺流程 N型硅:掺入V族元素--磷P、砷As、锑Sb P型硅:掺入III族元素—镓Ga、硼B PN结: 半导体元件制造过程可分为 前段(FrontEnd)制程 晶圆处理制程(WaferFabrication;简称WaferFab)、 晶圆针测制程(WaferProbe); 後段(BackEnd) 构装(Packaging)、 测试制程(InitialTestandFinalTest) 一、晶圆处理制程 晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件(如电晶体、电容体、逻辑闸等),为上述各制程中所需技术最复杂且资金投入最多的过程,以微处理器(Microprocessor)为例,其所需处理步骤可达数百道,而其所需加工机台先进且昂贵,动辄数千万一台,其所需制造环境为为一温度、湿度与含尘(Particle)均需控制的无尘室(Clean-Room),虽然详细的处理程序是随著产品种类与所使用的技术有关;不过其基本处理步骤通常是晶圆先经过适当的清洗(Cleaning)之後,接著进行氧化(Oxidation)及沈积,最後进行微影、蚀刻及离子植入等反覆步骤,以完成晶圆上电路的加工与制作。 二、晶圆针测制程 经过WaferFab之制程後,晶圆上即形成一格格的小格,我们称之为晶方或是晶粒(Die),在一般情形下,同一片晶圆上皆制作相同的晶片,但是也有可能在同一片晶圆上制作不同规格的产品;这些晶圆必须通过晶片允收测试,晶粒将会一一经过针测(Probe)仪器以测试其电气特性,而不合格的的晶粒将会被标上记号(InkDot),此程序即称之为晶圆针测制程(WaferProbe)。然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒 三、IC构装制程 IC構裝製程(Packaging):利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的:是為了製造出所生產的電路的保護層,避免電路受到機械性刮傷或是高溫破壞。 半导体制造工艺分类 半导体制造工艺分类 一双极型IC的基本制造工艺: A在元器件间要做电隔离区(PN结隔离、全介质隔离及PN结介质混合隔离)ECL(不掺金)(非饱和型)、TTL/DTL(饱和型)、STTL(饱和型)B在元器件间自然隔离 I2L(饱和型) 半导体制造工艺分类 二MOSIC的基本制造工艺: 根据栅工艺分类 A铝栅工艺 B硅栅工艺

IC 芯片设计制造到封装全流程

一、复杂繁琐的芯片设计流程 芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出必要的 IC 芯片(这些会在后面介绍)。然而,没有设计图,拥有再强制造能力都没有用,因此,建筑师的角色相当重要。但是IC 设计中的建筑师究竟是谁呢?本文接下来要针对IC 设计做介绍。 在IC 生产流程中,IC 多由专业 IC 设计公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的 IC 芯片,提供不同规格、效能的芯片给下游厂商选择。因为IC 是由各厂自行设计,所以 IC 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗 IC 芯片时,究竟有那些步骤?设计流程可以简单分成如下。 设计第一步,订定目标 在IC 设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。

规格制定的第一步便是确定 IC 的目的、效能为何,对大方向做设定。接着是察看有哪些协定要符合,像无线网卡的芯片就需要符合IEEE 802.11 等规范,不然,这芯片将无法和市面上的产品相容,使它无法和其他设备连线。最后则是确立这颗IC 的实作方法,将不同功能分配成不同的单元,并确立不同单元间连结的方法,如此便完成规格的制定。 设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画,将整体轮廓描绘出来,方便后续制图。在IC 芯片中,便是使用硬体描述语言(HDL)将电路描写出来。常使用的 HDL 有Verilog、VHDL 等,藉由程式码便可轻易地将一颗IC 地功能表达出来。接着就是检查程式功能的正确性并持续修改,直到它满足期望的功能为止。 ▲ 32 bits 加法器的Verilog 范例 有了电脑,事情都变得容易 有了完整规画后,接下来便是画出平面的设计蓝图。在IC 设计中,逻辑合成这个步骤便是将确定无误的HDL code,放入电子设计自动化工具(EDA tool),让电脑将 HDL code 转换成逻辑电路,产生如下的电路图。之后,反覆的确定此逻辑闸设计图是否符合规格并修改,直到功能正确为止。

芯片制作工艺流程

芯片制作工艺流程 工艺流程 1) 表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成SiO2 缓冲层,用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化 Si(固) + O2 à SiO2(固) 湿法氧化 Si(固) +2H2O à SiO2(固) + 2H2 干法氧化通常用来形成,栅极二氧化硅膜,要求薄,界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时,膜厚与时间成正比。SiO2膜变厚时,膜厚与时间的平方根成正比。因而,要形成较厚的SiO2膜,需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时,因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应,Si 表面向深层移动,距离为SiO2膜厚的0.44倍。因此,不同厚度的SiO2膜,去除后的Si表面的深度也不同。SiO2膜为透明,通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm,如果预告知道是几次干涉,就能正确估计。对其他的透明薄膜,如知道其折射率,也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2)。SiO2膜很薄时,看不到干涉色,但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低,约为10E+10 -- 10E+11/cm –2 .e V -1 数量级。(100)面时,氧化膜中固定电荷较多,固定电荷密度的大小成为左右阈值的主要因素。 3) CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1 常压CVD (Normal Pressure CVD) NPCVD为最简单的CVD法,使用于各种领域中。其一般装置是由(1)输送反

半导体工艺流程

集成电路芯片生产的清洗包括硅片的清洗和工器具的清洗。由于半导体生产污染要求非常严格,清洗工艺需要消耗大量的高纯水;且为进行特殊过滤和纯化广泛使用化学试剂和有机溶剂。 在硅片的加工工艺中,硅片先按各自的要求放入各种药液槽进行表面化学处理,再送入清洗槽,将其表面粘附的药液清洗干净后进入下一道工序。常用的清洗方式是将硅片沉浸在液体槽内或使用液体喷雾清洗,同时为有更好的清洗效果,通常使用超声波激励和擦片措施,一般在有机溶剂清洗后立即采用无机酸将其氧化去除,最后用超纯水进行清洗,如图1-6所示。 图1-6硅片清洗工艺示意图 工具的清洗基本采用硅片清洗同样的方法。 2、热氧化 热氧化是在800~1250℃高温的氧气氛围和惰性携带气体(N2)下使硅片表面的硅氧化生成二氧化硅膜的过程,产生的二氧化硅用以作为扩散、离子注入的阻挡层,或介质隔离层。典型的热氧化化学反应为: Si + O2→SiO2

扩散是在硅表面掺入纯杂质原子的过程。通常是使用乙硼烷(B 2H 6)作为N -源和磷烷(PH 3)作为P +源。工艺生产过程中通常分为沉积源和驱赶两步,典型的化学反应为: 2PH 3 → 2P + 3H 2 4、离子注入 离子注入也是一种给硅片掺杂的过程。它的基本原理是把掺杂物质(原子)离子化后,在数千到数百万伏特电压的电场下得到加速,以较高的能量注入到硅片表面或其它薄膜中。经高温退火后,注入离子活化,起施主或受主的作用。 5、光刻 光刻包括涂胶、曝光、显影等过程。涂胶是通过硅片高速旋转在硅片表面均匀涂上光刻胶的过程;曝光是使用光刻机,并透过光掩膜版对涂胶的硅片进行光照,使部分光刻胶得到光照,另外,部分光刻胶得不到光照,从而改变光刻胶性质;显影是对曝光后的光刻胶进行去除,由于光照后的光刻胶和未被光照的光刻胶将分别溶于显影液和不溶于显影液,这样就使光刻胶上形成了沟槽。 6、湿法腐蚀和等离子刻蚀 通过光刻显影后,光刻胶下面的材料要被选择性地去除,使用的基片 涂胶后基片 光刻胶 阻挡层

芯片制作工艺流程

工艺流程 1)表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2)初次氧化 有热氧化法生成SiO2缓冲层,用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固)+O2àSiO2(固) 湿法氧化Si(固)+2H2OàSiO2(固)+2H2 干法氧化通常用来形成,栅极二氧化硅膜,要求薄,界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时,膜厚与时间成正比。SiO2膜变厚时,膜厚与时间的平方根成正比。因而,要形成较厚的SiO2膜,需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时,因在于OH基在SiO2膜中的扩散系数比O2的大。氧化反应,Si表面向深层移动,距离为SiO2膜厚的0.44倍。因此,不同厚度的SiO2膜,去除后的Si表面的深度也不同。SiO2膜为透明,通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm,如果预告知道是几次干涉,就能正确估计。对其他的透明薄膜,如知道其折射率,也可用公式计算出 (d SiO2)/(d ox)=(n ox)/(n SiO2)。SiO2膜很薄时,看不到干涉色,但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低,约为10E+10--10E+11/cm–2.e V-1数量级。(100)面时,氧化膜中固定电荷较多,固定电荷密度的大小成为左右阈值的主要因素。 3)CVD(Chemical Vapor deposition)法沉积一层Si3N4(Hot CVD或LPCVD)。 1常压CVD(Normal Pressure CVD) NPCVD为最简单的CVD法,使用于各种领域中。其一般装置是由(1)输送反应气体至反应炉的载气体精密装置;(2)使反应气体原料气化的反应气体气化室;(3)反应炉;(4)反应后的气体回收装置等所构成。其中中心部分为反应炉,炉的形式可分为四个种类,这些装置中重点为如何将反应气体均匀送入,故需在反应气体的流动与基板位置上用心改进。当为水平时,则基板倾斜;当为纵型时,着反应气体由中心吹出,且使基板夹具回转。而汽缸型亦可同时收容多数基板且使夹具旋转。为扩散炉型时,在基板的上游加有混和气体使成乱流的

芯片设计流程详解

芯片设计流程详解 芯片,指的是内含集成电路的硅片,所以芯片又被称集成电路,可能只有2.5厘米见方大小,但是却包含几千万个晶体管,而较简单的处理器可能在几毫米见方的芯片上刻有几千个晶体管。芯片是电子设备中最重要的部分,承担着运算和存储的功能。 高大上的芯片设计流程 一颗芯片的诞生,可以分为设计与制造两个环节。芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出想要的IC 芯片,然而,没有设计图,拥有再强大的制造能力也无济于事。 在IC 生产流程中,IC 多由专业IC 设计公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的IC 芯片,提供不同规格、效能的芯片给下游厂商选择。所以,IC设计是整个芯片成型最重要的一环。 先看看复杂繁琐的芯片设计流程: 芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出必要的IC 芯片(这些会在后面介绍)。然而,没有设计图,拥有再强制造能力都没有用,因此,建筑师的角色相当重要。 但是IC 设计中的建筑师究竟是谁呢?接下来要针对IC 设计做介绍: 在IC 生产流程中,IC 多由专业IC 设计公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的IC 芯片,提供不同规格、效能的芯片给下游厂商选择。因为IC 是由各厂自行设计,所以IC 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗IC 芯片时,究竟有那些步骤?设计流程可以简单分成如下。 设计第一步,定目标 在IC 设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才

半导体的生产工艺流程(精)

半导体的生产工艺流程 微机电制作技术,尤其是最大宗以硅半导体为基础的微细加工技术(silicon- based micromachining,原本就肇源于半导体组件的制程技术,所以必须先介绍清楚这类制程,以免沦于夏虫语冰的窘态。 一、洁净室 一般的机械加工是不需要洁净室(clean room的,因为加工分辨率在数十微米以上,远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界,空间单位都是以微米计算,因此微尘颗粒沾附在制作半导体组件的晶圆上,便有可能影响到其上精密导线布局的样式,造成电性短路或断路的严重后果。 为此,所有半导体制程设备,都必须安置在隔绝粉尘进入的密闭空间中,这就是洁净室的来由。洁净室的洁净等级,有一公认的标准,以class 10为例,意谓在单位立方英呎的洁净室空间内,平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小,洁净度越佳,当然其造价也越昂贵(参见图2-1。 为营造洁净室的环境,有专业的建造厂家,及其相关的技术与使用管理办法如下: 1、内部要保持大于一大气压的环境,以确保粉尘只出不进。所以需要大型鼓风机,将经滤网的空气源源不绝地打入洁净室中。 2、为保持温度与湿度的恒定,大型空调设备须搭配于前述之鼓风加压系统中。换言之,鼓风机加压多久,冷气空调也开多久。 3、所有气流方向均由上往下为主,尽量减少突兀之室内空间设计或机台摆放调配,使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4、所有建材均以不易产生静电吸附的材质为主。 5、所有人事物进出,都必须经过空气吹浴 (air shower 的程序,将表面粉尘先行去除。

6、人体及衣物的毛屑是一项主要粉尘来源,为此务必严格要求进出使用人员穿戴无尘衣,除了眼睛部位外,均需与外界隔绝接触 (在次微米制程技术的工厂内,工作人员几乎穿戴得像航天员一样。当然,化妆是在禁绝之内,铅笔等也禁止使用。 7、除了空气外,水的使用也只能限用去离子水 (DI water, de-ionized water。一则防止水中粉粒污染晶圆,二则防止水中重金属离子,如钾、钠离子污染金氧半(MOS 晶体管结构之带电载子信道 (carrier channel,影响半导体组件的工作特性。去离子水以电阻 率 (resistivity 来定义好坏,一般要求至17.5MΩ-cm以上才算合格;为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡,才能放行使用。由于去离子水是最佳的溶剂与清洁剂,其在半导体工业之使用量极为惊人! 8、洁净室所有用得到的气源,包括吹干晶圆及机台空压所需要的,都得使用氮气(98%,吹干晶圆的氮气甚至要求99.8%以上的高纯氮!以上八点说明是最基本的要求,另还有污水处理、废气排放的环保问题,再再需要大笔大笔的建造与维护费用! 二、晶圆制作 硅晶圆 (silicon wafer 是一切集成电路芯片的制作母材。既然说到晶体,显然是经过纯炼与结晶的程序。目前晶体化的制程,大多是采「柴可拉斯基」(Czycrasky 拉晶法 (CZ法。拉晶时,将特定晶向 (orientation 的晶种 (seed,浸入过饱和的纯硅熔汤 (Melt 中,并同时旋转拉出,硅原子便依照晶种晶向,乖乖地一层层成长上去,而得出所谓的晶棒 (ingot。晶棒的阻值如果太低,代表其中导电杂质 (impurity dopant 太多,还需经过FZ 法 (floating-zone 的再结晶 (re-crystallization,将杂质逐出,提高纯度与阻值。 辅拉出的晶棒,外缘像椰子树干般,外径不甚一致,需予以机械加工修边,然后以X 光绕射法,定出主切面 (primary flat 的所在,磨出该平面;再以内刃环锯,削下一片片的硅晶圆。最后经过粗磨 (lapping、化学蚀平 (chemical etching 与拋光 (polishing 等程序,得出具表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度,与其外径有

芯片制作流程

芯片制作全过程 芯片的制造过程可概分为晶圆处理工序(Wafer Fabrication)、晶圆针测工序(Wafer Probe)、构装工序(Packaging)、测试工序(Initial Test and Final Test)等几个步骤。其中晶圆处理工序和晶圆针测工序为前段(Front End)工序,而构装工序、测试工序为后段(Back End)工序。 1、晶圆处理工序:本工序的主要工作是在晶圆上制作电路及电子元件(如晶体管、电容、逻辑开关等),其处理程序通常与产品种类和所使用的技术有关,但一般基本步骤是先将晶圆适当清洗,再在其表面进行氧化及化学气相沉积,然后进行涂膜、曝光、显影、蚀刻、离子植入、金属溅镀等反复步骤,最终在晶圆上完成数层电路及元件加工与制作。 2、晶圆针测工序:经过上道工序后,晶圆上就形成了一个个的小格,即晶粒,一般情况下,为便于测试,提高效率,同一片晶圆上制作同一品种、规格的产品;但也可根据需要制作几种不同品种、规格的产品。在用针测(Probe)仪对每个晶粒检测其电气特性,并将不合格的晶粒标上记号后,将晶圆切开,分割成一颗颗单独的晶粒,再按其电气特性分类,装入不同的托盘中,不合格的晶粒则舍弃。 3、构装工序:就是将单个的晶粒固定在塑胶或陶瓷制的芯片基座上,并把晶粒上蚀刻出的一些引接线端与基座底部伸出的插脚连接,以作为与外界电路板连接之用,最后盖上塑胶盖板,用胶水封死。其目的是用以保护晶粒避免受到机械刮伤或高温破坏。到此才算制成了一块集成电路芯片(即我们在电脑里可以看到的那些黑色或褐色,两边或四边带有许多插脚或引线的矩形小块)。 4、测试工序:芯片制造的最后一道工序为测试,其又可分为一般测试和特殊测试,前者是将封装后的芯片置于各种环境下测试其电气特性,如消耗功率、运行速度、耐压度等。经测试后的芯片,依其电气特性划分为不同等级。而特殊测试则是根据客户特殊需求的技术参数,从相近参数规格、品种中拿出部分芯片,做有针对性的专门测试,看是否能满足客户的特殊需求,以决定是否须为客户设计专用芯片。经一般测试合格的产品贴上规格、型号及出厂日期等标识的标签并加以包装后即可出厂。而未通过测试的芯片则视其达到的参数情况

HDL开发的流程和工具IC设计流程典型芯片开发步骤

HDL 开发的流程和工具IC 设计流程典型芯片开发步骤 HDL 开发的流程和工具+IC 设计流程+典型芯片开发步 2006-11-23 19:17:04| 分类: IC |字号订阅HDL 相关工具简介 HDL 即Hardware Description Language ,硬件描述语言,主要用来描术电子电路的结构、行为、功能和接口。采用HDL 语言描述电路与传统的利用原理图设计电路有很大的不同,主要特点如下:采用自顶向下的设计方式采用语言描述硬件多种输入方式存档、交流方便便于集体协作便于早期规划电脑辅助完成部分工作电路验证更完善 HDL 语言有多种,现最流行的是VHDL 和Verilog HDL ,并且各有其特点。一般认为VHDL 语法类似于Ada 语言,语法繁锁,关键字较长,学习较困难,对电路的行为描述能力较强,但对开关级电路描述能力不强;Verilog 则类似于C 语言,语法简洁,入门较易,对底层电路描述能力较强,但行为描述能力较VHDL 弱。但VHDL 和Verilog 的市场占有率相当,且各EDA 工具一般都支持两种语言,所以很难断言哪种语言将更有前途。目前两种语言都在发展当

中。最近用C 语言描述硬件电路也已加大了研究力度。 用HDL 语言开发电路一般分为几个阶段:HDL 语言输入、逻辑综合、仿真、布线,适配 这是FPGA/CPLD 开发中所用到的步骤,如果是集成电路开发,则不需适配,在布局、仿真完成后即可到制程厂生产。 输入较常用的输入方式是文本输入方式。一般的HDL 仿真、综合软件或FPGA/CPLD 厂家提供的集成开发环境都包含语法敏感的输入工具,不需要另外寻找。但也有例外,例如 Synopsys 的FPGA Express 就不带编辑器,给使用带来些许不变。Modelsim 所

半导体集成电路工艺流程

集成电路制造工艺流程 晶体的生长 晶体切片成wafer 晶圆制作 功能设计à模块设计à电路设计à版图设计à制作光罩 工艺流程 1) 表面清洗 晶圆表面附着一层大约 2um 的 Al2O3 和甘油混合液保护之 , 在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成 SiO2 缓冲层,用来减小后续中 Si3N4 对晶圆的应力 氧化技术 干法氧化Si( 固 ) + O2 = SiO2( 固 ) 湿法氧化Si( 固 ) +2H2O =SiO2( 固 ) + 2H2 干法氧化通常用来形成,栅极二氧化硅膜,要求薄,界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当 SiO2 膜较薄时,膜厚与时间成正比。 SiO2 膜变厚时,膜厚与时间的平方根成正比。因而,要形成较厚的 SiO2 膜,需要较长的氧化时间。 SiO2 膜形成的速度取决于经扩散穿过 SiO2 膜到达硅表面的 O2 及 OH 基等氧化剂的数量的多少。湿法氧化时,因在于 OH 基在 SiO2 膜中的扩散系数比 O2 的大。氧化反应, Si 表面向深层移动,距离为 SiO2 膜厚的 0.44 倍。因此,不同厚度的 SiO2 膜,去除后的 Si 表面的深度也不同。 SiO2 膜为透明,通过光干涉来估计膜的厚度。这种干涉色的周期约为 200nm ,如果预告知道是几次干涉,就能正确估计。对其他的透明薄膜,如知道其折射率,也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2) 。 SiO2 膜很薄时,看不到干涉色,但可利用 Si 的疏水性和 SiO2 的亲水性来判断 SiO2 膜是否存在。也可用干涉膜计或椭圆仪等测出。 SiO2 和 Si 界面能级密度和固定电荷密度可由 MOS 二极管的电容特性求得。 (100) 面的 Si 的界面能级密度最低,约为 10E+10 -- 10E+11/cm – 2 .e V -1 数量级。 (100) 面时,氧化膜中固定电荷较多,固定电荷密度的大小成为左右阈值的主要因素。 3) CVD(Chemical Vapor deposition) 法沉积一层 Si3N4(Hot CVD 或 LPCVD) 。

IC芯片生产流程

IC芯片生产流程:从设计到制造与封装 2016-06-14 芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出必要的 IC 芯片(这些会在后面介绍)。然而,没有设计图,拥有再强制造能力都没有用,因此,建筑师的角色相当重要。但是 IC 设计中的建筑师究竟是谁呢?本文接下来要针对 IC 设计做介绍。 在 IC 生产流程中,IC 多由专业 IC 设计公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的 IC 芯片,提供不同规格、效能的芯片给下游厂商选择。因为 IC 是由各厂自行设计,所以 IC 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗IC 芯片时,究竟有那些步骤?设计流程可以简单分成如下。

设计第一步,订定目标 在 IC 设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。 规格制定的第一步便是确定 IC 的目的、效能为何,对大方向做设定。接着是察看有哪些协定要符合,像无线网卡的芯片就需要符合 IEEE 802.11 等规範,不然,这芯片将无法和市面上的产品相容,使它无法和其他设备连线。最后则是确立这颗 IC 的实作方法,将不同功能分配成不同的单元,并确立不同单元间连结的方法,如此便完成规格的制定。 设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画,将整体轮廓描绘出来,方便后续制图。在 IC 芯片中,便是使用硬体描述语言(HDL)将电路描写出来。常使用的 HDL 有 Verilog、VHDL 等,藉由程式码便可轻易地将一颗 IC 地功能表

IC集成电路设计工艺流程

集成电路设计工艺流程 晶体的生长 晶体切片成 wafer 晶圆制作 功能设计à模块设计à电路设计à版图设计à制作光罩 工艺流程 1) 表面清洗 晶圆表面附着一层大约 2um 的 Al2O3 和甘油混合液保护之 , 在制作前必须进行化学刻蚀和表面清洗。 2) 初次氧化 有热氧化法生成 SiO2 缓冲层,用来减小后续中 Si3N4 对晶圆的应力 氧化技术 干法氧化 Si( 固 ) + O2 à SiO2( 固 ) 湿法氧化 Si( 固 ) +2H2O à SiO2( 固 ) + 2H2 干法氧化通常用来形成,栅极二氧化硅膜,要求薄,界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当 SiO2 膜较薄时,膜厚与时间成正比。 SiO2 膜变厚时,膜厚与时间的平方根成正比。因而,要形成较厚的 SiO2 膜,需要较长的氧化时间。 SiO2 膜形成的速度取决于经扩散穿过 SiO2 膜到达硅表面的 O2 及 OH 基等氧化剂的数量的多少。湿法氧化时,因在于 OH 基在 SiO2 膜中的扩散系数比 O2 的大。氧化反应, Si 表面向深层移动,距离为 SiO2 膜厚的 0.44 倍。因此,不同厚度的 SiO2 膜,去除后的 Si 表面的深度也不同。 SiO2 膜为透明,通过光干涉来估计膜的厚度。这种干涉色的周期约为 200nm ,如果预告知道是几次干涉,就能正确估计。对其他的透明薄膜,如知道其折射率,也可用公式计算出 (d SiO2) / (d ox) = (n ox) / (n SiO2) 。 SiO2 膜很薄时,看不到干涉色,但可利用 Si 的疏水性和 SiO2 的亲水性来判断 SiO2 膜是否存在。也可用干涉膜计或椭圆仪等测出。

芯片设计过程【芯片设计】

编者按 原文由小熊在线最先发表,介绍了navida公司设计图象处理芯片(GPU)的全过程,本站对文章中一些专业内容进行了修改和补充,让大家可以对大规模芯片设计的过程,以及FPGA在IC 设计中的作用,有一个形象的了解。 前言 人类对视觉信号天生的敏感决定了对图形处理硬件性能的渴求成了现阶段硬件产业最炙手可热的话题。与满足听觉的音频设备相比,现在的图形处理技术水平给图形处理还留有很大的发展空间,这就决定了这个产业的竞争充满了变数,在技术开发和市场推广策略上稍有不慎就会别别人赶超。为了应付激烈的行业竞争,设计出更高性能的图形处理芯片已经成为各个厂商保持自身竞争力水平最重要的手段。今天我就来大家做一次特殊的旅行,了解图形芯片设计研发的全过程,事实上现在绝大多数的芯片设计厂商都是依照这个程序来进行新品研发的。 确定研发方案和硬件语言描述 与任何一个靠生产产品谋求发展的企业一样,设计推出一款新的GPU 的第一步理所当然的是市场的调研和产品的开发规划。在这段时间内,未来产品的相关定位,主要占领的市场范围等话题都被提到桌面上讨论,这些问题讨论的结果最终将决定产品最终的研发方案的大体内容:研发成本,研发周期以及开发过程中需要的资源等等。 接下来就要在研发方案确定的大方向的技术上研究从生产工艺,芯片代工等具体的细节问题进行商议。在成本的限制范围内决定诸如集成晶体管数量等物理参数;紧接着就要在符合生产工艺的芯片代工厂中做出选择了,决定这个的因素很多,当然第一点是能提供生产芯片要求的工艺水平,比如0.15微米,0.13微米,甚至90纳米,其次是代工厂的产品质量和价格因素。当然很多时候芯片在设计的时候就计划使用比较超前的工艺,保证选择的代工厂(即芯片生产的公司比如 1

半导体制造工艺流程

半导体制造工艺流程集团文件发布号:(9816-UATWW-MWUB-WUNN-INNUL-DQQTY-

半导体制造工艺流程 N型硅:掺入V族元素--磷P、砷As、锑Sb P型硅:掺入III族元素—镓Ga、硼B PN结: 半导体元件制造过程可分为 前段(FrontEnd)制程 晶圆处理制程(WaferFabrication;简称WaferFab)、 晶圆针测制程(WaferProbe); 後段(BackEnd) 构装(Packaging)、 测试制程(InitialTestandFinalTest) 一、晶圆处理制程 晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件(如电晶体、电容体、逻辑闸等),为上述各制程中所需技术最复杂且资金投入最多的过程,以微处理器(Microprocessor)为例,其所需处理步骤可达数百道,而其所需加工机台先进且昂贵,动辄数千万一台,其所需制造环境为为一温度、湿度与含尘(Particle)均需控制的无尘室(Clean-Room),虽然详细的处理程序是随着产品种类与所使用的技术有关;不过其基本处理步骤通常是晶圆先经过适当的清洗(Cleaning)之後,接着进行氧化(Oxidation)及沈积,最後进行微影、蚀刻及离子植入等反覆步骤,以完成晶圆上电路的加工与制作。 二、晶圆针测制程

经过WaferFab之制程後,晶圆上即形成一格格的小格,我们称之为晶方或是晶粒(Die),在一般情形下,同一片晶圆上皆制作相同的晶片,但是也有可能在同一片晶圆上制作不同规格的产品;这些晶圆必须通过晶片允收测试,晶粒将会一一经过针测(Probe)仪器以测试其电气特性,而不合格的的晶粒将会被标上记号(InkDot),此程序即称之为晶圆针测制程(WaferProbe)。然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒 三、IC构装制程 IC构装制程(Packaging):利用塑胶或陶瓷包装晶粒与配线以成积体电路 目的:是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。 半导体制造工艺分类 半导体制造工艺分类 一双极型IC的基本制造工艺: A在元器件间要做电隔离区(PN结隔离、全介质隔离及PN结介质混合隔离) ECL(不掺金)(非饱和型)、TTL/DTL(饱和型)、STTL(饱和型)B在元器件间自然隔离 I2L(饱和型) 半导体制造工艺分类 二MOSIC的基本制造工艺:

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