习题六
6.1 可编程逻辑器件有哪些主要特点？
PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。它可以把一个数字系统集成在一片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。
采用PLD设计数字系统和中小规模相比具有如下特点：
(1) 减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。
(2) 增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。
(3) 缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；
(4) 用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；
(5) 由于PLD集成度高，测试与装配的量大大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；
(6) 提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性；
(7) 系统具有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。
6.2 常见PLD器件有哪些主要类型？
常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。也有人把它们分别称为低密度PLD和高密度PLD。
6.3 简述PAL和PLA在结构上的主要区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的PAL器件的输入、输出端个数固定。在PAL器件的两个逻辑阵列中，与阵列可编程，用来产生函数最简与–或式中所必需的乘积项，PAL器件的或阵列不可编程，它完成对指定乘积项的或运算，产生函数的输出。
PLA的逻辑结构与PROM类似，也是由一个与阵列和一个或阵列构成。所不同的是，它的与阵列和或阵列一样是可编程的。而且，n个输入变量的与阵列不再是产生n2个与项，而是有P个与门就提供P个与项，每个与项与哪些变量相关可由编程决定。或阵列通过编程可选择需要的与项相或，形成与–或函数式。由PLA实现的与–或函数式一般是最简与–或表达式。
6.4 说明PAL器件输出及反馈电路的结构类型及其特点。
在品种较多的PAL器件中，其“与”阵列的结构是类同的，不同的是门阵列规模的大小和输出电路的结构。常见的输出结构有组合型输出和寄存器型输出两类。
(1) 组合型输出结构
组合输出型结构适用于组合电路。常见的有或门输出、或非门输出、与或门输出、与或非门输出以及带互补输出端的或门等。或门的输入端数，不尽相同，一般在2~8个之间。有的输
出还兼做输入端。组合型输出结构中包含专用输出结构和可编程输入/输出结构两种。
① 专用输出结构
只包含一个可编程的与逻辑阵列和一个固定的或逻辑阵列。这种结构的输出端只能作输出用，不能作输入用。因电路中不含触发器，所以只能实现组合逻辑电路。输出端可以是或门、或非门，或者互补输出结构。
② 可编程I/O 输出结构
这种输出结构在或门之后增加了一个三态门，如图6.11所示。三态门的控制端由与阵列中第一行的与门输出控制，各与门的输出结果由连接到该积项线上的输入信号确定。当三态门的控制端为零时，或门的输出不能通过三态门输出到I/O 端，此时，三态门的输出为高阻态，对应的I/O 端引线作输入用。来自I/O 端引线的输入信号，通过图中右边的反馈输入缓冲器送到可编程的与阵列中。当三态门的控制端为高电平时，三态门为选通状态，或门的输出通过三态门输出到I/O 端，同时该输出通过反馈输入缓冲器馈送到可编程的与阵列中，故此时对应的I/O 端引线同时具有输入、输出功能。由此可见，通过控制三态门，或门的输出不但可以输出到I/O 端，还可以馈至与阵列作为反馈输入，以实现更复杂的逻辑关系。这种结构为串行数据移位的操作提供双向输出功能。
(2) 寄存器型输出结构
寄存器输出型结构适用于组成时序电路。这种输出结构是在或门之后增加了一个由时钟上升沿触发的D 触发器和一个三态门，并且D 触发器的输出还反馈到可编程的与阵列中进行时序控制。寄存器型输出结构中包含有寄存器输出、异或加寄存器输出和算术运算反馈三种结构。
① 寄存器输出结构
这种结构的输出端有一D 触发器。在时钟的上升沿先将或门输出寄存在D 触发器的Q 端，当使能信号OE 有效时，Q 端的信号经三态缓冲器反相后输出，输出为低电平有效。触发器的Q 输出还可以通过缓冲器反馈送至与阵列的输入端。 因而这种结构的PAL 能记忆原来的状态，实现时序逻辑电路。
② 异或输出结构
这种结构的输出部分有两个或门，它们的输出经异或门进行异或运算后再经D 触发器和三态缓冲器输出。这种结构不仅便于对与–或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行保持操作。
③ 算术选通反馈结构
其特点是D 触发器的输出和可编程的与阵列的某一输入信号经过四种不同的或门运算后,反馈到可编程的与阵列中,使得与阵列的与门输入含有或运算因子。这四种不同的或门运算后得到信号（A+B ）、（B A +）、（+A B ）和（B A +）。
6.5 用PLA 设计一个代码转换电路，将一位十进制数的8421码转换成余3码。
设ABCD 表示8421码，WXYZ 表示余3码，可列出转换电路的真值表如下表所示。
根据真值表写出函数表达式，并按照多输出函数化简法则用卡诺图进行化简，可得到最简“与-或”表达式如下：
D Z
D C
CD Y
D
C
B
D
B
C
B X
BD BC
A W
=+
=
+ +
=
+ +
=
由此可见，全部输出函数只包含9个不同“与”项，所以，该代码转换电路可用一个容量为4–9–4的PLA实现，其阵列图如图所示。
6.6 简述GAL器件和PAL器件的区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的PAL器件的输入、输出端个数固定。在PAL器件的两个逻辑阵列中，与阵列可编程，用来产生函数最简与–或式中所必需的乘积项，PAL器件的或阵列不可编程，它完成对指定乘积项的或运算，产生函数的输出。
PAL特点有：
①双极型工艺制作，熔丝编程方式
②由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。
③通过对与逻辑阵列编程可以获得不同形式的组合逻辑函数。
常见的PAL器件中，输入变量最多的可达20个，与阵列的乘积项有80个，或逻辑阵列输出端最多有10个，每个或门的输入端最多达到16个。
PAL由于采用的是双极型熔丝工艺，一旦编程后不能修改，同时输出结构类型太多，给设计和使用带来不便。
GAL是一种可以多次编程的器件，采用电可擦除的E2CMOS工艺制成，并且在输出端设置了可编程的输出逻辑宏单元OLMC。通过编程可将OLMC设置成不同的工作状态，于是，一片GAL便可实现PAL所有输出电路的工作模式，从而增强了器件的通用性。而且GAL工作速度快，功耗小，是产品开发研制的理想器件。
GAL由输入缓冲器、输出三态缓冲器、与阵列、输出反馈／输入缓冲器、输出逻辑宏单元OLMC（其中包含或门阵列）以及时钟和输出选通信号缓冲器组成。
6.7试说明CPLD采用分区阵列结构的原因。
随着PLD集成规模的增大，器件的阵列大小也随之增大，但当器件的阵列达到一定规
模时，就会使电路传输延时增加，为了避免延时，集成规模较大的CPLD大都采用各种分区的阵列结构。
分区阵列结构，即将整个器件分为若干个区。有的区包含若干个I/O端、输入端及规模较小的与、或阵列和宏单元，相当于一个小规模的PLD；有的区只是完成某些特定的逻辑功能。各区之间可通过几种结构的可编程全局互连总线连接。
CPLD的分区结构种类很多，较常用的有通用互连阵列结构、灵活逻辑单元阵列结构和多阵列矩阵结构等。
6.8 简述通用互连阵列UIM基本结构。
UIM结构中含有快速功能模块FFB和高集成度功能模块FB。两种模块以及I/O模块通过通用互连矩阵连接。FFB和FB都采用GAL型结构。FFB适用于快速编（解）码和高速时序逻辑电路；FB适用于逻辑功能复杂且对时序要求不高的场合及复杂的组合逻辑电路。采用通用互连矩阵UIM进行器件内部逻辑连接，可保证所有连接路径延迟时间相同。
6.9 简述多阵列矩阵MAX基本结构。
MAX结构由逻辑阵列块LAB、I/O模块和可编程互连阵列PIA构成。MAX结构中，每个宏单元有一个可编程的与阵列和一个固定的或阵列，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。每16个宏单元组成一组，构成一个灵活的逻辑阵列模块LAB。多个LAB通过可编程互连阵列PIA和全局总线相连。每个LAB还与相应的I/O控制模块相连，以提供直接的输入和输出通道。
6.10 FPGA和CPLD的主要区别是什么？
CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。CPLD的I/O端数和内含触发器多达数百个，其集成度远远高于可编程逻辑器件PAL和GAL。因此，采用CPLD设计数字系统、体积小、功耗低、可靠性高，具有更多的灵活性。
FPGA的电路结构主要是基于SRAM工艺的查找表结构，它由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。因为这些模块的排列形式和门阵列(GA)中单元的排列形式相似，所以沿用了门阵列这个名称。FPGA属于高密度PLD，其集成度可达百万门/片以上。
数字逻辑第五章课后习题答案 5-1、解：(1) 列出电路的激励函数和输出函数表达式： 1111J K CP CP ==??=? 22321,1J Q K CP Q ?==??=?? 323331 ,1 J Q Q K CP Q ?==?? =?? Q 1n+1)； Q 2n+1); Q 3 n+1) (2) (4) 功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。 1 2 3 4 5 6 7 8 CP Q 1 Q 2 Q 3 时间图
5-2、解：表5.29所示为最小化状态表，根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表 如下，根据D触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图， 二进制状态表 状态编码 D触发器的激励表
5-3、解： 原始状态图 5-4、解：（1）写出电路的激励函数和输出函数表达式： Y 2=x 2+x 12x 1(2)作状态流程表： （3）作时间图：
设输入状态x2x1的变化序列为00 01 11 10 00 10 11 01.初始总态为（x2x1,y2y1）=(00,00). 从本题的状态流程表推演出总响应序列为 总态响应序列表 x2 x1 y2 y1 Z 时间图 （4）电路功能：当输入状态x2x1的变化序列为01 11 10 00时，电路输出高电平1，其余情况输出低电平0.因此，该电平异步时序电路为01 11 10 00序列检测器。 5-5、解： 时间图如下
2003数字逻辑考题 一 填空题 （每空1分，共15分） 1 [19]10=[ 11010 ]Gray （假设字长为5bit ） 2 若X=+1010，则[X]原=（ 00001010 ），[-X]补=（ 11110110 ），（假设字长为8bit ） 3 [26.125]10=[ 1A.2 ]16=[ 00100110.000100100101 ]8421BCD 4 65进制的同步计数器至少有( 7 )个计数输出端。 5 用移位寄存器产生11101000序列，至少需要( 3 )个触发器。 6 要使JK 触发器按'*Q Q =工作，则JK 触发器的激励方程应写为(1,1 )；如果用D 触发器实现这一转换关系，则D 触发器的激励方程应写为( Q ’ )。 7 在最简状态分配中，若状态数为n ，则所需的最小状态变量数应为（[log 2n] ）。 8 有n 个逻辑变量A ，B ，C ….W ，若这n 个变量中含1的个数为奇数个，则这n 个变量相异或的结果应为（ 1 ）。 9 一个256x4bit 的ROM 最多能实现（ 4 ）个（ 8 ）输入的组合逻辑函数。 10 一个EPROM 有18条地址输入线，其内部存储单元有（ 218 ）个。 11 所示CMOS 电路如图Fig.1，其实现的逻辑函数为F=（ A NAND B (AB)' ） （正逻辑）。 二 判断题 （每问2分，共10分） 1 （ T ）计数模为2n 的扭环计数器所需的触发器为n 个。 2 （ F ）若逻辑方程AB=AC 成立，则B=C 成立。 3 （ F ）一个逻辑函数的全部最小项之积恒等于1。 4 （ T ）CMOS 与非门的未用输入端应连在高电平上。 5 （ F ）Mealy 型时序电路的输出只与当前的外部输入有关。 Fig.1 三 （16分） 1 化简下列函数（共6分，每题3分） 1） ()()∑=15,13,11,10,9,8,7,3,2,0,,,m D C B A F 2） ()()()∑∑+=14,5,3,013,12,10,8,6,1,,,d m D C B A F F +E D
数字逻辑第一章习题数字与编码 一、选择题 1、以下代码中为无权码的为（）。 A 8421BCD码 B 、5421BCD码C、余三码D、格雷码 2、一位十六进制数可以用（）二进制数来表示。 A、1 B 、2 C 、4 D 、16 3、十进制数25用8421BCD码表示为（）。 A 10 101 B 、0010 0101 C 、100101 D 、10101 4、在一个8位的存储单元中，能够存储的最大无符号整数是（）。 A（256）10 B 、（127）10 C 、（FF）16 D 、（255）10 5、常用的BCD码有（）。 A、奇偶校验码 B、格雷码 C、8421码 D、余三码 6、与模拟电路相比，数字电路主要的优点有（）。 A、容易设计 B、通用性强 C、保密性好 D、抗干扰能力强 7、下面关于计算机中定点数与浮点数的一些叙述,正确的是_____________ A. 定点数只能表示纯小数 B. 浮点数尾数越长，数的精度就越高 C. 定点数的数值范围一定比浮点数的数值范围大 D. 定点数就是用十进制表示的数
8、下列有关”权值"表述正确的是______________
A. 权值是指某一数字符号在数的不同位置所表示的值的大小 B. 二进制的权值是"二",十进制的权值是"十" C. 权值就是一个数的数值 D. 只有正数才有权值 9. 下列有关”基数”表述正确的是 ______________ A. 基数是指某一数字符号在数的不同位置所表示的值的大小 B. 二进制的基数是"二”，十进制的基数是"十" C. 基数就是一个数的数值 D. 只有正数才有基数 10. 十进制数"13", 用三进制表示为___________ 11. 下列各数都是五进制数，其中 ___________ 对应的十进制数是偶数。 B. 101 12. 一个某进制的数"IAI ” ,其对应十进制数的值为300,则该数为 A. 十^一进制 B. 十二进制 C. 十三进制 D. 十四进制 13. 做无符号二进制加法：()2+(00001001)2= _______ A. B. 1010011 D. 14. 做无符号二进制减法:()2 -(00001001)2= _________ A. B. C. D. 15. 做下列逻辑加法：V 00001001= ___________
第六章（选择、判断共30题） 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是 。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P 控制。 2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是 。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4. N 个触发器可以构成最大计数长度（进制数）为 的计数器。 A.N B.2N C.N 2 D.2N 5. N 个触发器可以构成能寄存 位二进制数码的寄存器。 A.N -1 B.N C.N +1 D.2N 6．五个D 触发器构成环形计数器，其计数长度为 。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者 。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D 码计数器至少需要 个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步 二进制计数器，最少应使用 级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发 器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要 个触发器。 A.10 B.60 C.525 D.31500 13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8位， 完成该操作需要 时间。 A.10μS B.80μS C.100μS D.800m s 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 A.J =A B ，K =B A + B.J =A B ，K =B A C.J =B A +，K =A B D.J =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 A.3 B.4 C.5 D.10 16．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。 A.2 B.3 C.4 D.10
第一章数字逻辑基础作业及参考答案 （） P43 1-11 已知逻辑函数A C C B B A F+ + =，试用真值表、卡诺图和逻辑图表示该函数。解：（1）真值表表示如下： 输入输出 A B C F 0000 0011 0101 0111 1001 1011 1101 1110 （2）卡诺图表示如下： 00011110 0101 1111 由卡诺图可得C B C B A F+ + =＝C B C B A? ? （3）逻辑图表示如下： 1-12 用与非门和或非门实现下列函数，并画出逻辑图。 解：（1）BC AB C B A F+ = ) , , (BC AB? = （2）) + (?) + ( = ) , , , (D C B A D C B A F D C B A+ + + = 题1-12 (1) 题1-12 (2) A BC
1-14 利用公式法化简下列函数为最简与或式。 解：（2）C AB C B BC A AC F +++=C AB C B BC A AC +??= C AB C B C B A C A ++?++?+=)()()( C AB C B C C B C A C A B A ++?++++=)()( C AB C C B C B C A C AB C A C B A C B A ++++++++= C AB C C B C B C A C AB C A C B A C B A ++++++++= C = 解（3）DE E B ACE BD C A AB D A AD F +++++++= DE E B BD C A A ++++= E B BD C A +++= 解（5）))()((D C B A D C B A D C B A F +++++++++= D C AB BCD A ABCD F ++=' D C AB BCD +=ABD BCD += D B AC D B A D C B F ++=)++)(++(=∴ P44 1-15利用卡诺图化简下列函数为最简与或式。 解：（3）)+++)(+++)(+++)(+++(=D C B A D C B A D C B A D C B A F 方法1：)+++)(+++)(+++(=D C B A D C B A D C B A F ))((D C B A D CD D A D C C A D B C B B B A AD AC B A ++++++++++++++= ))((D C B A D C A B AC ++++++= D C BD AD D C A C A C B A D B C B B A D AC ABC AC +++++++++++= D C BD AD C A D B C B B A AC +++++++= 方法2：D C AB CD B A D BC A F ++= F 的卡诺图
习题四部分习题参考答案 4.1 将下列函数简化，并用与非门和或非门画出逻辑电路图。& （3）C B C A D C A B A D C B A F +++=),,,( 解：化简得F=C B C A B A ++ F 的与非式为：F=C B C A B A ?? ，逻辑电路图如图1所示。 F 的或非式为：F=C B A C B A C B A ABC F +++++=+=，逻辑电路 图如图2所示。 图1 图2 4.3分析图4.59所示的逻辑电路图，并说明其逻辑功能。 解：（1）由逻辑电路图写出逻辑表达式并化简可得： D C D B D C D B F D BC D C B D C A D BC D C B D C A F CD ABD CD ABD F +=?=++=??=+=?=012 （2）根据逻辑表达式，其逻辑功能如表所示。 1 C 1 & 1 & & & & & & A B ≥1 0 ≥1 ≥1 ≥1 A C B ≥1 ≥1 F
由真值表可知，DCBA 表示的二进制数，当该值小于等于5，F0＝1，当当该值小于等于10，大于5，F1＝1，当该值小于等于15，大于10，F2=1。 4.4 试分析图4.60 所示的码制转换电路的工作原理 答：①写出逻辑表达式 001G B B =⊕ 112G B B =⊕ 223G B B =⊕ 33G B = D C B A F2 F1 F0 输 入 输 出 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0
数字逻辑复习 第一章 开关理论 考点：1.进制的转换(选择填空) 2.逻辑函数的化简 3.卡若图化简 4. 用与非门进行逻辑设计 课后试题 用布尔代数化简下列各逻辑函数表达式 9.将下列函数展开为最小项表达式 (1) F(A,B,C) = Σ(1,4,5,6,7) (2) F(A,B,C,D) = Σ(4,5,6,7,9,12,14) 10.用卡诺图化简下列各式 （1）C AB C B BC A AC F +++= 化简得F=C (2)C B A D A B A D C AB CD B A F ++++=
F=D A B A + （3） F(A,B,C,D)=∑m(0,1,2,5,6,7,8,9,13,14) 化简得F=D BC D C A BC A C B D C ++++ (4) F(A,B,C,D)=∑m(0,13,14,15)+∑?(1,2,3,9,10,11) 化简得F=AC AD B A ++ 11.利用与非门实现下列函数，并画出逻辑图。 F=))((D C B A ++=))((D C B A
A B C D 参考试题： 1、C A BC C A AB C B A F ++++=),,(1 (用代数法化简) 1 )1(1=+++=+++=++++=B C C A C B C A A C BC C A B A F 2、∑∑+=m d D C B A F )5,2,0()14,13,12,10,9,8,6,4(),,,(2（用卡诺图法化简） 3、用公式法化简逻辑函数：Y ＝A'BC +(A+B')C 答：Y ＝A'BC +(A+B')C ＝（A'B ）C ＋（A'B ）' C ＝C 4．什么叫组合逻辑电路中的竞争－冒险现象？消除竞争－冒险现象的常用方法有哪些？ 答：由于竞争而在电路输出端可能产生尖峰脉冲的现象叫竞争－冒险现象。 消除竞争－冒险现象的常用方法有：接入滤波电容，引入选通脉冲，修改逻辑设计。 5、用卡诺图化简下列逻辑函数 ∑=)15,14,13,12,10,9,8,2,1,0(),,,(m D C B A F C A D F +=2
第一章 1.1 将下列二进制数转换为等值的十进制数和十六进制数。 （100010111 ）2 ；（1101101 ）2 ；（0.01011111 ） 2 ；（11.001 ）2 。 1.2 将下列十六进制数转换为等值的二进制数和十进制数。 （8C ）16 ；（3D.BE ）16 ；（8F .FF ）16 ；（10.00 ）16 。 1.3 将下列十进制数转换为等值的二进制数和十六进制数。 （37 ）10 ；（51 ）10 ；（25.25 ）10 ；（0.75 ）10 。 1.4 用逻辑代数的基本公式和常用公式将下列逻辑函数化为最简与或式。 （ 1 ） （ 2 ） （ 3 ） （ 4 ） （ 5 ） 1.5 将下列函数化为最小项表达式。 （ 1 ） （ 2 ） （ 3 ） 1.6 用卡诺图化简法将下列逻辑函数化为最简与或式。
（ 1 ） （ 2 ） （ 3 ） （ 4 ） （ 5 ），约束条件为 1.7 逻辑代数中三种最基本的逻辑运算是什么？ 1.8 任意两个不同的最小项之积恒为。 1.9 逻辑变量A 、B 、C 的全部最小项之和恒为。 1.10 8421BCD 码（10001000 ）对应的余3 码为。 1.11 函数的最简与或式是。 ; ; ; ; 1.12 的原函数。 ; ; 1.13 以下的逻辑式中，正确的是。
则则 第二章 2.1 在逻辑电路中，以1 表示高电平，以0 表示低电平的逻辑关系称为逻辑。 2.2 用于实现基本逻辑运算的电子电路通称为。 2.3 要封锁一个或门（即输出恒为高电平），可将其中一个输入端接电平。 2.4 要封锁一个与门（即输出恒为低电平），可将其中一个输入端接电平。 2.5 三态输出门电路的三种输出状态是、和。 2.6 输出能实现线与（即输出端并联）的门电路有。 2.7 若将8 个三态门的输出端共用一条数据线，则在任何时刻应至少有个三态门的输出端处于高阻状态。 2.8 二极管门电路如下图所示，已知二极管、的导通压降为，当时，输出是。 2.9 在下列各TTL 门电路中，的是图。 a b c d
数字逻辑试题1答案 一、填空：（每空1分，共20分） 1、（20.57）8 =（ 10.BC ）16 2、(63.25) 10= ( 111111.01 )2 3、（FF ）16= ( 255 )10 4、[X]原=1.1101，真值X= -0.1101，[X]补 = 1.0011。 5、[X]反=0.1111，[X]补= 0.1111。 6、-9/16的补码为1.0111，反码为1.0110 。 7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 0101 8、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。 9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。 10、1⊕⊕=B A F ，其最小项之和形式为_ 。AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。 12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。 13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。 二、简答题（20分） 1、列出设计同步时序逻辑电路的步骤。（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动 2、化简)(B A B A ABC B A F +++=（5分） 答：0=F 3、分析以下电路，其中RCO 为进位输出。（5分） 答：7进制计数器。
4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。（5分） 5分 注：答案之一。 三、分析题（30分） 1、分析以下电路，说明电路功能。（10分） 解： ∑∑==) 7,4,2,1()7,6,5,3(m Y m X 2分 A B Ci X Y 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 8分
第一章 数字逻辑电路基础 一、填空题 1、模拟信号的特点是在 和 上都是 变化的。（幅度、时间、连续) 2、数字信号的特点是在 和 上都是 变化的。（幅度、时间、不连续) 3、数字电路主要研究 与 信号之间的对应 关系。(输出、输入、逻辑） 4、用二进制数表示文字、符号等信息的过程称为_＿_____＿_____。(编码) ５、()11011(2= 10),()1110110(2= 8),()21(10= 2)。（２７、１6６、10101) 6、()101010(2= 10),()74(8= 2),()7(16=D 2)。（42、1１11００、１10101１1） 7、最基本的三种逻辑运算是 、 、 。（与、或、非) ８、逻辑等式三个规则分别是 、 、 。（代入、对偶、反演） 9、逻辑函数化简的方法主要有 化简法和 化简法。(公式、卡诺图) 10、逻辑函数常用的表示方法有 、 和 。（真值表、表达式、卡诺图、逻辑图、波形图五种方法任选三种即可) 1１、任何一个逻辑函数的 是唯一的,但是它的 可有不同的形式,逻辑函数的各种表示方法在本质上是 的，可以互换。（真值表、表达式、一致或相同) 12、写出下面逻辑图所表示的逻辑函数Y= 。（C B A Y )(+=) 13、写出下面逻辑图所表示的逻辑函数Y= 。())((C A B A Y ++=) １４、半导体二极管具有 性，可作为开关元件。（单向导电)
1５、半导体二极管 时，相当于短路; 时，相当于开路。（导通、截止） 1６、半导体三极管作为开关元件时工作在 状态和 状态。（饱和、截止) 二、判断题 1、十进制数74转换为842１BCD 码应当是BCD 8421)01110100(。（√) 2、二进制只可以用来表示数字，不可以用来表示文字和符号等。(╳） 3、十进制转换为二进制的时候，整数部分和小数部分都要采用除２取余法。（╳） ４、若两个函数相等,则它们的真值表一定相同；反之,若两个函数的真值表完全相同，则这两个函数未必相等。(╳) 5、证明两个函数是否相等,只要比较它们的真值表是否相同即可。（√） 6、在逻辑函数表达式中,如果一个乘积项包含的输入变量最少,那么该乘积项叫做最小项。(╳） 7、当决定一件事情的所有条件全部具备时,这件事情才发生，这样的逻辑关系称为非。（╳） 8、在全部输入是“0”的情况下，函数B A Y +=运算的结果是逻辑“０”。( ╳) 9、逻辑变量取值的0和１表示事物相互独立而又联系的两个方面。（√) 10、在变量A 、Ｂ取值相异时,其逻辑函数值为1,相同时为0，称为异或运算。（√) 11、逻辑函数的卡诺图中,相邻最小项可以合并。(√) 12、对任意一个最小项,只有一组变量取值使得它的值为1.（√） １3、任意的两个最小项之积恒为0。(√) 14、半导体二极管因为其有导通、截止两种工作状态，所以可以作为开关元件使用；半导体三极管因为其有饱和、截止、放大三种工作状态,所以其不可以作为开关元件使用。(╳) １５、半导体二极管、三极管、MOS 管在数字电路中均可以作为开关元件来使用。（√） 三、选择题 1、下列哪些信号属于数字信号(B ）。 A 、正弦波信号 B 、时钟脉冲信号 C 、音频信号 Ｄ、视频图像信号 2、数字电路中的三极管工作在(C ）。 A 、饱和区 Ｂ、截止区 C 、饱和区或截止区 Ｄ、放大区 ３、十进制整数转换为二进制数一般采用（A) A 、除2取余法 B 、除２取整法 C 、除10取余法 D 、除１0取整法 4、将十进制小数转换为二进制数一般采用（B) A 、乘2取余法 B 、乘２取整法 C 、乘１0取余法 D 、乘10取整法 5、在(Ａ）的情况下,函数B A Y +=运算的结果是逻辑“0”
自我检测题 1．（26.125）10=（11010.001）2 =（1A.2）16 2．（100.9375）10=（1100100.1111）2 3．（1011111．01101）2=（ 137.32 ）8=（95.40625）10 4．（133.126）8=（5B.2B ）16 5．（1011）2×（101）2=（110111）2 6．（486）10=（010*********）8421BCD =（011110111001）余3BCD 7．（5.14）10=（0101.00010100）8421BCD 8．（10010011）8421BCD =（93）10 9．基本逻辑运算有 与 、或、非3种。 10．两输入与非门输入为01时，输出为 1 。 11．两输入或非门输入为01时，输出为 0 。 12．逻辑变量和逻辑函数只有 0 和 1 两种取值，而且它们只是表示两种不同的逻辑状态。 13．当变量ABC 为100时，AB +BC = 0 ，（A +B ）（A +C ）=__1__。 14．描述逻辑函数各个变量取值组合和函数值对应关系的表格叫 真值表 。 15． 用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫 逻辑表达式 。 16．根据 代入 规则可从B A AB +=可得到C B A ABC ++=。 17．写出函数Z =ABC +（A +BC ）（A +C ）的反函数Z =））（C A C B A C B A ++++)((。 18．逻辑函数表达式F =（A +B ）（A +B +C ）（AB +CD ）+E ，则其对偶式F ＇= __（AB +ABC +（A +B ）（C +D ））E 。 19．已知CD C B A F ++=）（，其对偶式F ＇=D C C B A +??+）（。 20．ABDE C ABC Y ++=的最简与-或式为Y =C AB +。 21．函数D B AB Y +=的最小项表达式为Y = ∑m （1,3,9,11,12,13,14,15）。 22．约束项是 不会出现 的变量取值所对应的最小项，其值总是等于0。 23．逻辑函数F （A ,B ,C ）=∏M （1,3,4,6,7），则F （A ,B ,C ）=∑m （ 0，2，5）。 24．VHDL 的基本描述语句包括 并行语句 和 顺序语句 。 25．VHDL 的并行语句在结构体中的执行是 并行 的，其执行方式与语句书写的顺序无关。 26．在VHDL 的各种并行语句之间，可以用 信号 来交换信息。 27．VHDL 的PROCESS （进程）语句是由 顺序语句 组成的，但其本身却是 并行语句 。 28．VHDL 顺序语句只能出现在 进程语句 内部，是按程序书写的顺序自上而下、一条一条地执行。 29．VHDL 的数据对象包括 常数 、 变量 和 信号 ，它们是用来存放各种类型数据
第1章 数字逻辑基础 1－1 将下列二进制数转换为十进制数。 (1) 2(1101) (2) 2(10110110) (3) 2(0.1101) (4) 2(11011011.101) 解 （1）3210210(1101)12120212(13)=?+?+?+?= （2）75421210(10110110)1212121212(182)=?+?+?+?+?= （3） 124210(0.1101)1212120.50.250.0625(0.8125)---=?+?+?=++= （4） 76431013210 (11011011.101)22222222 12864168210.50.125 (219.625)--=+++++++=+++++++= 1－2 将下列十进制数转换为二进制数和十六进制数 (1) 10(39) (2) 10(0.625) (3) 10(0.24) (4) 10(237.375) 解 （1）10216(39)(100111)(27)== (2) 10216(0.625)(0.101)(0.A)== （3）近似结果： 16210)3.0()00111101.0()24.0(D =≈ (4) 10216(237.375)(1110'1101.011)(0ED.6)== 1－3 将下列十六进制数转换为二进制数和十进制数 (1) 16(6F.8) (2) 16(10A.C) (3) 16(0C.24) (4) 16(37.4) 解 （1） 16210(6F.8)(1101111.1)(111.5)== (2) 16210(10A.C)(1'0000'1010.11)(266.75)== (3) 16210(0C.24)(1100.0010'01)(12.140625)== (4) 16210(37.4)(11'0111.01)(55.25)== 1－4 求出下列各数的8位二进制原码和补码 (1) 10(39)- (2) 10(0.625) (3) 16(5B) (4) 2(0.10011)- 解 （1）10(39)(1'0100111)(1'1011001)-==原码补码 (2) (0.1010000)(0.1010000)==10原码补码(0.625) (3) 16(5B)(01011011)(01011011)==原码补码 (4) 2(0.10011)(1.1001100)(1.0110100)-==原码补码
习题4解答 4-1 试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。 解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。 化简后的函数 4-2 试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。 真值表：逻辑函数表达式： C B A C B A C B A C B A Y? ? + ? ? + ? ? + ? ? = C B A⊕ ⊕ =) ( ACD D C B D B A D C B ACD D C B D B A D C B ACD D C B D B A D C B F ? ? ? ? ? ? ? = + + ? ? + ? ? = + + ? ? + ? ? = 逻辑图 B A C D F
4-3 用与非门设计四变量多数表决电路。当输入变量A 、B 、C 、D 有三个或三个以上为1时输出为1，输入为其他状态时输出为0。 解： 真值表： 先用卡诺图化简，然后变换成与非-与非表达式： 逻辑函数表达式： 4-4 用门电路设计一个代码转换电路，输入为4位二进制代码，输出为 4位循环码。 解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。 ACD BCD ABC ABD ACD BCD ABC ABD ACD BCD ABC ABD Y ???=+++=+++=逻辑图
真值表： 卡诺图化简： 化简后的逻辑函数： Y 1的卡诺图 Y 2的卡诺图 Y 3的卡诺图 Y 4的卡诺图 A Y =1B A B A B A Y ⊕=+=2C B C B C B Y ⊕=+=3D C D C D C Y ⊕=+=4Y Y 逻辑图
第一章 1. 什么是模拟信号？什么是数字信号？试举出实例。 解答 模拟信号-----指在时间上和数值上均作连续变化的信号。例如，温度、压 力、交流电压等信号。 数字信号-----指信号的变化在时间上和数值上都是断续的，阶跃式的，或者说是离散的，这类信号有时又称为离散信号。例如，在数 字系统中的脉冲信号、开关状态等。 2. 数字逻辑电路具有哪些主要特点？ 解答 数字逻辑电路具有如下主要特点： ●电路的基本工作信号是二值信号。 ●电路中的半导体器件一般都工作在开、关状态。 ●电路结构简单、功耗低、便于集成制造和系列化生产。产品价格低 廉、使用方便、通用性好。 ●由数字逻辑电路构成的数字系统工作速度快、精度高、功能强、可 靠性好。 3. 数字逻辑电路按功能可分为哪两种类型？主要区别是什么？ 解答 根据数字逻辑电路有无记忆功能，可分为组合逻辑电路和时序逻辑电路两类。 组合逻辑电路：电路在任意时刻产生的稳定输出值仅取决于该时刻电路 输入值的组合，而与电路过去的输入值无关。组合逻辑 电路又可根据输出端个数的多少进一步分为单输出和 多输出组合逻辑电路。 时序逻辑电路：电路在任意时刻产生的稳定输出值不仅与该时刻电路的输 入值有关，而且与电路过去的输入值有关。时序逻辑电 路又可根据电路中有无统一的定时信号进一步分为同 步时序逻辑电路和异步时序逻辑电路。 4. 最简电路是否一定最佳？为什么？
解答 一个最简的方案并不等于一个最佳的方案。最佳方案应满足全面的性能指标和实际应用要求。所以，在求出一个实现预定功能的最简电路之后，往往要根据实际情况进行相应调整。 5. 把下列不同进制数写成按权展开形式。 (1) (4517.239)10 (3) (325.744)8 (2) (10110.0101)2 (4) (785.4AF)16 解答 （1）(4517.239)10 = 4×103＋5×102＋1×101＋7×100＋2×10-1 ＋3×10-2＋9×10-3 （2）(10110.0101)2 = 1×24＋1×22＋1×21＋1×2-2＋1×2-4 （3）(325.744)8 = 3×82＋2×81＋5×80＋7×8-1＋4×8-2＋4×8-3 (4) (785.4AF)16 = 7×162＋8×161＋5×160＋4×16-1＋10×16-2 ＋15×16-3 6.将下列二进制数转换成十进制数、八进制数和十六进制数。 （1）1110101 (2) 0.110101 (3) 10111.01 解答 （1）（1110101）2= 1×26＋1×25＋1×24＋1×22＋1×20
习题一 1.1 把下列不同进制数写成按权展开式: ⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3 ⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4 ⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3 ⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-3 1.2 完成下列二进制表达式的运算: 1.3 将下列二进制数转换成十进制数、八进制数和十六进制数： ⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10 ⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10 ⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)10 1.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位： ⑴(29)10=(1D)16=(11101)2=(35)8 ⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8 ⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)8
1.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除? 解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除. 1.6 写出下列各数的原码、反码和补码： ⑴0.1011 [0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011 ⑵0.0000 [0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000 ⑶-10110 [-10110]原=110110; [-10110]反=101001; [-10110]补=101010 1.7 已知[N]补=1.0110,求[N]原,[N]反和N. 解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.1010 1.8 用原码、反码和补码完成如下运算： ⑴0000101-0011010 [0000101-0011010]原=10010101； ∴0000101-0011010=-0010101。 [0000101-0011010]反=[0000101]反+[-0011010]反=00000101+11100101=11101010 ∴0000101-0011010=-0010101 [0000101-0011010]补=[0000101]补+[-0011010]补=00000101+11100110=11101011 ∴0000101-0011010=-0010101 ⑵0.010110-0.100110 [0.010110-0.100110]原=1.010000； ∴0.010110-0.100110=-0.010000。 [0.010110-0.100110]反=[0.010110]反+[-0.100110]反=0.010110+1.011001=1.101111
习题五 5.1 分析图5.35所示的脉冲异步时序电路。 解：各触发器的激励方程和时钟方程为: 1K J 11==；1K ,Q J 232==；1K ,Q Q J 3323== CP CP 1=；132Q CP CP == ∴各触发器的状态方程为： 11n 1Q Q =+ （CP 的下降沿触发）； 321n 2 Q Q Q =+ （Q 1的下降沿触发）； 3 21 n 3Q Q Q =+ （Q 1的下降沿触发） 该电路是一能自启动的六进制计数器。 5.2 已知某脉冲异步时序电路的状态表如表5.29所示，试用D 触发器 和适当的逻辑门实现该状态表描述的逻辑功能。 解：表5.29所示为最小化状态表。根据状态分配原则，无“列”相邻 （行相邻在脉冲异步时序电路中不适用。），在“输出” 相邻中，应 给AD 、AC 分配相邻代码。取A 为逻辑0，如下卡诺图所示，状态赋 值为：A=00，B=11；C=01；D=10。于是，二进制状态表如下，根据 D 触发器的激励表可画出CP 2、D 2、CP 1、D 1、Z 的卡诺图，得到激励函数和输出函数，以及画出所设计的脉冲异步时序电路。
得激励方程和输出方程： 22x CP =； 32212x x Q x D ++=； 3221x x Q CP +=； 31211x Q x Q D +=； )Q Q (x Q x Q x Z 2 132313+=+=。 5.3 设计一个脉冲异步时序电路，该电路有三个输入端x 1、x 2和x 3，一个输出端Z 。仅当输入序列x 1-x 2-x 3出现时，输出Z 产输出脉冲，并且与输入序列的最后一个脉冲重叠。试作出该电路的原始状态图和状态表。 解：
《数字逻辑与电路》复习题 第一章数字逻辑基础（数制与编码） 一、选择题 1．以下代码中为无权码的为CD。 A. 8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 2．以下代码中为恒权码的为AB 。 A.8421BCD码 B. 5421BCD码 C. 余三码 D. 格雷码 3．一位十六进制数可以用 C 位二进制数来表示。 A. １ B. ２ C. ４ D. 16 4．十进制数25用8421BCD码表示为 B 。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。 A.（256）10 B.（127）10 C.（FF）16 D.（255）10 6．与十进制数（53.5）10等值的数或代码为ABCD 。 A. (0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8 7．与八进制数(47.3)8等值的数为：A B。 A.(100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)2 8.常用的B C D码有C D。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 二、判断题（正确打√，错误的打×） 1. 方波的占空比为0.5。（√） 2. 8421码1001比0001大。（×） 3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（√） 4．格雷码具有任何相邻码只有一位码元不同的特性。（√） 5．八进制数（17）8比十进制数（17）10小。（√） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（√） 7．十进制数（9）10比十六进制数（9）16小。（×） 8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。（√） 三、填空题
学习中心/函授站_ 姓名学号 西安电子科技大学网络与继续教育学院 2020 学年下学期 《数字逻辑电路》期末考试试题 （综合大作业） 题号一二三四总分 题分30 10 30 30 得分 考试说明： 1、大作业试题于2020 年10 月15 日公布： （1）毕业班学生于2020 年10 月15 日至2020 年11 月1 日在线上传大作业答卷； （2）非毕业班学生于2020 年10 月22 日至2020 年11 月8 日在线上传大作业答卷； （3）上传时一张图片对应一张A4 纸答题纸，要求拍照清晰、上传完整； 2、考试必须独立完成，如发现抄袭、雷同均按零分计； 3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写 完成，要求字迹工整、卷面干净。 一、单项选择题（每小题2 分，共40 分） 1、下列各数中与十进制数101 不相等的数是（ D ）。 A．（0100 0011 0100）余3BCD B．（141）8C．（1100101）2D．（66）16 2、八进制数（35）8的8421BCD 是（ B ）。 A．0011 1000B．0010 1001C．0011 0101D．0010 1100 3、为使与非门输出为1 则输入（ A ）。 A．只要有0 即可B．必须全为0C．必须全为1D．只要有1 即可 4、函数F AC BC AB与其相等的表达式是（ B ）。 A．BC B．C+AB C．AC AB D．AB
5、使函数F AB AC BC 等于 0 的输入 ABC 的组合是（ C ）。 A ．ABC=111 B ．ABC=110 C ．ABC=100 D ．ABC=011 6、四变量的最小项ABCD 的逻辑相邻项是（ A ）。 A ．ABCD B ．ABCD C ．ABC D D ．ABCD 7、函数F ABC B .C (A D )BC 的对偶式是（ C ）。 A ． G (A B C )(B C )(AD B C ) B ．G A B C (B C )AD B C C ．G A B C (B C )(A D B C ) D ．G A B C (B C )A D B C 8、F A B C ADE BDE ABC 的最简式为（ A ）。 A ．1 B ．ABC DE C ．ABC D ．A+BDE+CDE 9、 函数F AC BC AB 的最简与非式为（ D ）。 10、 函数F A B C A .B .D AC ACD AB .D 的最简与或式为 （ D ）。 A ．F BC AD B ．F B C AD C ．F AB AC BD D ．F AB AC BD 11、 函数F (ABCD ) (0,1,3,4,5,7,12)，约束条件为BCD ABD 0 ，其 最简与或非式是（ C ）。 A ．F A .C AD BD B ．F CD AB AD A ． B ． C ． D ． B A B A C B C B B A . C A B A . . A B C A