硬件描述语言实验三：四位加法器实验
1、实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL 语言RTL描述方式的编写方法。
2、实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。
3、实验要求：设计一个四位加法器，实体名称为“adder4”,其引脚与功能如下表。
4、实验步骤：①建立工程、②编辑代码、③编译及修改错误、④建立仿真波形并仿真、⑤根据仿真结果分析设计是否正确。
实验报告要求：实验报告头部写明实验题目、实验人姓名、实验人学号，实验地点、实验时间等。实验报告正文写明实验名称、实验目的、实验环境、设计要求、实验步骤、实验结果及分析。
提示：模块内部（构造体说明部分）需要定义三个连接线，定义语句为：signal c0,c1,c2 : std_logic
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY adder4 IS
PORT
(
a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
ci : IN STD_LOGIC;
s : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
co : OUT STD_LOGIC
);
END adder4;
ARCHITECTURE rtl OF adder4 IS
signal c0,c1,c2 : STD_LOGIC;
BEGIN
s(0) <= a (0) xor b(0) xor ci;
s(1) <= a (1) xor b(1) xor c0;
s(2) <= a (2) xor b(2) xor c1;
s(3) <= a (3) xor b(3) xor c2;
c0<= (a(0) and b(0)) or (a(0) and ci) or (b(0) and ci);
c1<= (a(1) and b(1)) or (a(1) and c0) or (b(1) and c0);
c2<= (a(2) and b(2)) or (a(2) and c1) or (b(2) and c1);
co<= (a(3) and b(3)) or (a(3) and c2) or (b(3) and c2);
END rtl;