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Release Notes for Altium Designer Version 14.3 - 2014-07-10

Release Notes for Altium Designer Version 14.3 - 2014-07-10
Release Notes for Altium Designer Version 14.3 - 2014-07-10

Release Notes for Altium Designer Version 14.3

Submitted by maria.ma@https://www.doczj.com/doc/6c11056360.html, on Thu, 05/29/2014 - 06:58

Key feature highlights

Via Shielding Tool Enhanced Teardrop Control

Unused Pad Shape Removal Length Tuning Enhancements

Interactive Routing Improvements Controlling the Routing to an SMD Pad Automatic Routing Neck-Down Chamfered Routing

Enhanced Polygon Editing and Management Enhanced Editing of Polygonal Shapes Enhanced PCB Filter Panel PCB Fixed Single Selection Order Refactored Clearance Design Rule Automatic Component Rotation on Polar

Grid

Enhanced Jumper Support Extended use of 'Flipped On Layer' Property Export a STEP Model of a Folded Board Improved Diagonal Thermal Connections PADS Importer Enhancements xDx Designer Importer

IPC-7351B Compliance ActiveBOM Enhancements

Enhancements to Variants Supplier Enhancements

Schematic Wire Drag Improvements Delete a Selected Wire Segment in

Schematic

Schematic Font Improvements Specify Text Margins for Text Frames and

Notes

Verilog Include Paths and Defines Dialog-based New Project Creation

Smart PDF Enhancements System & Performance Enhancements

File-less Editing in an Altium Vault CmpLib Editor Improvements

Vaults Panel Enhancements

Version 14.3.13

Build:34012 Date: 09 July 2014

Layer Stack Manager could be started now if .Net 4.5 is not installed

Version 14.3.12

Build:33957 Date: 01 July 2014

3386Invalid pointer error fixed in cmplib editor when working with component libraries created in older versions

3237Fixed error where Objects were accessed after being destroyed when working with the Filter panel

3302Resolved application error on Windows XP when a PCB was reopened during Altium Designer start up

3373Alternate part information no longer erased when original library is not accessible anymore

3378Manually adding a Vault in the Preferences dialog would sometimes causes an invalid handle error, this no no longer occurs

3284Select Next command could cause a crash in certain conditions, this has been resolved 3355Variant Management dialog, Set Selected As Alternate no longer causes an error 3358Footprint changes done through the Footprint Manager are now preserved

3454Errors caused by the XSpice Model Wizards have been resolved

Version 14.3.11

Build:33708 Date: 13 June 2014

3241Exception no longer happens when copy/pasting component in cmplib editor.

3280Selecting an object in the PCB workspace now correctly selects that object in the PCB panel (Nets mode).

3296Alternate parts are no longer removed when opening an older design that includes variants.

3301Model and parameter inheritance in CmpLib files is now correctly handled when opening an older version CmpLib in AD14.3.

3273Handling of duplicate UIDs has been strengthened, to ensure that the compiled project correctly synchronizes with the PCB.

3304Editing a Part Choice List with insufficient rights no longer causes an exception.

Version 14.3.10

Build:33625 Date: 4 June 2014

3219PCB Release process now continues correctly when non project documents are encountered. 3221Component variant parameters can now be changed back to their original values.

3222BOM documents can now update alternate variant components from database parameters.

3234Schematic connection highlighting no longer cause incorrect results after deleting wire segments.

3244The polygon pour order is now used correctly when rebuilding polygons. BC:4283 3245Varied components can now be restored to their original Fitted state.

3249PCB Design View layer visibility is now working correctly.

3256PCB string formatting issues when pasting from MS Excel documents has been fixed. 3278Polygon Pours now use the correct clearance rule values when rebuilding polygons.

Version 14.3.9

Build:33548 Date: 29 May 2014

1053RS Components and Future Electronics Suppliers have been added as new extensions. 1113STEP Export now supports folded state of the PCB design.

1290Opening OutJob BOM report no longer generates "Could not convert variant of type" errors. 1510New front end VHDL and Verilog compilers have been included in Altium Designer.

1583Smart PDF paper sizes are now maintained regardless of Default Printer settings. BC:2009

1595A problem in the Signal Integrity extension causing an access violation when parsing certain comment fields has been fixed.

1623Objects are now pushed even if the object being moved has a violation. BC:1067

1628PCB Polygons now pour correctly when remove necks setting is greater than Electrical clearance. BC:678

1631Schematic Multi-Part components are now displayed using the Alpha Numeric Suffix preference in the Libraries and SCH Library Panels. BC:291

1632P-CAD and PADS PCB Importer fixes incorrect component rotations. 1640Schematic wire dragging has been greatly improved. BC:3216

1649Altium Designer now supports file-less editing of vault data. Right-click on Item in vault to edit model, component or managed sheet.

1650Vaults panel right-click menu enhanced to support logical behavior throughout the panel, for example right-click in search results to place, or add to content cart.

1661Generate Board Edge Rout Paths option (NC Drill Setup dialog) now supports complex and curved board shapes. BC:821BC:705

1696Solder and Paste Masks are now rendered correctly with Embedded Board Arrays. BC:3790 1702Variants now support the ability to specify a different (alternate) component. BC:1921 1704ActiveBOM document memory management has been improved.

1835Schematic wire segments can now be individually deleted. BC:829BC:3410BC:1501 BC:1223

1853PADS Logic Importer has been updated. Fixes to Port Sizes and Designator naming.

1871Via Shielding tool has been added. Tools>>Via Stitching/Shielding>>Add Shielding to Net. 1873Unused Pad Removal tool has been added. Tools>>Remove Unused Pad Shapes.

1875Polygon Pour thermal connections now correctly connect to the corners of pads, rather than the center.

1876PCB Interactive Length Tuning tool (and gauge) has been improved and patterns can now be modified after placement.

1877PCB track chamfering has been added. Tools>>Convert>>Convert Selected Tracks to Chamfered Path.

1880Differential Pair rule now displays metric values correctly for Gap values. 1881Moving Rooms has been greatly improved.

1884PADS Importer has been improved and supports version 9.5 files.

1885PCB object selection popup can now be disabled in PCB Preferences. Pressing TAB will cycle through overlapping objects.

1886PCB component placement now uses the Polar Grid to allow automatic rotation to the origin of the grid.

1889Memory leaks while debugging discrete CPUs have been fixed.

1895PCB Nets Panel has been updated with Min, Max and Estimated Length columns and uses color coding (green, yellow, red) to indicate range values.

1897Moving Vias with connected tracks has been improved. 1899Refactor clearance rule into grid form.

1901Now the used part of the via has been taken into account when calculating the routed length of net.

1903PCB Teardrop tool has been improved providing more control over generated teardrop shapes. 1906Interactive Routing now supports automatic neck down while routing through rooms.

1915IPC-7351B-Compliant IPC Wizard added packages: CAPAE, DFN, LGA, PQFN, PSON, SODFL, SOF, SON, SOTFL.

1921ActiveBOM documents now support Variants and includes a Variants toolbar.

1927CmpLib editor has been extensively updated to improve usability & release process, including: simplified presentation with column-based filtering, grouping, horizontal scrolling, multi-select, drag and drop models from Vault, and right-click model editing.

1928?± character is now included in PDFs for all language regions.

1933Schematic text drawing of Japanese characters has been improved. 1943Top and bottom paste masks are displayed correctly in Layer Stack Table.

1946Access violations associated with switching between Sch and SchLib documents and making library edits has been fixed through investigation of crash reports.

1955ActiveBOM now supports components with different values but using same Design Item IDs. 1970New PCB SMT Design Rule - "SMD Entry".

1973Schematic Fonts can now be copied/pasted in the Inspector Panel.

1974Schematic Power Objects now include Font property.

1975Schematic Text Frames now support text margins.

1977Schematic Update From Libraries now correctly ignores parameter changes that have been excluded from ECO.

1982'PCB Density Map' can be displayed successfully in 2D Mode.

1994PCB Component "Flipped On Layer" property has been added to Inspector, FSO and List Panels. BC:3864

2090PCB Polygon Pour Vertices editing has been improved. 2111PCB GDI support has been removed.

2120Gerber output of octagonal pad shapes now accurately matches the PCB octagonal pad shapes.

2122PCB Polygon Pour Shelving has been replaced with Unpoured. Commands added to Polygon menus and Polygon Manager dialog. Loading earlier version designs will change shelved polygons to unpoured state.

2123PCB Clearance Rule introduces a new "minimum clearance matrix".

2142Length tuning tolerance is now applied to the length of the longest scoped net target. 2150Placing multiple Vias now retains the net names.

2151Libraries panel now supports installing a Vault folder (or tree of folders) as a library, from which components can be browsed and placed.

21523D PCB Flex rendering has been improved.

2153During Release to Vault process Project no longer asks to be saved.

2189File>>New>>Project commands have been replaced with a New Project dialog.

2210Schematic Update From Libraries now preserve Designator, Comment and Parameter locations if "Choose Component" is used.

2211Loading time for components in the Libraries Panel has been significantly improved.

2237PCB track dragging now preserves non-orthogonal angles.

2240DirectX memory limits have been increased, improving stability for larger designs.

22473D PCB Variants now display correctly.

2249PCB Object Class Explorer dialog now remembers column position and size.

2250Compiling large Integrated Libraries no longer cause exception and out of memory errors. 2262Schematic Text Frames no longer display invalid characters when empty. BC:3941

2281Schematic .PNG and .SVG graphic images with transparency can now be printed/saved to PDF.

2294Schematic Update From Library no longer changes justification/mirrored settings when preserving parameter positions.

2298FPGA Project options have been updated to support Verilog Include Paths and Defines. 2315PCB tracks and vias now default to drag mode regardless of selection state.

2230PCB DRC uncoupled length check no longer reports false length calculation errors. 2338PADS PCB Importer option "Do not translate hidden net names" has been fixed.

2343Support for Altium web applications, such as Vault browsing, in Internet Explorer 11 has been improved.

2344P-CAD and PADS Logic Schematic importers now resizes Port objects correctly. 2352P-CAD PCB import now translates clearance rules into new clearance grid matrix.

2367Performance when changing component state of variant "fitted/not fitted" on large opened designs has been greatly improved.

2373It is now possible to change the lifecycle state of multiple Items in a single edit action. 2390PCB Layer Stack Internal Layer Pairs setting can now be selected and used.

2392Recursive folder deletion in Vault Explorer has been improved.

2394BOM now supports including Vault Item revision and lifecycle state.

2405Navigation preview in PCB Panel now works correctly in 3D view.

2412Non Altium Designer documents that are stored in a Vault can now be opened in the appropriate editor directly from the Vaults panel.

2413Additional columns added in the Vaults panel: Item section now includes Note column, and Where-used section now includes State column.

2414Display state of Vaults panel now retained between Altium Designer sessions.

2417Vault web interface has been upgraded, including new Where-Used and Children features and improved browsing capabilities.

2444Octagonal Pad selection issue when x-size is smaller than y-size has been fixed.

2445Using "=VariantName" parameter in expressions is now interpreted correctly.

2448PADS PCB Importer has improved translation of Matched Length and Diff Pair rules.

2451OpenBus Signal Manager retains settings when invoked from processor configurator dialog. 2480PCB Teardrop tool has been improved providing more control over generated teardrop shapes.

2488Schematic wire dragging has been improved when connecting to other wires. New Junction display and color settings and cursor warning symbol have been added.

2514Schematic .png graphic images can now be rotated.

2515Vaults panel Preview display mode now presents ComponentLink parameters intelligently, combining them to display as ComponentLink1Description = ComponentLink1URL in the parameter list.

2521Browser-based Vault access substantially enhanced to include all of the browsing and searching functionality available in the Vaults panel, as well as a broad range of Vault management features.

2524Libraries panel no longer changes the selected library when the Refresh command is used.

2532Smart PDF and Printer Page setup dialog now includes a Quality setting for DPI (75, 150, 300 and 600).

2537"Variants..." and "Choose Alternate Part" commands have been added to the right mouse popup menu, when Variants are selected.

2544Schematic Rubber Stamp command now maintains component rotation and mirroring after initial placement.

2549The PCB Board Outline area is no longer generated in output if the multi-layer or a mechanical layer is enabled.

2560During interactive dragging of a wire end with multiple wires selected, all moving wire ends are displayed.

2570Generic [ActiveBOM Document] can now be used as a source in Report Outputs job in an OutputJob file.

2575Tiling documents and reopening Altium Designer no longer causes tiled blank space or access violations.

2579Opening or compiling schematic documents could result in an access violation due to invalid expression references. This has been fixed through investigation of crash reports.

2580Vaults panel, multiple selected Items can be moved to another folder using drag and drop.

2607After generating a BOM, exporting to Excel, then closing the Excel BOM, Excel no longer remains running as a Process.

2616Session validation cache added to the Vault and the Part Catalog.

2622New Dragging options for selected and unselected vias/tracks have been added to the PCB Interactive Routing Preferences.

2631Vault Explorer browsing control has been improved.

2639Current Polygon editing style is now displayed on the Status bar during interactive polygon editing.

2645"Retrieve Layer Colors" command now works correctly when setting up preferences for printing documents.

2651"IsFree" function has been added to expression and scripting engine.

2670The issue where the DXP menu would appear on all toolbars has been fixed.

2676PCB Differential Pair routing now allows for proper corner exits.

2679An exception that would occasionally occur during PCB collaboration has been resolved. 2680PCB Inspector and List panels now display the layer order correctly for the Layer drop down.

2682In Board Planning Mode, Move Board Vertices command has been replaced by Edit Board Shape command, which uses new polygon editing behaviors.

2692Issue where Altium Designer would lose the project's SVN data, resulting in a project becoming unversioned, has been resolved.

2720PCB special string .Application_BuildNumber now displays correct software version. 2768Editing objects via the Inspector or List panel no longer causes the objects to de-select. 2786PCB design objects can be locked via the right-click menu.

2827Additions for new Jumper type component, including: automatic net name changes for Jumper pins, and new IsJumperComponent keyword added.

2832Importing a specific PADS library no longer causes an exception.

2838Smart PDF from schematic now supports Wingdings font. BC:4206

2841Net name inheritance now occurs correctly when routing from a PCB fill object.

2842To support new Jumper component type, new View ?? Jumper submenu added in PCB Editor. 2864Application_BuildNumber special string added to the Schematic editor.

2868Support for a new Jumper component Type added to the Schematic editor.

2869Importing a specific Texas Instruments WEBENCH design no longer results in incorrect object placement (requires WEBENCH Altium Connector Extension).

2875Board units now toggle correctly when Q shortcut is pressed in Board Planning Mode.

2905Custom page sizes for PDF output can now be defined in the DXP>>Preferences>>System>>Printer Settings dialog.

2908Schematic objects incorrectly associated with a union while placing and using the insert key has been fixed.

2921The Pad property for "Hole Width" has been changed to "Hole Length" in the Inspector and List Panels.

2923The word Width now spelt correctly in the Width Constraint design rule.

2927Message displayed during update installation reworded to clarify what will happen, now says: Altium Designer must be closed to complete the update process. Close Altium Designer now?

2933Altium Designer status bar now includes indicators to show state of memory and GDI resource usage.

2938FPGA Signal Manager no longer causes an exception when the Export To Do Item button is clicked after selecting an Unmatched Signal and adding ports.

2976Updating PCB from Vault based components no longer cause "Invalid or Deleted Item Revisions" error when the symbol name contains special characters.

2977Schematic redraw speed has been improved when using large blanket objects.

2986License Management view has been adjusted to show at least three licenses on displays with lower resolution screens.

3012Variants now support parameter inheritance. BC:2232

3070PCB multi-layer objects can now be properly filtered when in Single Layer Mode. BC:4008

3455InViaShielding query keyword added, use this to scope an applicable polygon connect style design rule for shielding copper.

Source URL: https://www.doczj.com/doc/6c11056360.html,/display/ADOH/Release+Notes+for+Altium+Designer+Version+14.3

如何将altiumdesigner的原理图和PCB转入cence里

如何将a l t i u m d e s i g n e r 的原理图和P C B转入 c e n c e里 标准化管理部编码-[99968T-6889628-J68568-1689N]

说明: 1)本教程适用于将altiumdesigner的原理图和PCB转入cadence(分别对应captureCIS和allegro)里。对于protel99se,可以将其先导入较新版本的AD 里,再转入cadence中。 2)整个过程中使用的软件包括altiumdesignerSummer08,cadence16.6,orCAD10.3-capture(免安装精简版),PADS9.3三合一完美精简版。其中,后面两个软件较小,便于下载。 3)原理图的转化路线是,从altiumdesigner导出的.dsn文件,用orcad10.3-capture打开后,保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件,也可以参考本人的方法进行尝试。 4)pcb转化的顺序是,altiumdesigner导出的文件,导入PADS9.3打开,然后导出.asc文件。随后利用allegro对pads的接口,将pads文件导入。 1.原理图的导入 1.1选中原理图的项目文件,即.PRJPCB文件,右键-》saveprojecas,选 择.dsn文件,输入要保存的文件名,保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe(如果同一台电脑装了新版本的cadence,例如cadence16.6的话,环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说,CDS_LIC_FILE的值必须是安装目录 \orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说,环境变量必须是5280@localhost。因此要使用orCAD10.3的话,必须将CDS_LIC_FILE 的值改掉,否则无法打开。等下使用cadence16.6,就必须将值改回来)。 1.3使用orCAD10.3将刚才保存的.dsn文件打开,并保存成project。 1.4随后就可以使用新版本的cadence的captureCIS打开保存的文件(注意改环境变量中的用户变量CDS_LIC_FILE)。 2.PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装,因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3,file-》new,按照默认配置建立一个文件,保存。 1.2f ile-》import,选中要转换的.pcb文件,打开,保存在C盘的 PADSProjects文件夹下面。(安装PADS9.3三合一完美精简版时会自动在C 盘产生这个文件夹。) 1.3f ile-》export,将文件保存为.asc文件。接下来回弹出下图所示的对话 框。注意要将.pcb文件和.asc文件保存在同一个目录下,即C盘的 PADSProjects文件夹下面,否则allegro转换时会出现pads_in.log找不到的现象。(关于AD的pcb文件导入pads,网上还有一种方法是AD保存为PCB二进制文件,即.PcbDoc文件,再由pads导入.PcbDoc文件。用户可以自行尝试。总之,ad转换成pads似乎较为顺畅) 1.4格式选择PowerPCBV5.0,勾选认为比较的项目。点击“OK”。

AltiumDesigner使用教程

A l t i u m D e s i g n e r使 用教程 -CAL-FENGHAI.-(YICAI)-Company One1

设计并生成PCB 根据WEBENCH生成的电源原理图,就可以在AltiumDesigner中画出设计电路的原理图和PCB图。 1.Ultra Librarian的安装和使用 1)在TI官网下载并安装Ultral Librarian并安装,下载地址:。 2)在TI官网找到要使用的芯片,在“符号和封装”项目下点击下载CAD文件(后缀 为.bxl),如下图所示: 3)打开Ultral Librarian软件,首先点击“Load Data”装载刚刚下载.bxl文件,在选择“Se lect Tools”中的“Altium Designer”,最后点击“Export to Selected Tools”。如下图所示:

4)随后会生成一个.txt文档,如下图所示。其中红色方框表示生成的PCB库和原理图所 在位置。 5)打开红色方框中的路径,里面有一个“”,用AltiumDesigner打开,如下图所示。

6)双击图中的1,在点击图中的2,会出现以下界面: 7)选择生成Ultral Librarian生成的文件夹中的“.txt”文件,然后点击“Start Import”那么就生 成了所需芯片的封装和原理图的库,只要在原件库中安装即可使用。如下图所示: 注意:这里生成的PCB库和原理图库首次打开可能会没有,解决的方法是先关闭然后再打开就可以了。

2.设计电路原理图 1)打开AD软件,依次选择:文件->新建(new)->工程(project)->PCB工程,在建立 工程之后一定要保存工程。如下图所示: 2)在新建的PCB项目下创建原理图项目(Schematic)。 3)在库中选择相应的原件,拖入原理图,如下图所示:

AltiumDesigner的同一个工程中有多原理图多PCB工程处理模板

同一个工程,有不止一块的PCB,原理图已经分开设计了,但在导入到PCB时就只能全部导入到同一个PCB文件,莫非只能把不同的PCB与对应的原理图分开到另一工程才能解决?相信这也困扰了不少坛友。 近日在网上找到了解决方法,现整理发上来,让更多的坛友知道这一技巧。 问题: 在用Altium Designer进行PCB工程设计时,有时一个工程里可能不止一块PCB,比如,一个设备里有主板和扩展板或者按键板等等 这时就需要在一个工程里添加多个PCB文件。如图: -」Source Documents 3 Sheetl.SchDoc _J' SheetZ SchDoc PCBI.PcbDoc______________ 亠’ PCB2.PcbDoc 曹 我们知道,在Altium Designer中将原理图导入到PCB是经过在原理图菜单Design->Update PCB Document xxx.PcbDoc,如图: T A_d .< ?' . l_j 訂轻:、ScflCao IP s ■ P £?3I:I gfk Repis Wi n.d?ir Help Itpditt FCI FCBILFCIh亡 FCJ FCB2. onrse Li bi ar y.. Add/Rsjwiove Li br ary B 孔Schematic Library I- orr y*?比■?尸寸□百" 4^ 1■

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资料内容仅供您学习参考,如有不当或者侵权,请联系改正或者删除。 在进行这样的操作之后,虽然我们选的是某一个PCB文件,可是最后结果是,所有原理图都被导入到了这个选中的PCB文件中,无法实现不同的原理图导入到不同的PCB。 在Altium Designer中,我们能够用Altium Designer设计同步装置把 设计资料从一个区域转到另一个区域,它包括比较工具、ECO以及UPDATER。它能够用于原理图和PCB之间的转换,Altium Desig ner中导入网络表不再是必须的。 1)在原理图环境操作菜单中的Project->Show Differences,显示Choose Documents to Compare对话框: 2)在Choose Documents to Compare 对话框中,按Advaneed Mode

AltiumDesigner自学电子笔记

第一天 Altium Designer概述 a. (1)电子开发辅助软件的发展; (2)软件安装及破解; (3)软件开发环境; (4)软件功能; (5)preference setting(优先项) b. (1)help文档knowledge center和shortcut keys; (2)基本的窗口操作(移动、合并、split vertical垂直分割、open in new window);(3)reference designs and exampals; (4)home page;

第二天 电子设计基础知识 a. (1)PCB(Printed Circuit Board)印制电路板设计流程:双面覆铜板下料叠板 数控钻导通孔 检验、去毛刺涮洗 化学镀(导通孔金属化,全板电镀覆铜) 检验涮洗 网印负性电路图形、固化(干膜或湿膜曝光,显影)检验、修版 线路图形电镀 电镀锡(抗腐蚀镍/金) 去印料(感光膜) 刻蚀铜 (退锡) 清洁刷洗 网印阻焊图形(常用热固化绿油) 清洁、干燥 网印标记字符图形、固化 (喷锡) 外形加工 清洗、干燥 电气通断检测 检验包装 成品出厂; (2)EDA设计基本流程: 原理图设计 网络报表的生成 印制板的设计; (3)印制板总体设计的基本流程: 原理图设计 原理图仿真 网络报表的生成 印制板的设计 信完整性分析 文件储存及打印; (4)原理图的一般设计流程: 启动原理图编辑器 设置原理图图纸 设置工作环境

装载元件库 放置元件并布局 原理图布线 原理图的电气检查 网络报表及其他报表的生成 文件储存及打印; (5)PCB设计的一般流程: 启动印制板编辑器 设置工作环境 添加网络报表 设置PCB设计规则 放置原件并布局 印制电路板布线 设计规则检查 各种报表的生成 文件储存及打印; (6)基本概念: 层(Layer):印制电路板的各铜箔层; 过孔(Via):为连通各层之间的线路的公共孔; 埋孔(Buriedvias):中间一层到表面,不穿透整个板子; 盲孔(Blindvias):只连接中间几层的PCB,在表面无法识别其位置; 丝印层(Overlay):标志图案代号和文字; 网格填充区(External Plane):网状铜箔; 填充区(Fill Plane):完整保留铜箔; SMD封装:表面焊装器件; 焊盘(Pad); 膜(Mask):元件面助焊膜,元件面阻焊膜; (7)印制板的基本设计准则 抗干扰设计原则 热设计原则 抗振设计原则 可测试型设计原则 b. (1)抗干扰设计原则 1.电源线的设计:(1)选择合适的电源;(2)尽量加宽电源线;(3)保证电源线、底线走线与数据传输方向一致;(4)使用抗干扰元器件(磁珠、磁环、屏蔽罩、电源滤波器);(5)电源入口添加去耦电容 2.地线的设计:(1)模拟地与数字地分开;(2)尽量采用单点接地;(3)尽量加宽地线;(4)将敏感电路连接到稳定的接地参考源;(5)对PCB板进行分区设计,把高宽带的噪声电路与低频电路分开;(6)尽量减少接地环路的面积 3.元器件的配置:(1)不要有过长的平行信号线;(2)保证PCB的时钟发生器、晶振和CPU的时钟输入端尽量靠近,同时远离其他低频器件;(3)元器件应围绕核心器件进行配置,尽量减少引线长度;(4)对PCB板按频率和开关特性进行分区布局,保证噪声元器件和非噪声元器件的距离;(5)考虑PCB板在机箱中位置和方向(放出热量高的

altiumdesigner原理图元器件库详细说明

Altium Designer原理图元器件库详细说明 altium desinger 原理图元器件库详细说明 包括电阻、电容、二极管、三极管和PCB的连接器符号 包括虚拟仪器和有源器件 包括二极管和整流桥 包括LCD、LED 包括三极管 包括场效应管 包括模拟元器件 VALVES .LIB 包括电子管 包括电源调节器、运放和数据采样IC 包括电容 包括 4000系列 包括ECL10000系列 包括通用微处理器 包括运算放大器 包括电阻 FAIRCHLD .LIB 包括FAIRCHLD 半导体公司的分立器件 包括 LINTEC公司的运算放大器 包括国家半导体公司的数字采样器件 包括国家半导体公司的运算放大器 包括TECOOR公司的 SCR 和TRIAC 包括德州仪器公司的运算放大器和比较器ZETEX .LIB 包括ZETEX 公司的分立器件也许部分因版本回有所不同,这是 PROTEUS 的版本。 如何删除左边元件列表中的元件 点edit 中的Tidy可以删去所有你没用到的零件,但如果想只删其中指定的零件,似乎Proteus没有这个功能。 在器件箱中删除任意元件的方法: 1.先在图纸中右键删除你在器件箱中指定的元件。 2.选中编辑(Edit)--整理选项(Tidy)--确定。 3.整理选项(Tidy)可以删除图纸上没有物理连接和在图纸工作区域以外的所有元件。 教你如何自己做模版 点击此处下载(文件大小:628K) 怎样可以看见电路中的电流流动

菜单\System\Set Animation Options\Show Wire Current with Arrows 后面打勾 怎样看高低电平 在元件脚上有一个正方形的小点,红色为高电平,蓝色为低电平 元件库元件名称及中英对照 AND 与门 ANTENNA 天线 BATTERY 直流电源 BELL 铃,钟 BVC 同轴电缆接插件 BRIDEG 1 整流桥(二极管) BRIDEG 2 整流桥(集成块) BUFFER 缓冲器 BUZZER 蜂鸣器 CAP 电容 CAPACITOR 电容 CAPACITOR POL 有极性电容 CAPVAR 可调电容 CIRCUIT BREAKER 熔断丝 COAX 同轴电缆 CON 插口 CRYSTAL 晶体整荡器 DB 并行插口 DIODE 二极管 DIODE SCHOTTKY 稳压二极管 DIODE VARACTOR 变容二极管 DPY_3-SEG 3段LED DPY_7-SEG 7段LED DPY_7-SEG_DP 7段LED(带小数点) ELECTRO 电解电容 FUSE 熔断器 INDUCTOR 电感 INDUCTOR IRON 带铁芯电感 INDUCTOR3 可调电感 JFET N N沟道场效应管 JFET P P沟道场效应管 LAMP 灯泡 LAMP NEDN 起辉器 LED 发光二极管 METER 仪表 MICROPHONE 麦克风 MOSFET MOS管

AltiumDesigner教程

快捷键: 快速复制放置元件:按住Shift键并拖动要放置的元件 Q:尺寸单位转换 J+C:查找元件 V+F:显示全屏元件 V+Z:显示上次比例 Ctrl+A:全选 Ctrl+C:复制 Ctrl+V:粘贴 Shift+s:单层显示 Shift+空格:改变走线模式 L:层面设置 G/shift+G/ctrl+shift+G:栅格设置 封装集成库的建立 新建集成库工程File→New→Project→Integrated Library 在集成库工程下新建原理图封装和PCB封装可在File →New→Library中新建,也可鼠标右键点击集成库名添加库文件 绘制需要的原理图封装和PCB封装原理图封装不需要太多尺寸要求,可通过编辑→Jump设置原点在器件中心或任意位置,PCB封装则需要根据实物尺寸绘制,可通过Edit(编辑)→Set Reference(设置参考点)将原点设置在元件中心、Pin1或任意位置(一般将原点设置在PCB封装中心或管脚1上,否则导入PCB图后布局拖动元件时光标可能会跑到离元件很远的地方)。点击Tool →New comment(新元件)可开始下一个元件的绘制。在界面右下方单击Sch →Sch Library/PCB→PCB Library可调出相对的库面板,原理图封装更改元件名字可通过Tools →Rename Comment修改,也可双击元件名称,在弹出的属性框Symbol Reference一栏中修改。PCB封装通过双击封装名字修改。注:单击右下方System→supplier Search(供应商查找),输入元件名称,显示的元件信息可拖动到原理图封装界面的空白处,从而显示在元件属性框内。 确定原理图封装和PCB封装的链接关系在原理图封装界面右下方点击Show Model展开箭头。点击Add Footprint→Browse,在PCB封装库里选择对应的PCB封装(可选择多个),点击OK、OK,就可形成链接关系。 编译点击左下方Project切换到Project,File→Save All,填写各文件名称和要保存的位置,右键点击集成库名称,点击“Compile Intergrated Library ×××” PC B工程的建立 新建PCB工程File→New→Project→PCB Project,右键单击,保存工程。 2.1原理图的绘制 ①新建原理图文件File→New→Schematics(原理图),或右键单击工程名为工程添加新文件,选择原理图。右击文件名保存 ②设置图纸参数Design→Document Options(文档选项),切换到Sheet Options选项卡进行设置,还可直接双击纸张外空白处进入Sheet Options选项卡进行设置 ③调入元件单击界面右侧Library…(库…)可在里面查找放置元件。 注:Edit→Align(对齐)可使选中的元件对齐 注释元件编号:Tools→Annotate Schematics(注释)在弹窗中设置好注释顺序及开始注释的序

AltiumDesigner绘制电路原理图

AltiumDesigner绘制电路原理图 图3- 72用公共导线连接总线入口 图3- 73总线进入的四种状态 图3- 74总线入口属性设置 网络号的放置:网络号的放置对于总线系统是必要的。没有网络号的总线没有实际的电气意义。两端连接到总线的设备数量相同的引脚将具有电气连接。因为总线系统通常用来表示芯片的地址总线和数据总线,所以连接到总线的导线通常称为AD0~AD8等。当放置第一个网络标签时,按[Tab]键将网络名称更改为AD0,则以后放置的网络名称的标签将自动增加。下一节将详细解释网络标签的放置和设置。 3.3.5公共汽车入口处的公共电线连接放置网络标签 网络标签的应用在上一节的总线放置过程中已经提到。事实上,网络标签的应用远非如此。网络标签是一种无线线路,具有相同网络标签的电气节点以电气关系连接在一起。无论它们之间是否存在实际的导线连接,对于复杂的电路设计来说,用导线将各种具有电连接的节点连接起来是不容易的,这常常使得电路难以读取,而网络标签正好可以解决这个问题。执行[广场]菜单中的[网络标签]命令或单击工具栏上的 按按钮输入网络徽标。 号码放置状态。此时,鼠标将变成一个白色的“x”形光标,并附有网络标签。如果网络标签中有数字,网络标签中的数字会在每次放置时自动增加。将光标移动到导线上,当光标抓住导线时,它将变成与网

络标签相同的“x”形。此时,单击鼠标左键以成功放置网络标签。同时,导线的网络名称也将被重命名为网络标签名称。在Altium Designer的电路设计中,每个实际的电气连接都属于一个网络,并有一个网络名称。当鼠标在线路上停留一段时间后,系统会自动提示该线路所属的网络名称,如图3-76的左图所示。网络:网络C3_1意味着网络连接到电容器C3的第一个引脚。当放置名为AD1的网络标签时,网络的网络名称变为AD1。 图3- 75网络标签的放置 图3- 76线网名称的变化 图3- 77网络标签放置前放置网络标签后的网络标签属性设置 网络标签最重要的属性是它所属网络的网络名称。按[选项卡]键或双击放置的网络标签,弹出网络标签属性设置对话框,如图3-77所示。您可以在[网络]文本框中填写网络标签的名称,或者下拉文本框以选择现有网络标签的名称,使其属于同一网络。此外,还可以设置网络标签的颜色、位置、旋转角度和字体,这与前面提到的电线和组件的属性设置一致,因此不再详细描述。3.3.6放置电源和接地 Altium Designer提供特殊的电源和接地符号,统称为电源端口。电源和接地实际上是特殊的网络符号,只提供一种视觉表现。电源和接地符号的网络名称可以更改并连接到任何网络。在[位置]菜单中选择[电源端口]命令,或单击工具栏上的 或者 按钮

如何将altiumdesigner的原理图和PCB转入cadence里

说明: 1)本教程适用于将altiumdesigner的原理图和PCB转入cadence(分别对应captureCIS和allegro)里。对于protel99se,可以将其先导入较新版本的AD里,再转入cadence中。 2)整个过程中使用的软件包括altiumdesignerSummer08,cadence16.6,orCAD10.3-capture(免安装精简版),PADS9.3三合一完美精简版。其中,后面两个软件较小,便于下载。 3)原理图的转化路线是,从altiumdesigner导出的.dsn文件,用orcad10.3-capture打开后,保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件,也可以参考本人的方法进行尝试。 4)pcb转化的顺序是,altiumdesigner导出的文件,导入PADS9.3打开,然后导出.asc文件。随后利用allegro对pads的接口,将pads文件导入。 1.原理图的导入 1.1选中原理图的项目文件,即.PRJPCB文件,右键-》saveprojecas,选择.dsn文件,输入要保存的文件名,保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe(如果同一台电脑装了新版本的cadence,例如cadence16.6的话,环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说,CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说,环境变量必须是5280@localhost。因此要使用orCAD10.3的话,必须将CDS_LIC_FILE的值改掉,否则无法打开。等下使用cadence16.6,就必须将值改回来)。 1.3使用orCAD10.3将刚才保存的.dsn文件打开,并保存成project。 1.4随后就可以使用新版本的cadence的captureCIS打开保存的文件(注意改环境变量中的用户变量CDS_LIC_FILE)。 2.PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装,因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3,file-》new,按照默认配置建立一个文件,保存。 1.2file-》import,选中要转换的.pcb文件,打开,保存在C盘的PADSProjects文件夹下面。 (安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。) 1.3file-》export,将文件保存为.asc文件。接下来回弹出下图所示的对话框。注意要将.pcb 文件和.asc文件保存在同一个目录下,即C盘的PADSProjects文件夹下面,否则allegro 转换时会出现pads_in.log找不到的现象。(关于AD的pcb文件导入pads,网上还有一种方法是AD保存为PCB二进制文件,即.PcbDoc文件,再由pads导入.PcbDoc文件。用户可以自行尝试。总之,ad转换成pads似乎较为顺畅) 1.4格式选择PowerPCBV5.0,勾选认为比较的项目。点击“OK”。 1.5随后使用allegro的import-》translator,选择pads,弹出如下的对话框。 其中第一行是指定.asc文件,第三行是指定要转换成的.brd文件。一般而言都是C盘的PADSProjects文件夹内部。第二行只要指定目录,然后在对话框里点保存即可。点击translate,即可完成转换。随后file-》open,打开刚才建立的.brd文件。

如何将altiumdesigner的原理图和PCB转入cence里

如何将 a l t i u m d e s i g n e r的原理图和P C B转入c e n c e 里 This model paper was revised by the Standardization Office on December 10, 2020

说明: 1)本教程适用于将altiumdesigner的原理图和PCB转入cadence(分别对应captureCIS和allegro)里。对于protel99se,可以将其先导入较新版本的AD 里,再转入cadence中。 2)整个过程中使用的软件包括altiumdesignerSummer08,cadence16.6,orCAD10.3-capture(免安装精简版),PADS9.3三合一完美精简版。其中,后面两个软件较小,便于下载。 3)原理图的转化路线是,从altiumdesigner导出的.dsn文件,用orcad10.3-capture打开后,保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件,也可以参考本人的方法进行尝试。 4)pcb转化的顺序是,altiumdesigner导出的文件,导入PADS9.3打开,然后导出.asc文件。随后利用allegro对pads的接口,将pads文件导入。 1.原理图的导入 1.1选中原理图的项目文件,即.PRJPCB文件,右键-》saveprojecas,选 择.dsn文件,输入要保存的文件名,保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe(如果同一台电脑装了新版本的cadence,例如cadence16.6的话,环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说,CDS_LIC_FILE的值必须是安装目录 \orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说,环境变量必须是5280@localhost。因此要使用orCAD10.3的话,必须将CDS_LIC_FILE 的值改掉,否则无法打开。等下使用cadence16.6,就必须将值改回来)。 1.3使用orCAD10.3将刚才保存的.dsn文件打开,并保存成project。 1.4随后就可以使用新版本的cadence的captureCIS打开保存的文件(注意改环境变量中的用户变量CDS_LIC_FILE)。 2.PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装,因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3,file-》new,按照默认配置建立一个文件,保存。 1.2f ile-》import,选中要转换的.pcb文件,打开,保存在C盘的 PADSProjects文件夹下面。(安装PADS9.3三合一完美精简版时会自动在C 盘产生这个文件夹。) 1.3f ile-》export,将文件保存为.asc文件。接下来回弹出下图所示的对话 框。注意要将.pcb文件和.asc文件保存在同一个目录下,即C盘的 PADSProjects文件夹下面,否则allegro转换时会出现pads_in.log找不到的现象。(关于AD的pcb文件导入pads,网上还有一种方法是AD保存为PCB二进制文件,即.PcbDoc文件,再由pads导入.PcbDoc文件。用户可以自行尝试。总之,ad转换成pads似乎较为顺畅) 1.4格式选择PowerPCBV5.0,勾选认为比较的项目。点击“OK”。

实验4使用AltiumDesigner绘制电路原理图(上机)

实验4 使用Altium Designer绘制电路原理图 一、实验目的 1、熟悉Altium Designer的软件使用界面 2、掌握Altium Designer的原理图绘制流程及方法 二、实验原理 机器狗控制板的前端电路是主要由多个三极管构成的触发脉冲产生电路,如图4-1所示。咪头S1采集声音信号,经电容C1耦合送入由三极管Q1与电阻R1、R2、R5组成的单管共射放大电路,声音信号经放大电路放大后再经电容C2耦合作为三极管Q2的基极控制电压。如果控制电压足够大,则Q2管发射结导通,Q2管处于饱和状态,集电极电压为低电平,经接头P2的1脚送出去触发后端的单稳态触发器;如果控制电压不够大,Q2管发射结不导通,Q2管处于截止状态,集电极电压为高电平,将无法触发单稳态触发器。 图4-1 机器狗控制板前端电路原理图

接头P2的2脚接单稳态触发器的输出端。当单稳态触发器被触发了,则该端接高电平,经二极管D2给电容C3充电,当C3两端电压足够高了,这三极管Q3导通,将Q2的基极电位强制拉回到低电平,Q2截止,为下一次触发做准备。但Q3导通后,电容C3放电,C3两端电压下降到一定值后,Q3截止。通过D2、C3和Q3组成的反馈控制,使得单稳态触发器可以被多次重复触发。 三、实验条件及设备 1、计算机 2、EDA设计软件Altium Designer 13 四、实验内容与操作步骤 绘制电路原理图步骤见图4-2。

步骤1.创建PCB 设计项目(*.PrjPCB ) 启动Altium Designer,创建PCB 设计项目:Cat.PrjPCB 。 步骤2.创建原理图文件 在AD 初步.PrjPCB 项目下,执行选单命令【 File 】/【New 】 /【Schematic 】,创建原理图文件,并另存为“AD 初步.SchDoc ”。这里应注意的是做项目的思想,尽量把一个工程的文件另存为到同一文件夹下,方便以后的管理。 进入原理图编辑器后,设计者可以通过浏览的方式熟悉环境、各菜单命令。这里对一些常用菜单做简单说明。 如图4-4,【File 】是对项目创建管理的窗口,【Edit 】是对画原理图时对其一些功能的编辑,【View 】具有查看、放大、缩小的功能,【Project 】可以对原理图进行编译,检查错误,【Place 】中有一些常用器件,可直接放置,【Design 】可以进行一些高级设计,【Tools 】平时用得比较多点,可以对元器件进行自动排序,查看元器件的封装等。 如图4-5,这个工具栏可以直接对连线、总线、文本、地线、电源等进行放置。 如图4-6,这个工具栏可以直接对电阻、电容等进行放置。

AltiumDesigner的同一个工程中有多原理图、多PCB工程处理

同一个工程,有不止一块的PCB,原理图已经分开设计了,但在导入到PCB时就只能全部导入到同一个PCB 文件,莫非只能把不同的PCB与对应的原理图分开到另一工程才能解决?相信这也困扰了不少坛友。 近日在网上找到了解决方法,现整理发上来,让更多的坛友知道这一技巧。 问题: 在用Altium Designer进行PCB工程设计时,有时一个工程里可能不止一块PCB,比如,一个设备里有主板和扩展板或者按键板等等,这时就需要在一个工程里添加多个PCB文件。如图: 我们知道,在Altium Designer中将原理图导入到PCB是通过在原理图菜单Design->Update PCB Document xxx.PcbDoc,如图: 在进行这样的操作之后,虽然我们选的是某一个PCB文件,但是最后结果是,所有原理图都被导入到了这个选中的PCB文件中,无法实现不同的原理图导入到不同的PCB。 在Altium Designer中,我们可以用Altium Designer设计同步装置把设计资料从一个区域转到另一个区域,它包括比较工具、ECO以及UPDATER。它可以用于原理图和PCB之间的转换,Altium Designer中导入网络表不再是必须的。 1)在原理图环境操作菜单中的Project->Show Differences,显示Choose Documents to Compare对话框:

2)在Choose Documents to Compare对话框中,按Advanced Mode点上对号。对话框将显示成两个专栏, 在其中一个选择Sch,并在另一个中选择对应的PCB文件,如图,我选择左边的Sheet1.SchDoc原理图文件与右边的PCB2.PcbDoc文件对应,然后点击OK。这里可能回弹出个错误,这是因为新建的PCB2.PcbDoc 没有保存,只要保存一下再重新进行以上操作就可以了。

实验4使用AltiumDesigner绘制电路原理图(上机)

《电子工程技术基础》实验指导书 实验4使用Altium Designer 绘制电路原理图 一、实验目的 1、熟悉Altium Designer的软件使用界面 2、掌握Altium Designer的原理图绘制流程及方法 二、实验原理 机器狗控制板的前端电路是主要由多个三极管构成的触发脉冲 产生电路,如图4-1所示。咪头S1采集声音信号,经电容C1耦合送入由 三极管Q1与电阻R1、R2、R5组成的单管共射放大电路,声音信号经放 大电路放大后再经电容C2耦合作为三极管Q2的基极控制电压。如果控 制电压足够大,则Q2管发射结导通,Q2管处于饱和状态,集电极电压为 低电平,经接头P2的1脚送出去触发后端的单稳态触发器;如果控制电 压不够大,Q2管发射结不导通,Q2管处于截止状态,集电极电压为高电 平,将无法触发单稳态触发器。 图4-1机器狗控制板前端电路原理图 1

接头P2的2脚接单稳态触发器的输出端。当单稳态触发器被触2发了,则该端接高电平,经二极管D2给电容C3充电,当C3两端电压足够高了,这三极管Q3导通,将Q2的基极电位强制拉回到低电平,Q2截止,为下一次触发做准备。但Q3导通后,电容C3放电,C3两端电压下降到一定值后,Q3截止。通过D2、C3和Q3组成的反馈控制,使得单稳态触发器可以被多次重复触发。 三、实验条件及设备 1、计算机 2、EDA设计软件Altium Designer 13 四、实验内容与操作步骤 绘制电路原理图步骤见图4-2。 图绘制电路图原理步骤

步骤2.创建原理图文件 在AD 初步.PrjPCB 项目下,执行选单命令【File ! /【New ! /【Schematic !,创建原理图 文件,并另存为“ AD 初 步.SchDoc ”。这里应注意的是做项目的思想,尽量把一个工程的文 件另存为到同一文件夹下,方便以后的管理。 进入原理图编辑器后,设计者可以通过浏览的方式熟悉环境、 各菜单命令。这里对一些 常用菜单做简单说明。 申.D 埜P File £dit 里iew Project Place Resign Tods Simulator Reports ^Vindow 旦elp 图4-4常用工具栏1 如图4-4 ,【File !是对项目创建管理的窗口, 【Edit !是对画原理图时对其一些功能的编 辑,【View 】具有查看、放大、缩小的功能, 【Project 】可以对原理图进行编译,检查错误, 【Place !中有一些常用器件,可直接放置, 【Design !可以进行一些高级设计,【Tools !平时 用得比较多点,可以对元器件进行自动排序,查看元器件的封装等。 j 弋卞弼卜删旺平。圈■绐亦逾 图4-5常用工具栏2 如图4-5,这个工具栏可以直接对连线、总线、文本、地线、电源等进行放置。 图4-6常用工具栏3 如图4-6,这个工具栏可以直接对电阻、电容等进行放置。 步骤1.仓U 建PCB 设计项目(*PrjPCB ) Designer 创建 PCB 设计项目:Cat.PrjPCB pacel.Dsn^rk: ■* Wo rkspace PCS_ProjectL,PrjPC Project 图4-3新建项目面板 执行菜单命令【File 】/【New 】/【Project 】/【PCB Project !, 弹出项目面板。面板显示的是系统默认名 “PCB_Project1.PrjPCB'的新建项目文件, 将它另存为 其他项目文件名,如“ AD 初步PrjPCB'。在创建 PCB 工程之前也可以先创建一个 Workspace ,执行菜单命 令【File ! /【New 】/【Design Workspace 】就可以创建 一个 Workspace,在这个独立的工作环境下再重新创建 工程,但最好不要 把 workspace 和创建的PCB 工程存 在同一个根目录下。因为 workspace 包含了新建的工 启动Altium o Fii^View Structure Editor Sftgil PCE ProiectliPrjP ■ Na Documents .

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