实验一 伪随机码发生器实验
一、实验目的
1、 掌握伪随机码的特性。
2、 掌握不同周期伪随机码设计。
3、 用基本元件库和74LS系列元件库设计伪随机码。
4、 了解ALTERA公司大规模可编程逻辑器件EPM7128SLC84内部结构和应用。
5、 学习FPGA开发软件MAXPLUSⅡ,学习开发系统软件中的各种元件库应用。
6、 熟悉通信原理实验板的结构。
二、实验仪器
1、 计算机 一台
2、 通信基础实验箱 一台
3、 100MHz 示波器 一台
三、实验原理
伪随机码是数字通信中重要信码之一,常作为数字通信中的基带信号源;扰码;误码测试;扩频通信;保密通信等领域。伪随机码的特性包括四个方面:
1、 由n 级移位寄存器产生的伪随机序列,其周期为-1; n 2
2、 信码中“0”、“1” 出现次数大致相等,“1”码只比“0”码多一个;
3、 在周期内共有-1游程,长度为 i 的游程出现次数比长度为 i+1的 游程出现
次数多一倍;
n 24、 具有类似白噪声的自相关函数,其自相关函数为:
()()
??
?
?≤≤=??=2
210
12/11n n
τττρ
其中n 是伪随机序列的寄存器级数。
例如:四级伪码产生的本原多项式为X 4+X 3+1。
利用这个本原多项式构成的4级伪随机序列发生器产生的序列为:
1 1 1 1 0 0 0 1 0 0 1 1 0 1 0
相应的波形图如图1-1所示:
图1-1 四级伪随机序列波形图
用4个D 触发器和一个异或门构成的伪码发生器具有以下特性: 1、 周期为24-1=15;
2、 在周期内“0”出现24 -1-1=7次,“1”出现24 -1=8次;
3、 周期内共有24 -1 =8个游程;
4、 具有双值自相关特性,其自相关系数为:
????≤≤??==2
21)12(10
14
4τ / τ ρ(τ)
四、实验内容及步骤
1、在MAXPLUSⅡ设计平台下进行电路设计 1.1 四级伪随机码发生器电路设计
电路原理图如图1-2所示。
图1-2 四级伪随机码电路原理图
在MAXPLUS II 环境下输入上述电路,其中: dff ------ 单D触发器 xor ------ 二输入异或门 nor4 ------ 四输入或非门 not ------ 反相器
clk ------ 时钟输入引脚(16M时钟输入) 8M ------ 二分频输出测试点引脚 nrz ------ 伪随机码输出引脚 1.2 实验电路编译及FPGA 引脚定义
完成原理图输入后按以下步骤进行编译:
(1) 在Assign Device 菜单选择器件MAX7128SLC84。
(2)在Assign/Globl project device option菜单中选择 Enable JTAG
Support。
(3)第一次编译时一般采用让MaxplusII自动进行引脚分配。注意,编译前
一定要确保所编译的文件是一个工程。具体做法是:在菜单
File/Project下点击Set Project to Current File。
(4)编译后进行引脚回注,在Assign/Back-Annotate Projetc菜单中选择
Chip,Pin&Device,经过引脚回注后电路图上会显示自动分配的引脚
号。
(5)按照实验板所要求的输入时钟引脚和输出测试引脚号,进行引脚修
改,修改后必须编译,所做的修改才会生效。引脚修改方法如下:双
击clk时钟输入引脚元件中的回注引脚号,MAXPLUS II会弹出一对话
框,可方便进行修改。如图1-3所示。
图1-3 引脚修改界面
将电路图中所有引脚修改成实验板要求的引脚,然后再次进行编译。要求的引脚配置如下:
CLK 83 脚 (CLK输入频率为16.9M,或经过2分频率后为8.46M)
8M 37 脚 (8M时钟输出)
NRZ 39 脚 (NRZ称不归零码,这时码率为8.46Mb/s)
NNRZ 40 脚 (反相输出)
1.3 在MAXPLUSⅡ环境下完成电路的仿真
(1)在MAX+plu sⅡ菜单下选择Waveform Editor,出现一波形编辑窗口。
波形编辑窗
口
(2)在Node菜单下选择Enter nodes from SNF,点击List,加入要仿真的所
有节点。
加入仿真节点
(3)加入时钟激励:在Option菜单下选Grid Size,出现对话框后键入相应
的纳秒(ns)数,例如10ns(对应周期为20ns,即50M)。在File菜单下选End Time,键入仿真时间,例如10us。
选择输入时
钟信号clk 选择此图标
给时钟赋值
(4)在MUXPLU SⅡ菜单下选Simulator,出现仿真对话框后,点击
Start,开始仿真。注意:进行仿真前一定要先保存。
得到的仿真波形和理论结果是一致的。
2、实验板设置
在进行不同实验时,首先要对实验板上硬件进行简单设置,以符合各种信号输入和各种实验结果测试要求。(见跳线和开关设置表)
硬件实验步骤为:接通晶体振荡器电源----》将16.9M时钟连接到FPGA全局时钟脚----》将实验电路配置到FPGA芯片中----》进行实验测量。
实验原理图如图1-4所示:
FPGA内部T16 T17 T15
T8
FPGA83脚
图1-4 实验原理图
(1)接通SW_6(用短路块),晶体振荡器X1产生16.9344M时钟信号,T8为
该时钟频率的测试点。
(2)将拨动开关“K2”的“1”脚置“ON”,将16.9344Mc时钟信号送到了
FPGA第83脚(全局时钟脚)。
(3)将8.5V直流电源插入实验板PJ1接口,打开总开关K1,检查指示灯P1、
P2、P3是否亮,即电源工作正常。
实验板跳线和开关设置表:
3、将实验电路nrz.pof文件配置到FPGA芯片
(1) 将BYTBLASTER一端连接到计算机并行口,另一端连接到实验板BYTBLASTER口。
(2) 打开电源开关K1,注意SW_13为FPGA电源跳线,应接通。
(3) 在MAXPLUSⅡ菜单下选Programmer然后按Program开始下载。
4、实验测试
下载成功后,可用示波器测试各点波形(见照片)。
NRZ码实验测试点表
测试点名称测试点波形说 明
T8 16.9MC 晶体振荡器输出
T5 16.9MC 时钟选择开关输出
T15 8.45MC 二分频输出时钟信号
T16 NRZ码
T17 反相NRZ码
(1)先用示波器测T8(或T5)为 16.9M晶体振荡器输出时钟。
用20M示波器测试T8波形
(2)用示波器测T15为 8.4M输出时钟信号。
8M 时钟波形(用20M示波器测试T15)
(3)用示波器测T16为 NRZ输出信号
8Mb/S NRZ 码输出波形
注意:一般示波器只能观察到4级或5级伪随机码,对于更多级伪随机码由于普通示波器较难同步,很难看到完整信码序列,这时可以用MAXPLUSⅡ仿真器观察仿真波形 ,或用数字示波器观察伪随机码波形。
当伪码长度很长时示波器不能完全同步
五、实验报告内容要求
1、实验原理叙述
2、画出实验电路图
3、电路仿真结果记录和分析
4、实际测量数据记录,并结合理论进行分析
附录:
1、各级伪随机码(M序列)发生器反馈逻辑表
表1-1各种伪随机码发生器的反馈逻辑表
2、各级伪随机码发生器实验电路图
4级伪随机码电路
5级伪随机码电路
6级伪随机码电路
15级伪随机码电路
23级伪随机码电路
本科生实验报告 课程名称:模拟电子技术实验A 实验名称:波形发生器实验 学院: 专业班级: 学生姓名: 学号: 实验时间: 实验地点: 指导教师:
实验原理: 1. RC桥式正弦波振荡器(文氏电桥振荡器) 图5-12-1所示为RC桥式正弦波振荡器。其中,RC串、并联电路构成正反馈支路,同时兼作选频网络,R1、R2、Rp、二极管等元件构成负反馈和稳幅环节。调节电位器Rp,可以改变负反馈深度,以满足振荡的振幅条件和改善波形。利用两个反向并联二极管VD1、VD2正向电阻的非线性特性来实现稳幅。VD1、VD2 采用硅管(温度稳定性好),且要求特性匹配,才能保证输出波形正、负半周对称。Rs的接人是为了削弱二极管非线性的影响,以改善波形失真。 电路的振荡频率 起振的幅值条件 其中,,ra为二极管正向导通电阻。 调整反馈电阻Rf(调Rp),使电路起振,且波形失真最小。如果不能起振,则说明负反馈太强,应适当加大Rf。如果波形失真严重,则应适当减小Rf。改变选频网络的参数C或R,即可调节振荡频率。
一般采用改变电容C作频率量程切换,而调节R作量程内的频率细调。 2.方波发生器 方波发生器是一种能够直接产生方波或矩形波的非正弦信号发生器。实验原理如图5-12-2所示。它是在滞回比较器的基础上,增加了一个RF、CF组成积分电路,把输出电压经RF。CF反馈到集成运放的反相输人端,运放的输出端引入限流电阻Rs和两个背靠背的稳压管用于双向限幅。 电路振荡频率为 其中 方波的输出幅值 3.三角波和方波发生器 如图5-12-3所示,电路由同相滞回比较器A1和反相积分器A2构成。比较器A1输出的方波经积分器A2积分可得到三角波Uo, Uo 经电阻R为比较器A1提供输入信号,形成正反馈,即构成三角波、方波发生器。图5-12-4所示为方波、三角波发生器输出波形图。由于采用运放组成的积分电路,因此可实现恒流充电,使三角波 线性大大改善。滞回比较器的國值电压,电路震荡频率 ,方波幅值,三角波幅值 调节Rp可以改变振荡频率,改变比值会可调节三角波的幅值。
M序列发生器 M序列是最常用的一种伪随机序列,是一种线性反馈移位寄存器序列的简称。带线性反馈逻辑的移位寄存器设定各级寄存器的初试状态后,在时钟的触发下,每次移位后各级寄存器状态都会发生变化。其中一级寄存器(通常为末级)的输出,随着移位寄存器时钟节拍的推移会产生下一个序列,称为移位寄存器序列。他是一种周期序列,周期与移位寄存器的级数和反馈逻辑有关。 以4级移位寄存器为例,线性反馈结构如下图: 4级以为寄存器反馈图 其中a4=a1+a0
信号a4:a0禁止出现全0,否则将会出现全0,序列不变化。实验仿真 Code: library IEEE; use IEEE.STD_LOGIC_1164.ALL; -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values --use IEEE.NUMERIC_STD.ALL; -- Uncomment the following library declaration if instantiating -- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity random_4 is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC;
din : in STD_LOGIC_VECTOR (3 downto 0); dout : out STD_LOGIC_VECTOR (3 downto 0); load : in STD_LOGIC); end random_4; architecture Behavioral of random_4 is signal rfsr :std_logic_vector(3 downto 0); --signal temp:std_logic; begin process(clk,reset,load,din) begin if (reset ='1') then rfsr <=(others =>'0'); elsif (clk' event and clk='1') then if(load ='1') then ----load =1 rfsr<= din; else rfsr(3) <= rfsr(0) xor rfsr(1); rfsr(2 downto 0) <= rfsr(3 downto 1); end if; end if; end process; ------signal rename----
实验8-序列信号发生器
实验8 序列信号发生器 实验目的: 1.熟悉掌握EDA软件工具Multisim 的仿真测试应用。 2.熟悉序列信号发生器的工作原理。 3.学习序列信号发生器的设计方法。 实验仪器设备与主要器件: 实验箱一个;双踪示波器一台;稳压电源一台;函数发生器一台。 4位十进制加法计数器74LS160;4位二进制加法计数器74LS161。 8选1数据选择器74LS251、74LS152、74LS151。 实验内容: 1.用计数器74LS160设计一个7位巴克码(0100111)的产生电路,画出电路时序图。用示波器观察电路输出的波形。 实验原理: ①先设计计数器。由于序列长度为7,所以选用74LS160设计一个八进制计数器。 QB?。 现采用置零法,有效状态为0000~0110,所以LOAD=QC ②然后设计组合输出电路。令计数器计数过程中每一状态的输出符合给定序列要求,用8选一数据选择器74LS251.实现逻辑函数,且数据选择器的数据输入端D0 D1 D2 D3 D4 D5 D6 D7 0 1 0 0 1 1 1 * 实验分析:如电路图所示,将计数器的输出QCQBQA作用于数据选择器的地址输入端,于是,每计一个数,数据选择器就输出一个预先置好的数据。当CP信号持续不断地加到计数器上,QCQBQA的状态(也即74LS251的地址输入代码)按0000~0110的顺序不断循环,对应的输出也不断地循环:0100111 实验结果与现象:
2.设计灯光控制逻辑电路。要求红、绿、黄三种颜色的灯在时钟信号作用下按表2—8—2 CP顺序红绿黄 0 0 0 0 1 1 0 0 2 0 1 0 3 0 0 1 4 1 1 1 5 0 0 1 6 0 1 0 7 1 0 0 8 0 0 0 实验原理: ①先设计计数器。从表2—8—2可以看出三个序列信号的序列长度为8,所以选用74LS160设计一个八进制计数器。现采用置零法,有效状态为0000~0111,所以LOAD=QC ?。 QA? QB ②然后设计组合输出电路。该电路需产生三个序列信号,所以需要三个数据选择器74LS251。令计数器计数过程中每一状态的输出符合给定序列要求,用8选一数据选择器74LS251.实现逻辑函数,且数据选择器的数据输入端所置数为: D0 D1 D2 D3 D4 D5 D6 D7 0 1 0 0 1 0 0 1 D0 D1 D2 D3 D4 D5 D6 D7 0 0 1 0 1 0 1 0
实验报告册 课程名称:Verilog HDL数字系统设计 实验项目名称:频率可变的任意波形发生器学院:电子科学与技术 专业:微电子 班级:二班 报告人:黄日才 学号:2008160120 指导教师:刘春平老师 实验时间:2010.12.06 —2011.01.06 提交时间:2011.01.06
一、实验目的 利用DE2实验板和DVCC试验箱的DA转换器设计出可出任意波形且频率可调的信号发生器,也就是基于FPGA的用Verilog描述的直接数字频率合成器(DDS)。 二、设计方案及其原理说明: DDS是一种把数字信号通过数/模转换器转换成模拟信号的合成技术。它由相位累加器、相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。 参考频率f_clk为整个合成器的工作频率,输入的频率字保存在频率寄存器中,经N位相位累加器,累加一次,相位步进增加,经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形。△P为频率字,即相位增量;参考频率为f_clk;相位累加器的长度为N位,输出频率f_out为: F_out——输出信号的频率;N————相位累加器的位数; △P———频率控制字(步长);F_clk——基准时钟频率。 1、系统总体设计方案框架图: 图1-1 系统总体设计方案
2、四种波形单周期的取样示意图: 3、本实验采用每个周期取样16次,以便产生的波形更加的平滑。函数查找表的设计:(十进制)
4、程序思路 1)分频器控制读取rom的步长,通过输入变量改变分频器计数器的计数总量,控制分频实验频率可调。 2)制作rom,通过一个函数实现,给函数输入一个地址,通过case语句输出一个值。 3)波形选择,同个if语句选择地址计数器输出的值,从而输出四种不同的波形 4)锁相环(附加),调用FPGA芯片集成的锁相环模块,让输出的相位更加的稳定。 5)调幅(附加),通过在rom的值除以不同的值来控制改变输出信号的幅度。 三、程序及具体方法注释 module dds_ver( clk_50MHz,fout,change,freq,key0 ); input clk_50MHz; //输入50MHz的全局时钟 input[1:0] change; //定义输入变量,用来切换输出波形,一共4个档位 input [2:0] freq; //定义输入变量,用来改变输出信号的频率,一共8个档位 output [7:0] fout; //输出8为rom的值,用来驱动DA转化芯片,输出波形 input key0; //定义输入变量,用来改变幅值计数器的值,从而改变幅值
华南师范大学实验报告 学生姓名林竞浩李瑜贤学号20102804016 专业多媒体与网络技术年级、班级2010级4班 课程名称模拟电路与数字电路实验项目555定时器的应用 实验类型□验证□设计□综合实验时间2011年月日 实验指导老师实验评分 一、实验目的 1 学会构建序列发生器的基本方法 2掌握对序列信号发生器序列信号的测试分析方法。 二、实验仪器 安装有Multisim10软件的个人电脑 三、实验原理 序列信号器产生序列信号,有多种方法。本实验采用计数器和数据选择器构成发生。图一中四位二进制同步计数器74S163状态输出端QC,QB,QA输出的数据,送入8选1数据选择器74S151的地址输入端ABC,需要获取产生的序列信号接至数据选择器74S151数据输入端D0-D7,数据从Y或W端输出,实验电路原理图如下
四、实验步骤 1设定产生周期为00010111序列信号。 2打开电脑Multisim10操作平台,从TTL元件库中取出74S163,74S151,显示器件库中取下带译码器的数码管及探针等器件,以及逻辑分析仪,按实验电路图连接好。 3设定时钟信号发生器V1的频率为100HZ .调整好实验电路后,数码管有0-7计数显示,探针有闪动。 4双击打开逻辑分析仪工作界面,以备测试波形。调整逻辑分析仪时钟源为外同步。正常后,观察数码管,探针,逻辑分析仪波形的变化,把相关数据填入表1中 输入时钟脉冲计数器输出逻辑指示灯数码管显示 QC QB QA Y 0 0 0 0 N 0 1 0 0 1 N 1 2 0 1 0 N 2 3 0 1 1 Y 3 4 1 0 0 N 4 5 1 0 1 Y 5
H a r b i n I n s t i t u t e o f T e c h n o l o g y EDA技术高级应用 实验报告 姓名:禾小鬼 同组人: 学号:16S 班级:信息2班 指导教师:xxx 院系:电信学院
实验一函数信号发生器 一、实验内容 实验内容包括下面两个方面 1.熟悉quartus ii开发环境 第一次接触quartus ii开发环境,首先可以通过新建一个工程熟悉quartus ii的各种基本操作。需要学习的包括以下几个方面:选器件,采用原理图方法画一个电路图实现某种功能,并对这个功能进行行为仿真以验证功能上的正确性。 2.设计一个函数信号发生器 在开始之前,首先要明确设计目的,我们的想要用电路图方法实现设计一个“函数信号发生器”。然后,可以先根据自己的思路想好一个电路图的设计方案,再开始实验。 二实验结果 1.第一步:建立一个新的工程 新建工程的过程中,最重要的是设置器件,不同的器件的设计之间并不兼容。会有一个综合的信息框,注明了我所做的设置,看看没问题就可以了。然后新建一个原理图文件schematic,作为顶层文件,将顶层文件命名为DDS在上面进行画图。 2.第二步:画电路图 本次实验采用软件自带的器件库MegaWizard Plug-in Manager中的器件。自定义3个ROM,并将ROM表中存储事先准备好的三种波形的数据文件,波形数据文件由matlab产生,ROM中存储8bit-32words的数据,包括一个时钟输入,一个5位地址输入和一个7位输出;还需要一个5位计数器,用以输出读取ROM 的地址;一个时钟控制整个电路工作; 我画的电路图,如图1所示。其原理为:三个ROM表存储三种波形数据,整个电路通过时钟控制,时钟每翻转一次,计数器加一,产生一个地址,输入到
1.设计题目:波形发生电路 2.设计任务和要求: 要求:设计并用分立元件和集成运算放大器制作能产生方波和三角波波形的波形发生器。 基本指标:输出频率分别为:102H Z 、103H Z ;输出电压峰峰值V PP ≥20V 3.整体电路设计 1)信号发生器: 信号发生器又称信号源或振荡器。按信号波形可分为正弦信号、函数(波形)信号、脉冲信号和随机信号发生器等四大类。各种波形曲线均可以用三角函数方程式来表示,如三角波、锯齿波、矩形波(含方波)、正弦波。通过模拟电子技术设计的波形发生器是一个不需要外加输入信号,靠自身振荡产生信号的电路。2)电路设计: 整体电路由RC振荡电路,反相输入的滞回比较器和积分电路组成。 理由:a)矩形波电压只有两种状态,不是高电平,就是低电平,所以电压比较器是它的重要组成部分; b)产生振荡,就是要求输出的两种状态自动地相互转换,所以电路中必须引入反馈; c)输出状态应按一定的时间间隔交替变化,即产生周期性变化,所以电路中要有延迟环节来确定每种状态维持的时间。 RC振荡电路:即作为延迟环节,又作为反馈电路,通过RC充放电实现输出状态的自动转换。 反相输入的滞回比较器:矩形波产生的重要组成部分。 积分电路:将方波变为三角波。 3)整体电路框图: 为实现方波,三角波的输出,先通过 RC振荡电路,反相输入的滞回比较器得到方波,方波的输出,是三角波的输入信号。三角波进入积分电路,得出的波形为所求的三角波。其电路的整体电路框图如图1所示:
图1 4)单元电路设计及元器件选择 a ) 方波产生电路 根据本实验的设计电路产生振荡,通过RC 电路和滞回比较器时将产生幅值约为12V 的方波,因为稳压管选择1N4742A (约12V )。电压比较电路用于比较模拟输入电压与设定参考电压的大小关系,比较的结果决定输出是高电平还是低电平。滞回比较器主要用来将信号与零电位进行比较,以决定输出电压。图3为一种滞回电压比较器电路,双稳压管用于输出电压限幅,R 3起限流作用,R 2和R 1构成正反馈,运算放大器当u p >u n 时工作在正饱和区,而当u n >u p 时工作在负饱和区。从电路结构可知,当输入电压u in 小于某一负值电压时,输出电压u o = -U Z ;当输入电压u in 大于某一电压时,u o = +U Z 。运算放大器在两个饱和区翻转时u p =u n =0,由此可确定出翻转时的输入电压。u p 用u in 和u o 表示,有 2 1o 1in 22 1o 2 in 1p 111 1R R u R u R R R u R u R u ++= ++= 根据翻转条件,令上式右方为零,得此时的输入电压 th Z 2 1 o 21in U U R R u R R u ==-= U th 称为阈值电压。滞回电压比较器的直流传递特性如图4所示。设输入电压初始值小于-U th ,此时u o = -U Z ;增大u in ,当u in =U th 时,运放输出状态翻转,进入正饱和区。如果初始时刻运放工作在正饱和区,减小u in ,当u in = -U th 时,运放则开始进入负饱和区。 RC 振荡电路 积分电路 方波 三角波 反相输入的滞回比较 生成 生成 输入 积分电路 输入
伪随机码发生器设计 1 引言 随着科学技术的进步,现代战争样式向信息战形式发展。现代战争胜负对于信息获取的依赖程度前所未有的提高。在现代战争中,若己方的通讯交流方式早敌军破获,则地方将获取己方部队动向或实施信息干扰。将会使部队陷入极其危险地境地中。因此,信息战对通讯加密手段的要求极高。 伪随机序列(Pseudonoise Sequence)又称伪噪声或伪随机码,具有类似随机信号的一些统计特性,但又是有规律的,容易产生和复制的。最大长度线性移位寄存器序列(m序列)是保密通信中非常重要的一种伪随机序列,它具有随机性、规律性及较好的自相关和互相关性,而且密钥量很大。利用m序列加密数字信号,使加密后的信号在携带原始信息的同时具有伪噪声的特点,以达到在信号传输的过程中隐藏信息的目的;在信号接收端,再次利用m序列加以解密,恢复出原始信号。这样,通过对m序列的应用,将大大的提高通讯的保密程度和防窃取能力。这样的通讯手段被称为扩展频谱通信 扩展频谱通信(Spread Spectrum Communication)是将待传送的信息数据被伪随机编码也就是扩频序列调制,实现频谱扩展以后再在信道中传输,接收端则采用与发送端完全相同的编码进行解调和相关处理,从而恢复出原始的信息数据。在这其中,伪随机码发生器是十分重要的一环,是对信息加密的核心器件。m序列伪随机码发生器即使通过m序列的方式对信息数据编码。 本系统所设计的伪随机码发生器,产生m序列伪随机码。系统采用AT89S51单片机作为控制芯片,控制使用LCD12864显示处理器产生的m序列伪随机码,并且可通过按键对参数修改,设置初始码及m 序列长度。单片机根据设定的初始码及m序列长度,按照约定的逻辑运算关系,循环往复的产生0或者1。 2 发生器系统设计 2.1总体设计 系统分为信息处理、实时显示和按键修改共五大模块。 系统总体结构框图如图1所示:
信息科学与工程学院《程控交换原理》上机实验报告 专业班级电信姓名学号 实验时间 2010年 12月 2 日指导教师成绩
图4—1 本实验系统传送信号流程图 4、数字信号的产生 在数字程控交换机中直接进行交换的是PCM数字信息,在这样的情况下如何使用户家收到信号音(如拨号音、回铃音、忙音等)是一个重要的问题。因为模拟信号产生的信号音是不能通过PCM交换系统的,这就要求设计一个数字信号发生器,使之能与交换网络输出这样一些PCM信息,这些数字信息经过非线性译码后能成为一个我们所需的模拟信号音。 )传统方式产生数字信号音 )由图4—2可知,这是一种常见的PCM编码方式,400HZ—500HZ的正弦信号由硬(3)数字电路产生数字音信号
图4—3 450HZ正弦波信号一个周期取样示意图 我们对正弦信号再以每隔125us取样一次,并将取样所得的正弦信号幅度按照A规律十三 图4—4 数字信号产生电流原理图 5、拨号音及控制电路 主叫用户摘机,CPU检测到该用户有摘机状态后,立即向该用户发出声音信号,表示可以拨号,当CPU中央处理单元收到第一个拨号脉冲后,立即切断该声音信号,该声音信号就叫拨号音。拨号音由上述数字信号产生,一旦一有用户摘机,交换网路把数字信号音送给该用户,经过TP3067的译码,提供给用户450hz的正弦波。
图4—5断续电路原理图 7、忙音及控制电路 忙音表示被叫用户处于忙状态,此时用户应该挂机,等一会在从新呼叫 本试验箱大于采用0、35秒断,0、35秒继续的400hz—450hz的方波信号,图4是该电路的原理图。 图4—6忙音控制电路的原理图。
实验一伪随机码发生器实验 电科1103 杨帆 3110104337 一、实验目的 1、掌握伪随机码的特性。 2、掌握不同周期伪随机码设计。 3、用基本元件库和74LS系列元件库设计伪随机码。 4、了解ALTERA公司大规模可编程逻辑器件EPM7128SLC84内部结构和应用。 5、学习FPGA开发软件MAXPLUSⅡ,学习开发系统软件中的各种元件库应用。 6、熟悉通信原理实验板的结构。 二、实验仪器 1、计算机一台 2、通信基础实验箱一台 3、100MHz示波器一台 三、实验原理 伪随机码是数字通信中重要信码之一,常作为数字通信中的基带信号源; 扰码;误码测试;扩频通信;保密通信等领域。伪随机码的特性包括四个方 面: 1、由n级移位寄存器产生的伪随机序列,其周期为-1; 2、信码中“0”、“1”出现次数大致相等,“1”码只比“0”码多一个; 3、在周期内共有-1游程,长度为i 的游程出现次数比长度为i+1的游程出现 次数多一倍; 例如:四级伪码产生的本原多项式为X 4 +X 3+1。 利用这个本原多项式构成的4级伪随机序列发生器产生的序列为: 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 四、实验内容及步骤 1、在MAXPLUSⅡ设计平台下进行电路设计 1.1 四级伪随机码发生器电路设计 电路原理图如图1-2所示。
在MAXPLUS II 环境下输入上述电路,其中:dff ------ 单D触发器 xor ------ 二输入异或门 nor4 ------ 四输入或非门 not ------ 反相器 clk ------ 时钟输入引脚(16M时钟输入) 8M ------ 二分频输出测试点引脚 nrz ------ 伪随机码输出引脚
信号发生器设计 一、设计任务 设计一信号发生器,能产生方波、三角波和正弦波并进行仿真。 二、设计要求 基本性能指标:(1)频率范围100Hz~1kHz;(2)输出电压:方波U p-p≤24V,三角波U =6V,正弦波U p-p>1V。 p-p 扩展性能指标:频率范围分段设置10Hz~100Hz, 100Hz~1kHz,1kHz~10kHz;波形特性方波t r<30u s(1kHz,最大输出时)用仪器测量上升时间,三角波r△<2%,正弦波r <5%。(计算参数) ~ 三、设计方案 信号发生器设计方案有多种,图1是先产生方波、三角波,再将三角波转换为正弦波的组成框图。 图1 信号发生器组成框图 主要原理是:由迟滞比较器和积分器构成方波——三角波产生电路,三角波在经过差分放大器变换为正弦波。方波——三角波产生基本电路和差分放大器电路分别如图2和图4所示。 图2所示,是由滞回比较器和积分器首尾相接形成的正反馈闭环系统,则比较器A1输出的方波经积分器A2积分可得到三角波,三角波又触发比较器自动翻转形成方波,这样即可构成三角波、方波发生器。其工作原理如图3所示。
图2 方波和三角波产生电路 图3 比较器传输特性和波形 利用差分放大器的特点和传输特性,可以将频率较低的三角波变换为正弦波。(差模传输特性)其基本工作原理如图5所示。为了使输出波形更接近正弦波,设计时需注 应接近晶体意:差分放大器的传输特性曲线越对称、线性区越窄越好;三角波的幅值V m 管的截止电压值。 图4 三角波→正弦波变换电路
图5 三角波→正弦波变换关系 在图4中,RP 1调节三角波的幅度,RP 2调整电路的对称性,并联电阻R E2用来减小差分放大器的线性区。C 1、C 2、C 3为隔直电容,C 4为滤波电容,以滤除谐波分量,改善输出波形。取Ic2上面的电流(看输出) 波形发生器的性能指标: ①输出波形种类:基本波形为正弦波、方波和三角波。 ②频率范围:输出信号的频率范围一般分为若干波段,根据需要,可设置n 个波段范围。(n>3) ③输出电压:一般指输出波形的峰-峰值U p-p 。 ④波形特性:表征正弦波和三角波特性的参数是非线性失真系数r ~和r △;表征方波特性的参数是上升时间t r 。 四、电路仿真与分析 实验仿真电路图如图
南昌大学实验报告学生姓名:学号:专业班级:中兴101班 实验类型:□验证□综合■设计□创新实验日期:2012、11、16成绩: 实验四序列信号发生器与检测器设计 一、实验目的 1、学习VHDL文本输入法 2、学习有限状态机的设计 3、利用状态机实现串行序列的输出与序列的检测 4、继续学习优化设计 二.实验内容与要求 1. 设计序列发生器,完成序列为0111010011011010的序列生成器 2.用有限状态机设计序列检测器,实现串行序列11010的检测器 3. 若检测到符合要求的序列,则输出显示位为“1”,否则为“0” 4. 对检测到的次数计数 5.整个工程采用顶层文件+底层模块的原理图或文本的设计思路 三、实验仪器 PC机、Quartus II软件、EDA实验箱 四、实验思路 1.设计序列发生器 基本思想为一个信号CQ1计数,给另一个信号CO(代表序列的每一位)赋值的方法: 先设定端口CQ1用于产生序列时计数,因为序列共16位,因此端口CQ1为标准逻辑矢量,位宽为4,设另一个端口M代表序列的每一位,CQ1每计一个数,就给M赋一个值,这样产生一个16位的序列。由于端口不能参与相关运算,因此在结构体中我分别定义了信号CQ1(标准逻辑矢量,位宽4),信号Q与相应的端口CQ1 CO对应,在进程中参与相应的运算,在程序的最后再用端口接收信号: CO<=Q; 在进程中我采用case –when 语句,如当CQ1为“0000”的时候,给另一信号Q赋‘0’,当CQ1为“0001” 2.序列检测器 序列检测器设计的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及序列,直到在连续的检测中收到的每一位码都与实验要求相同。在此,必须利用状态转移图。 电路需要分别不间断记忆:初始状态、1、11、110、1101、11010共六种状态,状态转移如图:
信号发生器 一、实验目的 1、掌握集成运算放大器的使用方法,加深对集成运算放大器工作原理的理解。 2、掌握用运算放大器构成波形发生器的设计方法。 3、掌握波形发生器电路调试和制作方法 。 二、设计任务 设计并制作一个波形发生电路,可以同时输出正弦、方波、三角波三路波形信号。 三、具体要求 (1)可以同时输出正弦、方波、三角波三路波形信号,波形人眼观察无失真。 (2)利用一个按钮,可以切换输出波形信号。。 (3)频率为1-2KHz 连续可调,波形幅度不作要求。 (4)可以自行设计并采用除集成运放外的其他设计方案 (5)正弦波发生器要求频率连续可调,方波输出要有限幅环节,积分电路要保证电路不出现积分饱和失真。 四、设计思路 基本功能:首先采用RC 桥式正弦波振荡器产生正弦波,然后通过整形电路(比较器)将正弦波变换成方波,通过幅值控制和功率放大电路后由积分电路将方波变成三角波,最后通过切换开关可以同时输出三种信号。 五、具体电路设计方案 Ⅰ、RC 桥式正弦波振荡器 图1 图2 电路的振荡频率为:RC f π21 0= 将电阻12k ,62k 及电容100n ,22n ,4.4n 分别代入得频率调节范围为:24.7Hz~127.6Hz ,116.7Hz~603.2Hz ,583.7Hz~3015Hz 。因为低档的最高频率高于高档的最低频率,所以符合实验中频率连续可调的要求。 如左图1所示,正弦波振荡器采用RC 桥式振荡器产生频率可调的正弦信号。J 1a 、J 1b 、J 2a 、J 2b 为频率粗调,通过J 1 J 2 切换三组电容,改变频率倍率。R P1采用双联线性电位器50k ,便于频率细调,可获得所需要的输出频率。R P2 采用200k 的电位器,调整R P2可改变电路A f 大小,使得电路满足自激振荡条件,另外也可改变正弦波失真度,同时使正弦波趋于稳定。下图2为起振波形。
南昌大学实验报告 学生姓名:林聪学号:5801209051 专业班级:中兴091班 实验类型:□验证□综合□设计□创新实验日期:2011/10/19实验成绩: 实验三序列信号发生和检测器 一、实验目的 1、进一步熟悉EDA实验装置和QuartusⅡ软件的使用方法; 2、学习有限状态机法进行数字系统设计; 二、设计要求 完成设计、仿真、调试、下载、硬件测试等环节,在EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能,具体要求如下: 1、先设计0111 0100 1101 1010序列信号发生器,其最后8BIT数据用LED显示出来; 2、再设计一个序列信号检测器,检测上述序列信号,若检测到串行序列“11010”则输出为“1”, 否则输出为“0”; 三、主要仪器设备 1、微机1台 2、QuartusII集成开发软件1套 3、EDA实验装置1套 四、实验步骤 1、分析实验,由于实验需要产生具备序列发生器和序列检测器的功能,根据分模块处理的 思想,可以把实验分为两个模块,通过顶层元件建立输入输出的连接。 2、建立模块使用VHDL编程,首先,建立序列发生器的模块,名为xlfsq,VHDL代码如下: libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entityxlfsq is port(clk,rst:instd_logic; cout,e1,e2,e3,e4,e5,e6,e7,e8:out std_logic); endxlfsq; architecture one of xlfsq is signalcq:std_logic; signal f1,f2,f3,f4,f5,f6,f7:std_logic; begin P1:process(clk,rst) variablecount:std_logic_vector(3 downto 0); begin if(rst='0')then count:="0000"; elsif(clk'event and clk='1')then count:=count+1; end if;
波形发生器(A题) 设计报告 学员:范广腾200604013009 陈雷200604013012 范晓雷200604014027
摘要 本系统主要以单片机为控制核心,由FPGA模块、键盘输入模块、LED显示模块、DA转换输出、巴特沃斯有源低通滤波器等部件组成。采用DDFS技术,该系统具有较宽频率带、步进值小和频率精度高等特点。 1. 设计任务 设计制作一个波形发生器,该波形发生器能产生正弦波、方波、三角波和由用户编辑的特定形状波形。 2. 设计要求及完成情况汇总 2.1.基本要求
3. 方案设计和论证 3.1. 波形发生器 方案1 :采用传统的直接颇率合成DS 技术。这种方法能实现快速频率变换.具有低相位嗓声以及所有方法中最高的工作濒率。但由于采用大量的倍频,分频、混颇和滤波环节。导致直接频率合成器的结构复杂、体积庞大,成本高、而且容易产生过多的杂散分量。难以达到较高的频谱纯度;更重要的是;这种方法只能实现正弦波,或者进而由积分、微分等方法实现方彼、三角波等标准波形、但却无法实现题目所要求的任意波形。 方案2;采用锁相环式频率合成器。利用锁相环,将压控振荡器VCO 的输出频率锁定在所需频率上。这种频率合成器具有很好的窄带跟踪特性,可以很好地选择所需频率信号,抑制杂散分量,并且省去了大量的滤波器,有利于集成化和小型化。但由于锁相环本身是一个惰性环节,镇定时间较长,故领率转换时间较长。而且,由模拟方法合成的正弦波的参数,如幅度、频率和相位都很难控制:除此之外,同方案1类似,此方案也无法实现任意波形的输出。 方案3;采用直接数字式频率合成器(Direct Digital Frr-quency Synthesis,简称DDB 或DDB).用随机读写存储器RAM 存储所需波形的盆化数据. 按照不同频率要求以频率控制字k 为步进对相位增量进行票加,以票加相位值作为地址码读取存放在存储器内的波形数据.经D/A 转换和幅度控制,再滤波即可得所需波形(如图1)。由于DDS 具有相对带宽很宽、颇率转换时间极短(可小于20ns)、频率分辨率可以做得很高(典型值为0.001Hz)等优点。另外,全数字化结构便于集成.抽出相位连 续.频率、相位和幅度均可 实现程控,而且理论上能够 实现任意波形,可以完全满 足本题目的要求。于是我们 采用了此种方案。 图 1 系统流程 3.2. 幅度控制 方案1:采用双数模转换技术,由单片机控制对DAC0800置数.改变其输出电流,经电流/电压转换后通过电阻以电流源的形式作为高速乘法型D/A 转换器DAC0800的基准电流,由此即可控单片机控制输出波形的福度。但此种方法不能准确实现步进0. I V 的要求,且当
南昌大学实验报告 学生姓名:王晟尧学号:6102215054专业班级:通信152班 实验类型:□验证□综合□设计□创新实验日期:实验成绩: 信号发生器设计 一、设计任务 设计一信号发生器,能产生方波、三角波和正弦波并进行仿真。 二、设计要求 基本性能指标:(1)频率范围100Hz~1kHz;(2)输出电压:方波U p-p≤24V,三角波U p-p=6V,正弦波U p-p>1V。 扩展性能指标:频率范围分段设置10Hz~100Hz, 100Hz~1kHz,1kHz~10kHz;波形特性方波t r<30u s(1kHz,最大输出时),三角波r△<2%,正弦波r~<5%。三、设计方案 信号发生器设计方案有多种,图1是先产生方波、三角波,再将三角波转换为正弦波的组成框图。 图1 信号发生器组成框图 主要原理是:由迟滞比较器和积分器构成方波——三角波产生电路,三角波在经过差分放大器变换为正弦波。方波——三角波产生基本电路和差分放大器电路分别如图2和图4所示。 图2所示,是由滞回比较器和积分器首尾相接形成的正反馈闭环系统,则比较器A1输出的方波经积分器A2积分可得到三角波,三角波又触发比较器自动翻转形成方波,这样即可构成三角波、方波发生器。其工作原理如图3所示。
图2 方波和三角波产生电路 图3 比较器传输特性和波形 利用差分放大器的特点和传输特性,可以将频率较低的三角波变换为正弦波。其基本工作原理如图5所示。为了使输出波形更接近正弦波,设计时需注意:差分放大器的传输特性曲线越对称、线性区越窄越好;三角波的幅值V 应接近晶 m 体管的截止电压值。 图4 三角波→正弦波变换电路
实验8 序列信号发生器电路设计 一、实验目的: 1.熟悉序列信号发生器的工作原理。 2.学会序列信号发生器的设计方法。 3.熟悉掌握EDA软件工具Proteus 的设计仿真测试应用。 二、实验仪器设备: 仿真计算机及软件Proteus 。 74LS161、74LS194、74LS151 三、实验原理: 1、反馈移位型序列信号发生器 反馈移位型序列信号发生器的结构框图如右图 所示,它由移位寄存器和组合反馈网络组成, 从寄存器的某一输出端可以得到周期性的序列 码。设计按一下步骤进行: (1)确定位移寄存器位数n ,并确定移位 寄存器的M 个独立状态。 CP 将给定的序列码按照移位规律每 n 位一组,划分为M 个状态。 若M 个状态中出现重复现象,则应增加移位寄存器的位数。用n+1位再重复上述过程,直到划分为M 个独立状态为止。 (2)根据M 各不同状态列出寄存器的态序表和反馈函数表,求出反馈函数F 的表达式。 (3)检查自启动性能。 (4)画逻辑图。 2、计数型序列信号发生器 计数型序列信号发生器和组合的结构框图 如图 所示。它由计数器和组合输出网络两部分 组成,序列码从组合输出网络输出。设计 过程分为以下两步: (1)根据序列码的长度M 设计模M (2)按计数器的状态转移关系和序列码的要求组合输出网络。由于计数器的状态设置和输出序列没有直接关系,因此这种结构对于输出序列的更改比较方便,而且还能产生多组序列码。 四、计算机仿真实验内容及步骤、结果: 1、设计一个产生100111序列的反馈移位型序列信号发生器。 1、根据电路图在protuse 中搭建电路图
实验1 示波器、函数信号发生器的原理及使用 【实验目的】 1. 了解示波器、函数信号发生器的工作原理。 2. 学习调节函数信号发生器产生波形及正确设置参数的方法。 3. 学习用示波器观察测量信号波形的电压参数和时间参数。 4. 通过李萨如图形学习用示波器观察两个信号之间的关系。 【实验仪器】 1. 示波器DS5042型,1台。 2. 函数信号发生器DG1022型,1台。 3. 电缆线(BNC 型插头),2条。 【实验内容与步骤】 1. 利用示波器观测信号的电压和频率 (1)参照“实验1 示波器函数信号发生器的原理及使用(实验指导书)”相关内容,产生如图1-1所示的正余弦波形,显示在示波屏上。 图1-1 函数信号发生器生成的正、余弦信号的波形 学生姓名/学号 指导教师 上课时间 第 周 节
(2)用示波器对图1-1中所示的正余弦波形进行测量并填写下表 表1-1 正余弦信号的电压和时间参数的测量 电压参数(V)时间参数 峰峰值最大值最小值频率(Hz)周期(ms)正弦信号 3sin(200πt) 余弦信号 3cos(200πt) 2. 用示波器观测函数信号发生器产生的正余弦信号的李萨如图形 (1)参照“实验1 示波器函数信号发生器的原理及使用(实验指导书)”相关内容,产生如图1-2所示的正余弦波形的李萨如图形,调节并正确显示在示波屏上。 图1-2 正弦信号3sin(200πt)和余弦信号3cos(200πt)的李萨如图形 3. 观测相同幅值、相同频率、不同相位差条件下的两正弦信号的李萨如图形 (1)在函数信号发生器CH1通道产生的正弦信号3sin(200πt)保持不变的情况下,调节函数信号发生器CH2通道产生正弦信号3sin(200πt+45o),观测并记录两正弦信号的李萨如图形于图1-3中。 (2)在函数信号发生器CH1通道产生的正弦信号3sin(200πt)保持不变的情况下,调节函数信号发生器CH2通道产生正弦信号3sin(200πt+135o),观测并记录两正弦信号的李萨如图形于图1-3中。
一、实验目的 (1)熟悉555型集成时基电路结构、工作原理及其特点。 (2)掌握555型集成时基电路的基本应用。 (3)掌握由555集成型时基电路组成的占空比可调的方波信号发生器。 二、实验基本原理 555电路的工作原理 555集成电路开始是作定时器应用的,所以叫做555定时器或555时基电路。但后来经过开发,它除了作定时延时控制外,还可用于调光、调温、调压、调速等多种控制及计量检测。此外,还可以组成脉冲振荡、单稳、双稳和脉冲调制电路,用于交流信号源、电源变换、频率变换、脉冲调制等。由于它工作可靠、使用方便、价格低廉,目前被广泛用于各种电子产品中,555集成电路内部有几十个元器件,有分压器、比较器、基本R-S触发器、放电管以及缓冲器等,电路比较复杂,是模拟电路和数字电路的混合体。 555芯片管脚介绍 555集成电路是8脚封装,双列直插型,如图2(A)所示,按输入输出的排列可看成如图2(B)所示。其中6脚称阈值端(TH),是上比较器的输入;2脚称触发端(TR),是下比较器的输入;3脚是输出端(Vo),它有O和1两种状态,由输入端所加的电平决定;7脚是放电端(DIS),它是内部放电管的输出,有悬空和接地两种状态,也是由输入端的状态决定;4脚是复位端(MR),加上低电平时可使输出为低电平;5脚是控制电压端(Vc),可用它改变上下触发电平值;8脚是电源端,1脚是地端。
用555定时器组成的多谐振荡器如图所示。接通电源后,电容C2被充电,当电容C2上端电压Vc 升到2Vcc/3时使555第3脚V0为低电平,同时555内放电三极管T 导通,此时电容C2通过R1放电,Vc 下降。当Vc 下降到Vcc/3时,V0翻转为高电平。电容器C2放电所需的时间为 2ln 12??=C R t pL ( 1-1) 当放电结束时,T 截止,Vcc 将通过R1,R2,R3向电容器C2充电,Vc 由Vcc/3 上升到2Vcc/3所需的时间为 22)321(7.02ln )321(C R R R C R R R t pH ++=++= (1-2) 当Vc 上升到2Vcc/3时,电路又翻转为低电平。如此周而复始,于是,在电路的输出端就得到一个周期性的矩形波。电路的工作波形如图4,其中的震荡频率为 : f=1/(tpL+tpH )=1.43/(2R1+R2+R3) C2 (1-3) 三、实验设计目标 波形发生器是建立在模拟电子技术基础上的一个设计性实验,它是借助综合测试板上的555芯片和一片通用四运放324芯片,以及各种电阻、电感、电容等基本元器件,从而设计制作一个频率可变的同时输出脉冲波、锯齿波、正弦波Ⅰ、正弦波Ⅱ的波形产生电路,其借助于计算机软件multisim 仿真以及电路板硬件调
伪随机序列发生器 一、实验目的: 理解伪随机序列发生器的工作原理以及实现方法,掌握MATLAB\DSP BUILDER设计的基本步骤和方法。 二、实验条件: 1. 安装WindowsXP系统的PC机; 2. 安装QuartusII6.0 EDA软件; 的序列发生器,并通 ⒈ ⒉ ⒊⒋⒌⒍⒎⒏ ⒐ ⒑ ⒒⒓⒔⒕⒖⒗ 四、实验原理: 对于数字信号传输系统,传送的数字基带信号(一般是一个数字序列),由于载有信息,在时间上往往是不平均的(比如数字化的语音信号),对应的数字序列编码的特性,不利于数字信号的传输。对此,可以通过对数字基带信号预先进行“随机化”(加扰)处理,使得信号频谱在通带内平均化,改善数字信号的传输;然后在接受端进行解扰操作,恢复到原来的信号。伪随机序列广泛应用与这类加扰与解扰操作中。我们下面用DSP BUILDER来构建一中伪随机序列发生器——m序列发生器,这是一种很常见的伪随机序列发生器,可以由线性反馈器件来产生,如下图:
其特征多项式为: ()∑==n i i i x C x F 0 注:其中的乘法和加法运算都是模二运算,即逻辑与和逻辑或。 可以证明,对于一个n 次多项式,与其对应的随机序列的周期为。 12?n 接下来我们以为例,利用DSP BUILDER 构建这样一个伪随机序列发生器。 125++x x 开Simulink 浏览器。 Simulink 我们可以看到在Simulink 工作库中所安装的Altera DSP Builder 库。 2. 点击Simulink 的菜单File\New\Model 菜单项,新建一个空的模型文件。