同步电路设计技术
及规则
目 录
1 设计可靠性4
2 时序分析基础4 3同步电路设计5
3.1同步电路的优越性5
3.2 同步电路的设计规则6
3.3 异步设计中常见问题及其解决方法6
3.4 不建议使用电路17 4SET和RESET信号处理18
5 时延电路处理19
6 全局信号的处理方法20
7 时序设计的可靠性保障措施24 8ALTERA参考设计准则25
同步电路设计技术及规则
1 设计可靠性
为了增加可编程逻辑器件电路工作的稳定性，一定要加强可编程逻辑器件设计的规范要求，要尽量采用同步电路设计。对于设计中的异步电路，要给出不能转换为同步设计的原因，并对该部分异步电路的工作可靠性(如时钟等信号上是否有毛刺，建立-保持时间是否满足要求等）作出分析判断，提供分析报告。
2 时序分析基础
电路设计的难点在时序设计，而时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
③
REG2(D)
REG2(Q)
图1.1
如上图所示，以REG2为例，假定
触发器的建立时间要求为：T_setup，保持时间要求为：T_hold，
路径①延时为：T1，路径②延时为：T2，路径③延时为：T3，
时钟周期为：T_cycle，
Ts ＝（T_cycle ＋ △T）－T1，Th ＝T1－△T，
令 △T ＝T3－T2，则
条件1.如果T_setup < Ts ，即 T_setup < （T_cycle ＋ △T）－T1，这说明信号比时钟有效沿超过T_setup 时间到达REG2的D端，满足建立时间要求。反之则不满足；
条件2.如果T_hold < Th ，即T_hold < T1－△T ，这说明在时钟有效沿到达之后，信号能维持足够长的时间，满足保持时间要求。反之则不满足。
从条件1和2我们可以看出，当△T > 0 时，T_hold受影响；当△T < 0 时，T_setup 受影响。
如果我们采用的是严格的同步设计电路，即一个设计只有一个CLK，并且来自时钟PAD或时钟BUFF （全局时钟），则△T对电路的影响很小，几乎为0；如果采用的是异步电路，设计中时钟满天飞，无法保证每一个时钟都来自强大的驱动BUFF（非全局时钟），如下图所示，则△T影响较大，有时甚至超过人们想象。这就是为什么我们建议采用同步电路进行设计的重要原因之一。
CLK
图1.2
3 同步电路设计
3.1 同步电路的优越性
1.同步电路比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态；
2.在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定；
3.同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；
下图是一个设计中所要准备采用的电路，该设计采用Xilinx的FPGA器件4062xla来实现，工作频率是32.768MHz（即图中CLK频率）。设计原打算在每隔60ns输出一个数据，即DATA。然而，我们在设计之前，考虑到256x7的同步RAM延时可能比较大，如果在加上其后的同步RAM延时的话，估计在60ns 之内很难完成。该部分电路是整个设计中的一个关键路径，因此，我们在进行具体设计之前，先对这种电路结构进行了验证，事实证明我们的担心是对的。正确的做法是，采用流水线方法，在256x7的RAM 之后再加一个触发器，每个RAM都按60ns的速度读取数据，整个流程滞后60ns输出DATA。其它相关信号（在其它模块中）也随之滞后60ns输出。
CLK
图1.3
4.同步电路可以很好地利用先进的设计工具，如静态时序分析工具等，为设计者提供最大便利条件，便于电路错误分析，加快设计进度。
1.1 同步电路的设计规则
1.尽可能在整个设计中只使用一个主时钟，同时只使用同一个时钟沿，主时钟走全局时钟网络。
2.在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。
3.当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑。
4.当必须采用多个时钟设计时，每个时钟信号的时钟偏差（△T）要严格控制。
5.电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。
6.电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态。 1.2 异步设计中常见问题及其解决方法
异步电路设计主要体现在时钟的使用上，如使用组合逻辑时钟、级连时钟和多时钟网络；另外还有采用异步置位、复位、自清零、自复位等。这些异步电路的大量存在，一是增加设计难度，二是在出现错误时，电路分析比较困难，有时会严重影响设计进度。
很多异步设计都可以转化为同步设计，对于可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。下面给出一些异步逻辑转化为同步逻辑的方法：
1.组合逻辑产生的时钟
Q
D
组合
逻辑
.
.输
入
图1.4 组合逻辑产生的时钟
组合逻辑的时钟如果产生毛刺，易使触发器误翻转。 2.行波计数器/行波时钟
Q
D
Q
D
Q
D
clk
Q1Q2
Q0
·
·
··
·
图1.5 行波计数器
行波记数器虽然原理简单，设计方便，但级连时钟（行波时钟）最容易造成时钟偏差（△T），级数多了，很可能会影响其控制的触发器的建立/保持时间，使设计难度加大。转换的方法是采用同步记数器，同步计数器用原理图描述可能较难，但用VHDL很简单就可以描述一个4位计数器：Counter4:
Process(nreset,clk)
Begin
If nreset = '0' then
Cnt <= ( others => "0" );
Elsif clk = '1' and clk'event then
Cnt <= cnt + 1;
End if;
End process counter4;
通常逻辑综合工具都会对上述描述按不同器件的特点进行不同的优化，我们并不需要关心它是逐位进位计数器还是超前进位计数器。
4.不规则的计数器
图1.6 不规则的计数器
这是一个53计数器，采用计到53后产生异步复位的办法实现清0，产生毛刺是必然的。然而最严重的是，当计数器所有bit或相关bit均在翻转时，电路有可能出错，例如：计数器从“110011”－>“110100”，由于电路延时的原因，中间会出现“110101”状态，导致计数器误清0。
采用同步清0的办法，不仅可以有效地消除毛刺，而且能避免计数器误清0。电路如下图所示。
Q
D
clk
+1
=52
6位二进制计数器
Q[5：0]
"000000"
图1.7 规则的计数器
5.分频器
这是3和4的特例，我们推荐使用同步计数器最高位的方法，如果需要保证占空比，可以使用图1.8所示电路进行最后一次二分频。下图是19.44MHz 分频到8kMHz(分频数为2430)的电路：
Q
D
clk
+1
=1214
11位二进制计数器
Q
D
ENA
clkout
·
·
图1.8 分频数为2430的电路
若是奇数分频，则处理比较特殊，以5分频器为例，其要求产生的时序关系如下图所示，
MCLK
DIV5_CLK
很显然，该电路要用上MCLK 的上沿和下研，对上图时序进行分解，得下图
1
2
3
4
44
1
2
3
401234401230
MCLK COUNTO DIVO COUNT1DIV1
DIV5_CLK
图1.9 5分频信号时序分解
图中，COUNT0采用上沿计数，COUNT1采用下沿计数，DIV0和DIV1是分别是上沿触发器和下沿触发器的输出，DIV5_CLK 是DIV0和DIV1的或门输出。读者可根据该时序图，画出相应的原理图，或者用HDL 语言进行描述。
在使用该电路时，需要注意：
（1）DIV0和DIV1到DIV5_CLK 的约束要严，越快越好。不然，无法保证1:1的占空比。 （2）MCLK 频率要求较高，尽量不要出现窄脉冲，尤其是在高频电路里。 （3）COUNT1可有可无，视时钟频率高低而定。频率越高，COUNT1越需要。
6.多时钟的同步化
我们在设计中，经常预见这种情况：一个控制信号来自其它芯片（或者芯片其它模块），该信号相对本电路来讲是异步的，即来自不同的时钟源。其模型可用图1.10表示。
CLK1
图1.10
在图1.10中，CLK1与CLK2来自不同的时钟源，该电路即可能出现在同一芯片里，又可能出现
在不同芯片里。但效果是一样的，即存在危险性：由于时钟源不同，对REG2和REG3来讲，在同一时刻，一个“认为”REG1的输出是“1”，另一个认为是“0”。这必定造成电路判断出现混乱，导致出错。
这种错误的实质是内部其它电路对输入控制信号（也可认为是状态信号）认识不一致，导致不同的电路进入不同的状态。正确的做法是在REG1之后再加一个触发器，用CLK2的时钟沿去采样，然后用该触发器的输出参与其后同步电路“活动”。如图1.11所示。
图1.11
如果输入信号是两根以上信号线，如下图所示，则该处理方法不准确。应引入专门的同步调整电路或其它特殊处理电路。我们在设计时，会对总线数据进行同步调整，却往往忽略了对一组控制信号进行同步调整。
CLK1
图1.12 问题电路
7.RS触发器
R
S
Q
Q
图1.13
RS 触发器是一种危险的触发器，R=S=1会导致不稳定态，初始状态也不确定。在设计时尽量避
免采用这种电路，或用如图1.14电路改进
图1.14 可编程逻辑器件一般选用结构中的D 触发器来完成设计。
我们认为，设计时最好从系统的角度来考虑，实现电路的功能，建议使用用VHDL 直接描述所需要的设计。这样作，既安全，又具有极大的灵活性：
Process(nreset,clk) Begin
If nreset = '0' then Rs <= '0';
Elsif clk = '1' and clk'event then Case r&s is When "00" => Rs <= rs; When "01" => Rs <= '1'; When "10" => Rs <=
'0';
When "11" =>
--这里可以自定义R=S=1的行为
When others =>
Rs <= '0';
End case;
End if;
End precess;
8.上升沿检测
Q D CLRN out
In
'1'
。
clrn
图1.15 上升沿检测
不建议采用这种电路检测信号的上升沿，因为IN为数据信号，上边容易有毛刺，使触发器误动作。
out
图1.16
采用时钟检测信号，出现0->1的变化即为上升沿。当被测信号与时钟相关时，可以不用第一个触发器。
9.下降沿检测
Q
D
CLRN
In
'1'。
图1.17
同上升沿检测电路，这种电路对毛刺、干扰极为敏感。
out
图1.18
采用时钟检测信号，出现1->0的变化即为下降沿。 当被测信号与时钟相关时，可以不用第一个
触发器。
10.上升/下降沿检测
图1.19
采用时钟检测信号，出现变化即为上升/下降沿。 当被测信号与时钟相关时，可以不用第一个
触发器。
11.对计数器的译码
clk
图1.20
对计数器译码，可能由于竞争冒险产生毛刺。如果后级采用了同步电路，我们完全可以对此不
予理会。如果对毛刺要求较高，推荐采用Gray 编码(PLD)或One-hot 编码(FPGA)的计数器，一般不要采用二进制码.具体描述中，我们可以用状态机来描述，而利用逻辑综合工具来编码，有经验的选手可以自己强制定义状态机的编码。
12.门控时钟
Q
D
组合逻辑
input clk
图1.21 门控时钟
门控时钟是非常危险的，极易产生毛刺，使逻辑误动作。 在可编程逻辑器件中，一般使用触发
器的时钟使能端，而这样，并不增加资源，只要保证建立时间，可使毛刺不起作用。
Q
D
组合逻辑
input
clk
ENA
图1.22
13.锁存器
图1.23
锁存器是较危险的电路，没有确定的初始状态，输出随输入变化，这意味着毛刺可以通过锁存
器。若该电路与其它D 触发器电路相连，则会影响这些触发器的建立保持时间。除非有专用电路特别需要（其实总线锁存之类的功能用373之类的小规模IC 更好），在设计内部，不要使用锁存器。
Q
D
ENA
D L
E CLK
Q
图1.24
引入时钟，可以实现锁存器的功能。
14 多级时钟或多时钟网络
由于时钟建立-保持时间的限制，FPGA 设计中应尽量避免采用多时钟网络，或尽量减少时钟的个数。 图1.25是有问题的电路，这是一个含有险象的多级时钟的例子，多路选择器的输入是clk 和clk 的2分频，时钟是有SEL 引脚控制的多路选择器输出的，在这两个时钟均为逻辑1时，当SEL 线的状态改变时，存在静态冒险竞争现象，冒险竞争险象的程度取决于工作的条件。 图1.26是 改 进后的 电 路。
图1.25
改进：
图1.26
总之，任何数字设计，为了成功地操作，时钟是关键。设计不良的时钟在极限的温度、电压或制造工艺的偏差下将导致错误的行为，而设计良好的时钟应用，则是整个数字系统长期稳定工作的基础。
对于一个设计项目来说，全局时钟（或同步时钟）是最简单和最可预测的时钟，在真正的同步系统情况下，由输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。几乎所有的可编程逻辑器件中都有专用的全局信号引脚，它的特殊布线方式可以直接连到器件中的每一个寄存器。只要保证输入数据的建立和保持时间满足要求（相应可编程器件的数据手册中可查到），整个同步系统就可以在全局时钟的驱动下可靠工作，所以在可能的情况下，一定要使用全局时钟。
1.3 不建议使用电路
1 不建议使用组合逻辑时钟或门控时钟
组合逻辑很容易产生毛刺，用组合逻辑的输出作为时钟很容易使系统产生误动作。
2 不建议使用行波时钟
3 尽量避免采用多个时钟，多使用触发器的使能端来解决。
在可编程逻辑器件设计时，由于时钟建立应尽量避免采用多时钟网络，或者采用适当的措施减少时钟的个数，使用频率低的时钟尽量简化消除。
4 触发器的置/复位端尽量避免出现毛刺，及自我复位电路等，最好只用一个全局复位信号。
5 电路中尽量避免“死循环”电路，如RS触发器等。
6禁止时钟在不同可编程器件中级连，尽量降低时钟到各个器件时钟偏差值。
同一个时钟在不同可编程器件中使用时不允许级连，而且应该保证该时钟到达不同可编程器件输入引脚的时钟偏差足够小。因为经过多个可编程器件的延时后，难以估计该时钟在链上各个触发器时钟
之间产生的大量时间偏移，如果这种时间偏移引起建立时间、保持时间难以满足的话，那么设计的逻辑就极有可能要失败了。
2 SET和RESET信号处理
在设计时应尽量保证有一全局复位信号，或保证触发器、计数器在使用前已经正确清零和状态机处于确知的状态。
寄存器的清除和置位信号，对竞争条件和冒险也非常敏感。在设计时，应尽量直接从器件的专用引脚驱动。另外，要考虑到有些器件上电时，触发器处于一种不确定的状态，系统设计时应加入全局复位/Reset。这样主复位引脚就可以给设计中的每一个触发器馈送清除或置位信号，保证系统处于一个确定的初始状态。需要注意的一点是：不要对寄存器的置位和清除端同时施加不同信号产生的控制，因为如果出现两个信号同时有效的意外情况，会使寄存器进入不定状态。
对于状态机设计，由于有可能存在一些状态对于系统而言是“非法的”（或称“无关的”），所以除了在状态机设计时充分考虑各种可能出现的状态以及一旦进入“非法”状态后可以强迫状态机在下一个时钟周期内进入“合法”状态（一般时初始状态）外，一定要保证系统初始化时状态机就处于“合法”的初始状态，这里最好的办法仍然是使用全局主复位信号强迫状态机进入已知的“合法”状态。下面给出一段包含状态机的全局时钟和复位的AHDL描述：
example
SUBDESIGN
(
;
clock
INPUT
:
;
INPUT
/reset
:
)
VARIABLE
-- State Machine declaration
STATES
WITH
poll
:
MACHINE
(Idle,s1,s2);
-- Varible & Counter declaration
var1 : DFF;
:
DFFE;
var2
DFF;
:
counter[5..0]
BEGIN
-- global reset & clock, initial set to 1
var1.clk = GLOBAL(clock);
var1.prn = GLOBAL(/reset);
-- global reset & clock, initial set to 0
var2.clk = GLOBAL(clock);
var2.clrn = GLOBAL(/reset);
-- global reset & clock for counter, initial value set to 0
(clock);
counter[].clk
GLOBAL
=
GLOBAL
(/reset);
=
counter[].clrn
IF counter[] == 53 THEN
0;
=
counter[]
ELSE
1;
+
counter[]
=
counter[]
END IF;
-- state machine global clock & reset, initial state set to idle
poll.clk = GLOBAL (Clk25m);
poll.reset = not GLOBAL (/Reset);
CASE poll IS
WHEN
=>
idle
。
=
s1;
poll
。
=>
s1
WHEN
。
=
s2;
poll
。
=>
s2
WHEN
。
s1;
=
poll
。
OTHERS =>
WHEN
idle;
poll
=
END CASE;
END
3 时延电路处理
时延电路是指在可编程器件的设计中，为了能够满足电路之间时序配合的要求，利用可编程器件的内部资源而进行时序调整，如：利用线延时或者若干串联 Buffer 电路，使时钟或数据滞后一段时间。典型的，该时间即不能太长，又不能太短，以便满足“特定”需要。
然而，这种时延电路严重依赖器件工艺，也依赖每次的布线结果，给设计带来许多麻烦，有时会引起严重后果。因此，必须正确处理时延电路：
1 在设计中应尽量避免时延电路，绝大多数时延电路是由设计者在设计之初考虑不完善造成的。例如，在设计中没必要地存在多个时钟电路，模块划分不合理，关键电路关键时序考虑不周等。
我们的设计经常是在功能模块划分完成之后，就急急忙忙去做具体电路，许多关键时序并没有考虑清楚，这不可避免的造成设计多次反复。正确的做法是：
设计目标分析功能模块划分
设计电路，尤其是数字电路，最关键的一环是：设计各模块间的接口时序，确定关键电路的时序。这个工作必须在具体电路设计之前确定下来。
“时序是事先设计出来的，而不是事后测出来的，更不是凑出来的”。
2 若实在无法，则尽量采用高频电路，对所需信号加触发器进行延时。该延时只跟时钟频率和触发器个数有关，而与工艺基本无关。
4 全局信号的处理方法
全局信号处理的原则是：时钟信号、异步清零、置位信号上不允许存在毛刺；不允许异步清零、置位信号同时有效。
在下述几种情况下，时钟信号、异步清零、置位信号上可能会有毛刺：
（1）时钟信号、异步清零、置位信号为组合逻辑输出
由于组合逻辑是电平敏感的，比较容易产生毛刺，而组和逻辑的细小毛刺一旦经过时序电路则其对电路的影响则会放大。因此在设计中对时钟信号、异步清零、置位信号这些对时序电路来讲非常重要的信号应尽量采用同步电路，而对于非用组合逻辑不行的地方则必须用卡诺图严格的分析时序电路，确定彻底消除竞争与冒险后才可引入到时序电路中使用。下面举例说明：
对于必须用组合逻辑的输出作为时钟、异步清零、置位信号的电路，对其组合电路的输出必须采用卡诺图进行严格的分析，保证彻底消除了竞争与冒险后才可引入到时序电路中使用。对于时钟信号、异步清零、置位信号是多个信号中选择的情况可按下述方法同步化
对组合电路产生的时钟信号的处理：
情况1：同一个时钟源，通过组合逻辑控制它的通断，如下图：
图 1.27 通过组合逻辑控制它的通断
上面的图中，触发器的时钟是由CLOCK与SEL相与后的输出，目的是通过控制触发器的时钟的通断达到控制触发器的输出的目的，这种情况下由于CLOCK与SEL不是严格同步的，则有可能会在触发器的时钟脚产生毛刺，而在FPGA中，触发器对时钟端的毛刺是敏感的，上述毛刺可能导致触发器的误动作。
在下面的图中，触发器的时钟是CLOCK，而将SEL信号与触发器的使能端连接，这样同样达到了通过SEL信号控制触发器的输出的目的，但由于CLOCK不会产生毛刺，可以保证触发器的可靠触发。
情况2：通过组合逻辑对触发器的时钟在多个时钟中选择一个，如下图所示：
同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。
本文由dongxuehui123贡献 doc文档可能在WAP端浏览体验不佳。建议您优 先选择TXT，或下载源文件到本机查看。 Protel 99 设置一、 Routing 1. Clearance Constant： 1 Object Kind：Vias,Thru-hole Pads →Object Kind： Vias,Tracks/Arcs,Fills,Smd Pads, Thru-hole：13 mil different nets only 2 Object Kind：Tracks/Arcs,Fill s,Smd Pads →Object Kind：Vias,Tracks/Arcs,Fills,Smd Pads, Thru-hole：19 mi different nets only 19 mil 2. Routing Conners 90 Degrees 100 100mil 3. 4. 5. 6. 7. 8. Routing layers：随已定（Any） Routing Priority： Board 0 Routing Topplogy： Board shortest Routing Via Style： 20 50 透孔 SMD： Width Constraint ：看情况定，Net 分组，如 12V 电源、3V 电源等。二、 Manufacting 1. Acute Angle Constraint： 45o 2. Confinement Constraint(最大尺寸 Board (*,* (*,* Keep Inside 3. 4. 5. 6. 7. Minimum Annular Ring ： Board 10 Paste Mask Expansion： Board 10 Polygon Connect Style ：Board Direct….. Power Plane Clearance： Board 20 Power Plane Connect Style Aboard ,Relief Connect, 10,4,20,20 8. Solder mask Expansion： Board 4mil 三、 Placement 1. 2. 3. 4. Component Clearance Constraint：(器件靠近 Board Board 100mil Component Orientations Rule： Board 0 Nets to Ignore： Board Permitted Layers Rule： Board Top Bottom 四、 1. 2. Other Short-Curent Constraint：Board Board Not Allowed Un-Routed Net Constrant ： Board 五、快捷键 1. 1 原理图F1：帮助 1 Protel 99 设置 2 3 4 5 6 Process ： Client：CascadeAllOpenDocuments Parameters： FileName=\Help\Protel.hlp|Topic=contents F3：查找下一个文本Process ： Sch：FindNextText Parameters： F7：点亮网络标号 Process ： Sch：SelectNet Parameters： F8：取消选中（点亮） Process ： Sch：DeSelectAllObjects Parameters： F9：显示全部电路 Process ： Sch：ZoomAll Parameters： F10：跳转到下一个错误标记 Process ： Sch：JumpToNextErrorMarker Parameters： 2. 电路板图 1 Ctrl-F2：显示网络所有连接的飞线 Process ： PCB：ShowConnections Parameters： SHOW=All 2 F2：显示网络连接的飞线 Process ： PCB：ShowConnections Parameters： SHOW=Net 3 F3：显示元件连接的飞线 Process ：PCB：ShowConnections Parameters： SHOW=ComponentNets 4 F4：隐藏飞线Process ： PCB：HideConnections Parameters： Hide=All 5 F5：移动元件 Process ：
[讨论]今天终于弄懂了PCB高速电路板设计的方法和技巧受益匪浅啊 电容, 最大功率, 技巧 高速电路设计技术阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，并且得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50Ω。这是个大约的数字，一般规定同轴电缆基带50Ω，频带75Ω，对绞线则为100Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC端接，使用电阻和电容网络作为端接阻抗，端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1UF的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。 串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。耦合分为容性耦合和感性耦合，过大的串扰可能引起电路的误触发，导致系统无法正常工作。根据串扰的一些特性，可以归纳出几种减小串扰的方法： 1、加大线间距，减小平行长度，必要时采用jog 方式布线。 2、高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。 3、对于微带传输线和带状传输线，将走线高度限制在高于地线平面范围要求以内，可以显著减小串扰。 4、在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本，在激烈的市场竞争下显然是不利的。于是针对高速PCB设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题，节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。在印制电路板（PCB抄板）上的差分线，等效于工作在准TEM模的差分的微波集成传输线对。其中，位于PCB顶层或底层的差分线等效于耦合微带线，位于多层PCB内层的差分线，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位差是180，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压或电流相减，从而可以获得信号消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成低功耗的要求。
课程设计任务书 学生姓名：陈德松专业班级：电信0901 指导教师：陈永泰工作单位：信息工程学院 题目六：同步解调电路设计 初始条件： 具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。 要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、采用晶体管或集成电路完成一个同步解调电路的设计。 2、电源电压＋V cc＝＋12V，－V EE ＝－8V; 3、输入双或单边带信号，输出解调信号； 4、完成课程设计报告（应包含电路图，清单、调试及设计总结）。 时间安排： 二十周一周，其中4天硬件设计与制作，3天软、硬件调试及答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
摘要.................................................................................................................................................. I 1.绪论 (1) 2.功能分析及方案对比 (2) 2.1 同步检波器功能分析 (2) 2.2 设计方案对比 (3) 3.单元电路设计 (6) 3.1 元器件选择 (6) 3.2单元电路设计 (7) 4.电路总图 (10) 5.工作原理及仿真分析 (11) 5.1基本工作原理 (11) 5.2 仿真波形图及结果分析 (12) 6.元器件清单................................................................................................ 错误！未定义书签。 7.设计体会 (15) 参考文献 (16)
汽车电路系统设计规范 一、制图标准的制定： 1．1电器符号的定义： 电气图形符号、诊断系统图形符号世界各大公司所用不尽相同，我们根据ISO7639、DIN40900以及美、日主要汽车公司常用符号制定奇瑞公司的电气图形符号库，若有新的器
件没有相应的符号可以根据需要经电器部相关设计人员讨论通过后添加到该库里，以不断丰富更新符号库。
电路图的读图方式一般有正向读图和反向读图两种方法。正向读图一般是设计开发时计算电流分配，负荷计算时使用的一种思路、设计方法；反向读图一般是电路故障检修或优化局部电路时常用的方法，和正向读图方法基本相反。 正向读图法：由电源——电流分配盒——保险丝——控制开关——控制模块输入——控制模块输出——线路分流——用电设备（执行机构）——地。 二、整车电器开发设计输入 根据公司开发车型的市场定位、级别以及市场相关车型比较,电器项目负责人编制出VTS（Vehicle Technical Specify）报公司审批，批准后的VTS表作为整车电器开发的设计输入，各专业组根据VTS要求编写详细的产品功能定义，技术要求。 三、单元电路设计格式规范 3．1功能定义：①根据VTS的要求讨论并制定主要单元电路、电器件零部件组成， 比如空调需要确定蒸发器结构类型、风门控制机构数量、传感器数 量、电子调速器、压缩机类型、冷凝器类型等，并应开始编制初级 BOM表； ②电器件的额定电压、工作电压范围、额定功率的确定； ③额定工作电流、最大工作电流（电机阻转状态）、静态耗电电流的 确定（≤3mA）。 3．2电路原理图：根据各单元的功能确定需要整车输入的哪些信号，输出哪些信号， 信号的类型（触发信号，脉冲频率信号，高电平或者低电平信号）， 信号参数。控制方面应该考虑继电器控制还是集成电路控制，对于 CAN-BUS需确定该单元的控制信息，系统状态实时检测信息，以 及故障检测信息需不需要在CAN上公布等。单元电路的设计输出
电子方案设计的一般方法与步骤 电子方案设计呢下面是小编整理的电子方案设计的一般方法与步骤欢迎大家阅读！ 一、总体方案的设计与选择 1.方案原理的构想 (1)提出原理方案 一个复杂的系统需要进行原理方案的构思也就是用什么原理来实现系统要求因此应对课题的任务、要求和条件进行仔细的分析与研究找出其关键问题然后根据此关键问题提出实现的原理与方法并画出其原理框图（即提出原理方案）提出原理方案关系到设计全局应广泛收集与查阅有关资料广开思路,开动脑筋,利用已有的各种理论知识提出尽可能多的方案以便作出更合理的选择所提方案必须对关键部分的可行性进行讨论一般应通过试验加以确认 (2)原理方案的比较选择 原理方案提出后必须对所提出的几种方案进行分析比较在详细的总体方案尚未完成之前,只能就原理方案的简单与复杂方案实现的难易程度进行分析比较并作出初步的选择如果有两种方案难以敲定那么可对两种方案都进行后续阶段设计直到得出两种方案的总体电路图,然后就性能、成本、体积等方面进行分析比较才能最后确定下来 2.总体方案的确定
原理方案选定以后便可着手进行总体方案的确定原理方案只着眼于方案的原理不涉及方案的许多细节因此原理方案框图中的每个框图也只是原理性的、粗略的它可能由一个单元电路构成亦可能由许多单元电路构成为了把总体方案确定下来必须把每一个框图进一步分解成若干个小框每个小框为一个较简单的单元电路当然每个框图不宜分得太细亦不能分得太粗太细对选择不同的单元电路或器件带来不利并使单元电路之间的相互连接复杂化；但太粗将使单元电路本身功能过于复杂不好进行设计或选择总之,应从单元电路和单元之间连接的设计与选择出发恰当地分解框图 二、单元电路的设计与选择 1.单元电路结构形式的选择与设计 按已确定的总体方案框图对各功能框分别设计或选择出满足其要求的单元电路因此必须根据系统要求明确功能框对单元电路的技术要求必要时应详细拟定出单元电路的性能指标然后进行单元电路结构形式的选择或设计 满足功能框要求的单元电路可能不止一个因此必须进行分析比较择优选择 2.元器件的选择 (1)元器件选择的一般原则 元器件的品种规格十分繁多性能、价格和体积各异而且新品种不断涌现这就需要我们经常关心元器件信息和新动向多查阅器件手册和有关的科技资料尤其要熟悉一些常用的元器件型号、性能和价格
第三章集成电路版图设计 每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。 3.1认识设计规则（design rule） 什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形形状由电路设计者来确定。（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则） 制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。 设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定： 最小线宽 Minimum Width 最小间距 Minimum Spacing 最小延伸 Minimum Extension
最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay 集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！ 3.2模拟集成电路版图设计中遵从的法则 3.2.1电容的匹配 对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。下面是一些IC版图设计中电容匹配的重要规则。 1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。这些规则能够有效的减少工艺误差以确保模拟器件的功能。 2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。3）使用正方块电容，并且四个角最好能够切成45度角。周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容
电子电路设计的一般方法与步骤 一、总体方案的设计与选择 1.方案原理的构想 (1)提出原理方案 一个复杂的系统需要进行原理方案的构思，也就是用什么原理来实现系统要求。因此，应对课题的任务、要求和条件进行仔细的分析与研究，找出其关键问题是什么，然后根据此关键问题提出实现的原理与方法，并画出其原理框图（即提出原理方案）。提出原理方案关系到设计全局，应广泛收集与查阅有关资料，广开思路,开动脑筋,利用已有的各种理论知识，提出尽可能多的方案，以便作出更合理的选择。所提方案必须对关键部分的可行性进行讨论，一般应通过试验加以确认。 (2)原理方案的比较选择 原理方案提出后，必须对所提出的几种方案进行分析比较。在详细的总体方案尚未完成之前,只能就原理方案的简单与复杂，方案实现的难易程度进行分析比较，并作出初步的选择。如果有两种方案难以敲定，那么可对两种方案都进行后续阶段设计，直到得出两种方案的总体电路图,然后就性能、成本、体积等方面进行分析比较，才能最后确定下来。 2.总体方案的确定 原理方案选定以后，便可着手进行总体方案的确定，原理方案只着眼于方案的原理，不涉及方案的许多细节，因此，原理方案框图中的每个框图也只是原理性的、粗略的，它可能由一个单元电路构成，亦可能由许多单元电路构成。为了把总体方案确定下来，必须把每一个框图进一步分解成若干个小框，每个小框为一个较简单的单元电路。当然，每个框图不宜分得太细，亦不能分得太粗，太细对选择不同的单元电路或器件带来不利，并使单元电路之间的相互连接复杂化；但太粗将使单元电路本身功能过于复杂，不好进行设计或选择。总之,
应从单元电路和单元之间连接的设计与选择出发，恰当地分解框图。 二、单元电路的设计与选择 1.单元电路结构形式的选择与设计 按已确定的总体方案框图，对各功能框分别设计或选择出满足其要求的单元电路。因此，必须根据系统要求，明确功能框对单元电路的技术要求，必要时应详细拟定出单元电路的性能指标，然后进行单元电路结构形式的选择或设计。 满足功能框要求的单元电路可能不止一个，因此必须进行分析比较，择优选择。 2.元器件的选择 (1)元器件选择的一般原则 元器件的品种规格十分繁多，性能、价格和体积各异，而且新品种不断涌现，这就需要我们经常关心元器件信息和新动向，多查阅器件手册和有关的科技资料，尤其要熟悉一些常用的元器件型号、性能和价格，这对单元电路和总体电路设计极为有利。选择什么样的元器件最合适，需要进行分析比较。首先应考虑满足单元电路对元器件性能指标的要求，其次是考虑价格、货源和元器件体积等方面的要求。 (2)集成电路与分立元件电路的选择问题 随着微电子技术的飞速发展，各种集成电路大量涌现，集成电路的应用越来越广泛。今天，一块集成电路常常就是具有一定功能的单元电路，它的性能、体积、成本、安装调试和维修等方面一般都优于由分立元件构成的单元电路。 优先选用集成电路不等于什么场合都一定要用集成电路。在某些特殊情况，如：在高频、宽频带、高电压、大电流等场合，集成电路往往还不能适应，有时仍需采用分立元件。另外，对一些功能十分简单的电路，往往只需一只三极管或一只二极管就能解决问题，就不必选用集成电路。
课程设计任务书 学生：德松专业班级：电信0901 指导教师：永泰工作单位：信息工程学院 题目六：同步解调电路设计 初始条件： 具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。 要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、采用晶体管或集成电路完成一个同步解调电路的设计。 2、电源电压＋V cc＝＋12V，－V EE ＝－8V; 3、输入双或单边带信号，输出解调信号； 4、完成课程设计报告（应包含电路图，清单、调试及设计总结）。 时间安排： 二十周一周，其中4天硬件设计与制作，3天软、硬件调试及答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
摘要.................................................................................................................................................. I 1.绪论 (1) 2.功能分析及方案对比 (2) 2.1 同步检波器功能分析 (2) 2.2 设计方案对比 (3) 3.单元电路设计 (6) 3.1 元器件选择 (6) 3.2单元电路设计 (7) 4.电路总图 (10) 5.工作原理及仿真分析 (12) 5.1基本工作原理 (12) 5.2 仿真波形图及结果分析 (13) 6.元器件清单.................................................................................................. 错误!未定义书签。 7.设计体会 (16) 参考文献 (17)
第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态
电路设计的基本原理和方法 本人经过整理得出如下的电路设计方法，希望对广大电子爱好者及热衷于硬件研发的朋友有所帮助。 电子电路的设计方法 设计一个电子电路系统时，首先必须明确系统的设计任务，根据任务进行方案选择，然后对方案中的各个部分进行单元的设计，参数计算和器件选择，最后将各个部分连接在一起，画出一个符合设计要求的完整的系统电路图。 一．明确系统的设计任务要求 对系统的设计任务进行具体分析，充分了解系统的性能，指标，内容及要求，以明确系统应完成的任务。 二．方案选择 这一步的工作要求是把系统要完成的任务分配给若干个单元电路，并画出一个能表示各单元功能的整机原理框图。 方案选择的重要任务是根据掌握的知识和资料，针对系统提出的任务，要求和条件，完成系统的功能设计。在这个过程中要敢于探索，勇于创新，力争做到设计方案合理，可靠，经济，功能齐全，技术先进。并且对方案要不断进行可行性和有缺点的分析，最后设计出一个完整框图。框图必须正确反映应完成的任务和各组成部分的功能，清楚表示系统的基本组成和相互关系。 三．单元电路的设计，参数计算和期间选择 根据系统的指标和功能框图，明确各部分任务，进行各单元电路的设计，参数计算和器件选择。 1．单元电路设计 单元电路是整机的一部分，只有把各单元电路设计好才能提高整机设计水平。 每个单元电路设计前都需明确各单元电路的任务，详细拟定出单元电路的性能指标，与前后级之间的关系，分析电路的组成形式。具体设计时，可以模仿传输的先进的电路，也可以进行创新或改进，但都必须保证性能要求。而且，不仅单元电路本身要设计合理，各单元电路间也要互相配合，注意各部分的输入信号，输出信号和控制信号的关系。 2．参数计算 为保证单元电路达到功能指标要求，就需要用电子技术知识对参数进行计算。例如，放大电路中各电阻值，放大倍数的计算；振荡器中电阻，电容，振荡频率等参数的计算。只有很好的理解电路的工作原理，正确利用计算公式，计算的参数才能满足设计要求。 参数计算时，同一个电路可能有几组数据，注意选择一组能完成电路设计要求的功能，在实践中能真正可行的参数。 计算电路参数时应注意下列问题： （1）元器件的工作电流，电压，频率和功耗等参数应能满足电路指标的要求； （2）元器件的极限参数必须留有足够充裕量，一般应大于额定值的1．5倍； （3）电阻和电容的参数应选计算值附近的标称值。 3．器件选择 （1）元件的选择 阻容电阻和电容种类很多，正确选择电阻和电容是很重要的。不同的电路对电阻和电容性能要求也不同，有解电路对电容的漏电要求很严，还有些电路对电阻，电容的性能和容量要求很高。例如滤波电路中常用大容量（100ｕF～3000uF）铝电解电容，为滤掉高频通常
C 电路原理图设计规 Hardware
Revision List
目录 一、Purpose/ 目的.......................................................................................................................................................... - 4 - 二、Scope/ 适用围........................................................................................................................................................ - 4 - 三、Glossary/ 名词解释 ................................................................................................................................................ - 4 - 四、Necessary Equipment/ 必须文件............................................................................................................................ - 4 - 五、Procedure/ 流程规细则 .......................................................................................................................................... - 5 - 5.1确定图纸尺寸、标题规............................................................................................................................ - 5 - 5.2元器件标识规............................................................................................................................................ - 5 -
电子电路设计的原则、方法和步骤 发表时间：2018-11-13T19:26:10.880Z 来源：《电力设备》2018年第20期作者：朱佩栋 [导读] 摘要：在电子电路中，包含多种基本电路，因此，其所具备的复杂程度比较高，在进行设计时，必须要遵循一定的原则，选择恰当的方法，并严格的按照设计步骤来进行，这样才能保证电子电路设计的科学性及合理性。 （浙江先锋机械股份有限公司浙江省桐乡市 314500） 摘要：在电子电路中，包含多种基本电路，因此，其所具备的复杂程度比较高，在进行设计时，必须要遵循一定的原则，选择恰当的方法，并严格的按照设计步骤来进行，这样才能保证电子电路设计的科学性及合理性。本文通过对电子电路设计的原则以及电子电路设计的具体方法进行了分析和探讨，总结归纳出了电子电路设计的具体步骤，以供相关人员参考或采纳。 关键词：电子电路设计；原则；方法；步骤 0引言 电子电路最早始于十九世纪末期，开始时电子电路技术的发展速度是十分缓慢的，随着社会的不断进步和发展，在二十世纪中期时，才算是真正意义上的发展起来。现在的世界电子技术无处不在，实际的电子电路往往是很复杂的,是由多种基本电路组合而成,设计时要根据具体情况,遵循一些规律去合理地设计电路的形式。文章对电子电路设计过程中应遵循的一些基本原则、方法和步骤进行了阐述。 1电子电路设计的原则 1.1整体性原则 在设计电子电路时,应当从整体出发,从分析电子电路整体内部各组成元件的关系以及电子电路整体与外部环境之间的关系入手，整体原则强调以综合为基础,在综合的控制与指导下,进行分析,并且对分析的结果进行恰当的综合。基本的要点是:①电子电路分析必须以综合为目的,以综合为前提，离开了综合的分析是盲目的,不全面的。②在以分析为主的过程中往往包含着小的综合，即在对电子电路各部分进行分别考察的过程中,往往也需要有电子电路局部的综合。③综合必须以分析为基础，只有对电子电路的分析了解达到一定程度以后,才能进行综合。没有详尽的分析电子电路作基础,综合就是匆忙的、不坚实的,往往带有某种主观臆测的成分。 1.2功能性原则 虽然电子电路的设计是十分复杂的，但是无论是多么复杂的大型电子电路，都可以通过划分部件的方式将电子电路分成不同层次的小电路。全面分析各模块功能类型及功能要求,考虑如何实现这些技术功能,即采用哪些电路来完成它;然后选用具体的实际电路,选择出合适的元器件,计算元器件参数并设计各单元电路。 1.3最优化原则 基本的电子电路设计完成之后，就可以保证电子产品具备一定的功能，由于元件自身或相互配合问题、功能模块的相互配合或藕合还存在一些缺陷,使电子电路对信号的传送、处理等方面不尽完美，所以在进行电子电路设计时，一定要保证每一个部件都能够达标。 1.4稳定性原则 其实影响电子电路稳定性的因素有很多，并且有一些问题并不是人为可以控制的，也就是说，在进行设计电子电路时，一定有很多不确定因素，并且发生的时间也是完全不受控制的，在设计时,对易遭受不可靠因素干扰的薄弱环节应主动地采取可靠性保障措施,使电子电路遭受不可靠因素干扰时能保持稳定。 1.5性价比原则 在现如今电子产业竞争如此激烈的当下，无论是任何产品，都必须要将生产周期和成本进行有效的控制，为了占领市场,提高竞争力,所设计的产品应当成本低、性能好、易操作、具有先进性(核心竞争力),在设计时要充分考虑电子电路的性能与价格比。 2电子电路设计的基本方法 2.1层次化设计方法 层次化设计的方法就是在设计时，要将设计思路分层次化处理，将各个部分的电路进行分别分析和描述，只有这样才能最大程度上保证电子电路的整体使用性能和稳定性。具体说来，可以分为三层，第一层为顶层，设计时面向系统，对系统的总功能进行描述，第二层为中层，设计时面向电路级，第三层为底层，设计时面向物理实现级，此层次的设计是对较小单元的设计。 2.2渐近式的组合设计方法 此种设计方法适用于应用型电子电路，在进行设计时，首先根据其功能需求，将组合图设计出来，随后，在组合图的基础上分析出其工作原理，这是对基本单元的设计。此方法能够有效的避免在设计过程中，出现失误的几率，从而最大程度上提升电子电路的稳定性。 2.3硬件描述语言设计方法 从当前来看，这是一种比较先进的电子电路设计方法。所谓硬件描述语言设计方法，就是指电子设计自动化。利用硬件语言描述的方法进行设计，能够最大程度上保证电子电路设计的准确性，因为硬件语言描述设计方法是利用计算机进行数字化设计和整理的，所以这种方法比人工设计准确性要更高。 2.4最优化设计方法 对于一些电子电路一经制出便很难调整，所以必须采用计算机辅助设计。计算机辅助设计程序一般包括三部分:一是实测数据的数据处理程序；二是网络分析程序；三是网络最佳化分析程序。没有一种万能的方法能解决所有的问题,对于某一指定问题也并非只有一种可行方法。 2.5电路方程设计 在电路设计中时常会遇到给出一个较为复杂的电路方程(数学模型),诸如机电模拟、信号处理、元器件参数补偿等等,可以利用电路方程的设计方法进行设计，这种方法都是由一个数学模型进行模拟设计，最大程度上简化了设计过程，提升了精准度。 3电子电路设计的具体步骤 3.1明确功能要求 电子产品的类型是比较多，不同的类型具备不同的功能要求，因此，电路设计的形式也不相同。通过设计要求和目标进行分析和整理，判断出设计要求中需要哪些功能，控制关系是怎样的，最后画出功能框架设计图，再根据用户的设计要求，进行相应的整改。
实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 整车电路设计规则 Document serial number【KK89K-LLS98YT-SS8CB-SSUT-SST108】 整车电路图的设计规则 一、首先应保证对每个整车电器的逻辑功能实现正确的控制。就是能够保证所设计的电路能完 全按照驾驶员的操作意图，来实现对相应整车电器部品的控制，同时兼顾设计的可靠性、耐久性。比如：汽车喇叭(HORN)的控制电路的设计，本来是可以通过方向盘喇叭开关来实现对喇叭的直接控制，但是我们再设计电路时，却通过让喇叭开关通过一个继电器的控制端来实现对喇叭的控制，主要原因就是为了避免让方向盘上喇叭开关的触点长期操作而发生电弧烧蚀而损坏，从而避免用户经常去维修方向盘（喇叭开关）。 二、根据整车电器实际所处位置和环境，考虑合理布局，以达到散热、防水、安全等要求。比 如：在4灯制的前大灯设计时，在点亮远光灯时，要求近光灯也同时亮点，若用一个继电器控制，如果采用一个继电器控制左右两边的前大灯，就达不到散热要求，长时间开远光灯时，有可能把继电器外壳融化而损坏，或者是REALY BOX底座融化，造成继电器松动。为了避免这样的情况发生，进而把左右两边前大灯的控制分摊到两个继电器完成。同样为了散热要求，将前舱发动机冷却液散热风扇和空调冷凝器风扇的控制用两个继电器来控制，而不是用一个继电器来控制，都是为了继电器和与之安装的REALYBOX底座的散热要求。 (如能附上RELAYBOX温升试验的SPEC要求，可能会更好理解) 三、 四、 五、根据实际情况和法规要求，确认哪些电器是要接常电，哪些电器是从点火钥匙取电的，以 达到合理的分配负荷，节约能耗的要求。比如：起动机、鼓风机、前大灯、电动转向(GB1停车不能使用)、后除霜(GB1停车不能使用)、双闪灯、喇叭等一些与停车时都能使用的相关电器的电源，一般都是直接由电瓶提供；发动机电喷相关、仪表、安全气囊、玻璃升降电机、雨刮等的电源提供，大多都是从点火钥匙取电。还有比如：流经整车电流传感器的电器的选择。一些间歇负荷如：ABS、HAZARDLT、HORN、STOPLT等的电流，是不用经过整车电流传感器的，因为这些都是间歇负荷，是不能反映汽车实时的用电情况的。（针对 GB1/GD1车型好像是全部经过ELD） 六、保证所设计的电路，应满足GB法规要求。比如：仪表的指示，哪些需要显示，并且在那些 情况下需要点亮；后雾灯点亮的条件，是前大灯或者后雾灯已点亮后，才能打开。 七、针对每个整车行驶特点和整车电器自身的特点，合理选择其保险丝的容量和类型（快熔或 慢熔）。比如：像一些普通的电阻型或常规电器，像电喷的点火线圈、喷油线圈、灯负 荷、收音机、喇叭、后除霜、仪表、安全气囊等的保险丝，大多都选择MINI快熔保险丝，而一些电机负荷，它们的起动电流比稳定电流要大，就要求在选择保险丝的时候，选择慢熔保险丝，以承受得住这些电机负荷在起动时的浪涌电流。要求在整车以40km/h的速度，通过积水深度不超过300mm后，前舱散热风扇应正常运行。(FAN/WIPER/ADJMOTORFUSE都是MINIFUSE,另请确认试验要件) 八、在对整车电路每个电路单元设计时，合理命名每个单元的编号和每根线的大小、颜色。比 如：与整车电瓶相连的线路，以B开头；与点火钥匙ON相连的，以G开头；与点火钥匙ACC相连的，以C开头；与仪表相关的信号，以M开头（M00是例外）；与电动转向（请确认是否是与ENG关连）相关的，以E开头；与安全气囊相关的，以S开头；与通信相关的，以F开头；其他通过一些开关或者中间连接线的命名编号，通常以数字定义。关于每根线的大小一般是根据保险丝的大小来确定，这有相关的表可以查询。关于单根线的颜 色，一般将与电瓶直接相连的设计成白色或白色为主的颜色，而接地线一般设计成黑色，其他线在颜色方面一般不做要求。（请联系0030Z进行说明，ABS等） 九、 十、根据汽车实际行驶情况和驾驶员的操作习惯，合理设计电路，保证个部品正常运行。比 如：(PressSW)、A/CSW、FANSW三个开关串联设计，能保证在空调开关(A/CSW)，处于打开 电子电路设计的一般方法 发表于：2008-09-12 13:13:02 1. 所谓电子系统是指由一组电子元件或基本电子单元电路相互连接、相互作用而形成的电路整体，它能按特定的控制信号执行所设定的功能。按处理信号的不同，电子系统一般可分为模拟电子系统、数字电子系统和数字模拟混合系统。 1.1.模拟电子电路的设计方法 由于模拟电子系统种类繁多、千差万别，故设计一个模拟电子系统的方法和步骤也不尽相同。但对于要设计的实际电子系统，一般首先根据电子系统的设计任务，进行总体方案选择；然后对组成系统的单元电路进行设计、参数计算、元器件的确定和实验调试；最后绘出用于指导工程的电路图。 1.1.1.总体方案的确定 在全面分析电子系统任务书所下达的系统功能、技术指标后，根据已掌握的知识和资料，将总体系统按功能合理地分解成若干个子系统（单元电路），并画出各个单元电路框图相互连接而形成的系统原理框图。电子系统总体方案的选择，将直接决定电子系统设计的质量。因此，在进行总体方案设计时，要多思考、多分析、多比较。要从性能的稳定性、工作的可靠性、电路结构、成本、功耗、调试维修等方面，选出最佳方案。 1.1. 2.单元电路设计 在进行单元电路设计时，必须明确对各单元电路的具体要求，详细拟定出单元电路的性能指标，认真考虑各单元之间的相互联系，注意前后级单元之间信号的传递方式和匹配，尽量少用或不用电平转换之类的接口电路，并应使各单元电路的供电电源尽可能地统一，以便使整个电子系统简单可靠。另外，应尽量选择现有的、成熟的电路来实现单元电路的功能。如果找不到完全满足要求的现成电路，则在与设计要求比较接近的电路基础上适当改进，或自己进行创造性设计。为使电子系统的体积小、可靠性高，单元电路尽可能使用集成电路组成。整车电路设计规则
电子电路设计的一般方法
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