EDA设计基础实验课程论文
题目可逆计数器的设计
学院电子工程学院
专业班级通信081班
学生姓名王力宏
指导教师大力会
2013年6月12日
摘要
本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.
关键词：Verilog-HDL EDA FPGA开发板仿真
Abstract
This design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation
目录
摘要.................................................................... I Abstract.................................................................. I 第1章绪论. (2)
1.1 概述 (2)
1.1.2 EDA的发展趋势 (2)
1.2 硬件描述语言 (3)
1.3 FPGA介绍 (4)
第2章可逆计数器设计的基本理论 (6)
2.1 设计原理 (6)
2.2 电路设计系统仿真 (6)
2.2.1 编辑文件 (6)
2.3.2 创建工程 (6)
2.3.2 仿真 (7)
第3章系统的仿真结果 (9)
3.1 编译成功 (9)
3.2 波形图 (10)
3.3 原理图 (11)
第4章心得体会 (12)
结论 (13)
参考文献 (14)
附录1 (15)
致谢 (17)
第1章绪论
1.1 概述
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
1.1.1EDA技术的优势
1.用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有种类库的支持，如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。
3.某些HDL本身也是文档型的语言（如VHDL），极大地简化了设计文档的管理。
4.EDA中最为瞩目的功能，最具现代化电子设计技术特征的功能，是日益强大的逻辑设计仿真测试技术。极大地提高了大规模系统电子设计的自动化程度。
1.1.2 EDA的发展趋势
1.超大规模集成电路的集成度和工艺水平不断提高，深亚微米（Deep-Submicron）工艺，如0.13um、90nm已经走向成熟，在一个芯片上完成的系统级的集成已经成为可能。
2.由于工艺不断减小，在半导体材料上的许多寄生效应已经不能简单地补码忽略，这就对EDA工具提出了更高的要求。同时，也使得IC生产线的投资更为巨大。
3.高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。
4.市场对电子产品提出了更高的要求，从而也对系统的集成度不断提出更高的要求。同时，设计的效率也成了一个产品能否成功的因素，促使EDA工具应用更为广泛。
1.2 硬件描述语言
硬件描述语言（Hardware Description Language ）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用Ｖerilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后，用于制造 ASIC 芯片或写入 CPLD 和 FPGA 器件中。
随着 PC 平台上的 EDA 工具的发展，PC 平台上的 Verilog HDL 和 VHDL 仿真综合性能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设计单位和高校有一些工作站平台上的 EDA 工具，而且大多数只是做一些线路图和版图级的仿真与设计，只有个别单位展开了利用 Verilog HDL 和 VHDL 模型（包括可综合和不可综合）的进行复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速度的方向发展，HDL 语言将成为电子系统硬件设计人员必须掌握的语言。
1.2.1 VHDL 语言
VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成电路硬件描叙语言)诞生于 1982 年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为 IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语言。VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与
句法十分类似于一般的计算机高级语言。VHDL 的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。VHDL 具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计。
1.2.2 Verilog HDL语言
Verilog HDL 是在 1983 年，由GDA（Gate Way Design Automatio）公司的 Phil Moorby首创的。Phil Moorby 后来成为Verilog－XL 的主要设计者和（Cadence Design System)的第一个合伙人。在 1984-1985 年Moorby设计出第一个关于 Verilog－XL 的仿真器，1986年他对Verilog HDL的发展又作出另一个巨大贡献，提出了用于快速
门级仿真的 XL 算法。随着Verilog－XL算法的成功，Verilog HDL 语言得到迅速发展。1989 年Cadence公司收购了GDA 公司，Verilog HDL 语言成为 Cadence 公司的私有财产，1990 年，Cadence 公司公开了 Verilog HDL 语言，成立了OVI（Open Verilog Internatiinal）组织来负责Verilog HDL 的发展。IEEE 于 1995 年制定了Verilog HDL 的 IEEE 标准，即Verilog HDL 1364-1995。1987 年，IEEE 接受VHDL(VHSIC Hadeware Description Language)为标准 HDL，即IEEE1076-87 标准，1993 年进一步修订，定为 ANSI/IEEE1076-93 标准。现在很多 EDA 供应商把Verilog HDL作为其 EDA 软件输入/输出的标准。例如，Cadence、Synopsys、Viewlogic、Mentor Graphic等厂商都提供了VHDL 的支持。
1.2.3 Verilog HDL 与 VHDL 的比较
Verilog HDL 和VHDL 作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。
目前版本的Verilog HD L 与VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统抽象方面比 VHDL 强一些。Verilog HDL较为适合算法级（Alogrithem）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）、设计。而VHDL更为适合特大型的系统级（System）设计。
1.2.4 VHDL 和Quartus II 在设计数字电路中的应用
以 VHDL 为工具的 EDA 设计方法与传统的人工设计方法相比，有以下几个优点：1、缩短了开发周期；2、提高了效率；3、产品的质量得到了提高。用 VHDL 进行数字系统开发与设计，其设计的抽象层次有 6 个，分别是系统级、芯片级、寄存器级、门级、电路级和版图/硅片级，可以在不同的抽象层次级别上设计系统。使用 Quartus II 作为开发环境时应该根据软件支持的芯片资源情况选择合适的设计层次。在 VHDL 设计中，常常采用多进程描述的方法来进行程序设计，通过使用进程可以把整体的功能局部化，分块设计，多个进程通过进程间通信机制互相配合，达到设计要求。当进程比较多的时候，它们之间的配合问题就比较复杂，因此在设计之前应该合理规划安排。
1.3 FPGA介绍
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、FPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。
FPGA采用了逻辑单元阵列LCA这样一个新概念，内部包括可配置逻辑模块CLB （Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有以下几点：
一、FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
二、FPGA可做其它全定制或半定制ASIC电路中的试样片。
三、FPGA内部有丰富的触发器和I / O引脚。
四、FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA 公司的FIEX系列等。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中的数据读入片内编程RAM中，配置完成后，FPGA 进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程即可。当需要修改FPGA功能时，只须换一块EPROM第8页即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
FPGA的配置模式非常灵活，它可以有多种配置方式：平行主模式为一片FPGA加一片EPROM的方式；主从模式为多片FPGA加一片PROM；串行模式可以采用串行PROM 编程FPGA外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
第2章可逆计数器设计的基本理论
2.1 设计原理
计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。其工作原理可概述为：当输入时钟脉冲的一个上升沿（也可以是下降沿）来临时，二进制数据的低一位加1（或减1），并向高位进1（或借1）。在没有外部约束条件时，计数器可进行与其二进制位数对应的数值的相应进制的自循环计数，如位数为3的计数器可进行8进制的自循环加法或减法计数。
可根据需要来设置计数器的位数，并通过外部约束条件来人为设定计数器的计数模数，来得到计数进制符合需要的N进制计数器。所谓N进制计数器，是指一个计数器的计数过程，在经历时钟脉冲信号的个为N之后，二进制数据又回到初始状态的计数器本论文所设计的4位二进制可逆计数器，其中4位计数器输出Q[3..0]=000，时钟CLK的下降沿到来时，计数器处于预置工作状态，输出Q[3..0]= D[3..0]，D[3..0]是3位并行数据输入端，COUT是进位输入端，当UPDOWN=0(进行加法操作)且输出Q[3..0]=111时，COUT=1表示进位输出。
2.2 电路设计系统仿真
2.2.1 编辑文件
（1）启动Quartus双击桌面上的QuartusⅡ图标或单击开始按扭，启动QuartusⅡ。
（2）编辑文件单击标题栏中的File→New对话框，输入选择对话框单击New对话框的DeviceDesign Files选项卡，选择编译文件的语言类型。这里选择V H D L F iles，选好后单击【OK】按钮，打开VHDL文本编辑器窗口。文本编辑器输入完成之后，单击File→Save As选项，将编辑的文本文件存在已建立的文件夹c:\Users下，存盘文件名应该与VHDL程序的实体名一致，即Vhdl1.vhd。当出现问句Do you want to create…时，可选“否”。
2.3.2 创建工程
（1）打开建立新工程向导
单击File→New Project Wizard菜单，出现新建工程向导对话框。单击【Next】按钮，出现工程基本设置对话框在最上面的输入框中输入工作库文件夹的地址，本例的地
址是C:\User/GongYu/Desktop/EDA/cnt16，或者单击该对话框最上一栏右侧的【…】按钮，出现选择文件夹的目录。
(2) 将设计文件加入工程中
单击【Next】按钮，在弹出的对话框中，将与本工程有关的文件加入，有两种方法：一种是单击右边的【Add All】按钮，将设定工程目录中的所有VHDL文件加入到工程文件栏；另一种是单击【Add …】按钮，从工程目录中选出相关的VHDL文件。图5中间的输入框就是该工程的名称，一般可以用顶层文件的名称作为工程名称，本例的顶层文件名是conster。最下面的输入框要求输入顶层设计文件实体的名称，本例顶层文件的实体名称是conster。
(3) 选择仿真器和综合器类型
单击【Next】按钮，这时弹出选择仿真器和综合器类型的窗口。如果选择默认的NONE，表示使用QuartusⅡ中自带的仿真器和综合器。在本例中都选默认的NONE选项。
(4) 选择目标芯片
单击【Next】按钮，根据系统设计的实际需要选择目标芯片。首先在Family栏选择芯片系列，本例选择ACEX20KE系列。在此栏下方，询问选择目标器件的方式，选No，表示允许编程器自动选择该系列中的一个器件；单击Yes选项，表示手动选择。
本例采用手动选择，单击图10中的【Next】按钮，选择此系列的具体芯片：EP20K30ETC144-1。
单击【Next】按钮后，弹出工程设置统计窗口。
(5) 结束设置
最后单击【Finish】按钮，结束设置。在QuartusⅡ主窗口的左侧。
2.3.2 仿真
仿真就是对设计项目进行一项全面彻底的测试，以确保设计项目的功能和时序特性符合设计要求，保证最后的硬件器件的功能与原设计相吻合。仿真可分为功能仿真和时序仿真。功能仿真只测试设计项目的逻辑行为，而时序仿真不但测试逻辑行为，还测试器件在最差条件下的工作情况。
(1) 建立波形文件与MAX+plusⅡ仿真操作相同，仿真前必须建立波形文件。单击File→New选项，打开文件选择窗口。然后单击Other Files选项卡，选择其中的Vector Waveform File选项。
(2) 打开波形编辑器
单击图中的【OK】按钮，即出现空白的波形编辑器。
为了使仿真时间设置在一个合理的时间区域上，单击Edit→End Time选项，在弹出窗口中的Time输入框键入50，单位选us，即整个仿真域的时间设定为50微秒。
单击【OK】按钮。结束设置后，要将波形文件存盘。单击File→Save as选项，将波形文件以文件名ex1_v.vwf（默认名）存入文件夹D:\Designs中。
(3) 输入信号节点
单击View→Utility Windows→Node Finder选项，会打开一个对话框。在该对话框的Filter空白栏中选Pins：all，然后点击【list】按钮。在下方的Nodes Found窗口中会出现了设计工程的所有端口管脚名。
用鼠标将输入端口节点A、B和输出信号节点C逐个拖到波形编辑窗口，单击图中的关闭按钮，关闭Node Finder窗口。
(4) 编辑输入波形
波形编辑器的按钮操作方法与MAX+plusⅡ相同。利用这些按钮，分别给输入管脚编辑波形。
(5) 启动仿真及阅读仿真报告
单击标题栏中的Processing→Start Simulation选项，即可启动仿真器。
利用Quartus II软件平台的仿真功能来对所设计的电子线路系统进行时序仿真，以检测所设计的系统是否能够实现预期的功能，以便对源程序进行修改。完成整体电子线路系统的设计工作后，新建vwf仿真文件，对所设计的电子线路系统进行功能仿真，检测电子线路系统的正确性。
第3章系统的仿真结果3.1 编译成功
图1编译成功图
图2波形仿真成功图3.2 波形图
图3波形仿真图
图4波形仿真图3.3 原理图
图5 原理图
第4章心得体会
通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在设定输入的时钟信号后，数字钟开始计数，但是始终看不到小时、星期的循环计数。经过屡次调试，终于成功了。仿真之后，就能清楚的看出分钟、小时、星期的循环倒计数。
总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。
结论
本文主要介绍了可逆计时器的Verilog HD L的设计与实现，其可以在Altera公司的FPGA开发板等可编程器件来实现。其中介绍了倒计时的设计与实现，七段显示译码器的设计与实现，动态显示模块的设计与实现。
由上调试过程可知，该计数器实现了可逆的技术功能。
参考文献
[1] 王松武，于鑫，武思军. 电子创新设计与实践.北京：国防工业出版社. 2005
[2] 孙延鹏，张芝贤，尹常永. VHDL与可编程逻辑器件应用. 北京：航空工业出版社. 2006
[3] 曹昕燕，周凤臣，聂春燕. EDA技术与课程设计. 北京：清华大学出版社. 2006
[4] 谭会生，张昌凡.EDA技术及应用（第二版）.西安：西安电子科技大学出版社. 2004
[5] 张凯，林伟.VHDL实例剖析.北京：国防工业出版社. 2004
[6] 杨刚，龙海燕.现代电子技术--VHDL与数字系统设计.北京：电子工业出版社. 2004
[7] 黄智伟.FPGA系统设计与实践.北京：电子工业出版社. 2005
[8] 李国洪，沈明山，胡辉.可编程器件EDA技术与实践.北京：机械工业出版社. 2004
[9] 卢毅，赖杰.VHDL与数字电路设计. 北京：科学出版社. 2002
[10] 谭会生.EDA技术综合应用实例与分析.西安：西安电子科技大学出版社. 2004
[11] Synopsys Company. Power Compiler User Guide Release 2004.06
[12] Synopsys Company. Power Compiler Quick Reference version 2004.06 [13] At renta Company. Spy Glass L P2Designing RTL for Low Power. [14] Munch M,Wurth B.Automating RT2Level Operand Isol ation to Minimize Power Consumption in Datapaths,Design,Automation and Test in Europe(DATE’00) [15] Lattice Inc..Data Book.Washington SA: La ttice Inc.2002
附录1
设计程序：
module counter(Q,CLK,CR,UD);
input CLK,CR,UD;
output[3:0] Q;
reg [3:0]cnt;
initial
begin
cnt<=4'b0000;
end
assign Q = cnt;
always @(posedge CLK )
begin
if(!CR) cnt <= 4'b0000;
else begin
if (UD) cnt = cnt + 1;
else cnt = cnt - 1;
end
end
endmodule
module clk_div(clk_out,clk_in);
input clk_in;
output clk_out;
reg clk_out;
reg[25:0] counter; //50_000_000=1011_1110_1011_1100_0010_0000_00
parameter cnt=50_000_000; /// 50MHz is the sys clk,50_000_000=2FAF080 always @(posedge clk_in)
begin
counter<=counter+1;
if(counter==cnt/2-1)
begin
clk_out<=!clk_out;
counter<=0;
end
end endmodule
致谢
本次论文格式是在通信与电子工程学院的领导及各位老师的鞭挞下完成，在论文格式的写作过程中在此特别感谢帮助我的老师们。
时间很快快过去了我要和我的EDA设计说再见了，但是我始终也忘不了老师对我们的教导想起其中经历的，对在设计过程中，曾经给予我帮助的老师和同学表示深深的谢意。老师在这次设计中耐心的指导的身影深深地留在了我的心中，为了达到教学目标为了同学们有个整体的提高，他做的太多太多了。甚至牺牲了休息的时间，在设计的内容格式以及实用性方面做了细致的讲解。假如我们有问题，他更是会讲到我们全部了解为止，是我们以后工作的榜样。
在这次设计中，老师们对教学的严谨和对学生耐心教导的态度实在令人钦佩，在认真的挑选了几个适合我们的题目之后，认真的讲解了题目设计的要求，目的和想要达到的目标，让我们对EDA设计的这门科目有了更新的了解，做到不是为了完成任务才设计。至此我们有了新的学习目标和学习动力。
我们能完成这次设计与老师的耐心教导是分不开的，我衷心感谢在这一周里为我们奉献的老师。
计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是
CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数
器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位
电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。
图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果:
电子综合设计第二次设计作业（VHDL语言部分） （一）以余3码设计一模43的可逆计数器，并将结果以十进制输出。（设工作频率为20MHz）。 1、程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY f IS PORT(clk,clr,updn:STD_LOGIC; bcdn:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY f; ARCHITECTURE rtl OF f IS SIGNAL count_7:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL bcd1n:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN bcd1n<=count_7; B:PROCESS(count_7,clr,clk)IS BEGIN IF(clr='1')THEN count_7<=(OTHERS=>'0'); ELSIF(clk'EVENT AND clk='1')THEN IF(updn='1'AND count_7=126)THEN count_7<="0000000"; else count_7<=count_7+3; END IF; IF(updn='0')THEN count_7<=count_7-3; END IF; END IF; CASE bcd1n IS WHEN"0000000"=>bcdn<="0000000"; WHEN"0000011"=>bcdn<="0000001"; WHEN"0000110"=>bcdn<="0000010"; WHEN"0001001"=>bcdn<="0000011"; WHEN"0001100"=>bcdn<="0000100"; WHEN"0001111"=>bcdn<="0000101"; WHEN"0010010"=>bcdn<="0000110"; WHEN"0010101"=>bcdn<="0000111"; WHEN"0011000"=>bcdn<="0001000"; WHEN"0011011"=>bcdn<="0001001"; WHEN"0011110"=>bcdn<="0001010";
--底层设计实体计数器163 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity v74hc163 is port( clk,clr_l,ld_l,ctp,ctt : in std_logic; d: in unsigned (3 downto 0); --置数输入 q : out unsigned (3 downto 0); --计数输出 rco : buffer std_logic); --进位输出end v74hc163 ; architecture behave of v74hc163 is signal iq : unsigned (3 downto 0); begin process(clk, ctt, iq) begin if clk'event and clk='1' then if clr_l = '0' then iq <= (others =>'0'); --同步清0 elsif ld_l ='0' then iq<=d; --同步置数 elsif rco ='1' then iq <= d; --计数满重新计数 elsif (ctt and ctp) ='1' then iq<= iq+1 ; --计数end if; end if; if (iq=15) and (ctt='1') then rco<='1'; --计到15进位else rco<='0'; end if; q<=iq; end process; end behave ; --底层设计实体与非门 library ieee; use ieee.std_logic_1164.all; entity nand_gate is port ( a,b:in std_logic; nand_result:out std_logic); end nand_gate; architecture behave of nand_gate is begin nand_result<=not(a and b); end behave; --底层设计实体非门 library ieee; use ieee.std_logic_1164.all;
自动化专业电子课程设计报告题目：可编程可逆计数器设计 姓名王振 学号0808020231 指导教师：廖晓纬 评阅成绩等次： 电气信息工程系 2010-2011 第二学期
摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。 关键词：EDA；任意进制计数器；QuartusⅡ；VHDL
目录 前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)
实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。
三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器
四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。
设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。
实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法
《光电子技术》课程设计课题名称：红外可逆计数器设计 指导老师：曾维友
一、课题名称： 红外可逆计数器设计 二、设计任务： 设计一个红外可逆计数器，要求： 1、当一物体沿某一方向经过计数器时，计数器进行加一计数；而物体沿反方向经过计数器时，计数器进行减计数； 2、用数码管显示当前的计数值，最大计数值为1000； 3、设计方案经济、实用、可靠。 三、设计方案： 方案（1）：红外发射管 + 一体化按收头：适用于发射管与接收管距离较大的情形 方案（2）：槽型光电开关：适用于发射管与接收管距离较小的情形 方 波发生器 TSOP34838 38KHz 单片机系统 显示模块 单 片机系统 显示模块 Vcc
四、方案选择 由以上两种方案的设计框图可以看出：两种方案的唯一不同之处在于光电发射和接收装置，方案一釆用的是红外发射管加上一体化接收头，适用于发射管与接收管距离较大的情形，而且为了防止误动作，在光电发射部分加入了方波调制电路，因而具有较好的抗干扰能力；而方案二的电路比较简单，只用了一个槽型光电开关，外加两个限流电阻和一个反相器，这种电路适用于发射管与接收管距离较小的情形。考虑到越来越多的流水线上的产品和各种公共场所需要进行自动计数，而在这种情形下发射管与接收管距离一般都比较较大，加之方案一有较强的抗干扰能力。综合以上考虑，我们选择了方案一。 五、模块设计 1、方波发生电路 方波发生器的组成方式很多，可以用集成运放构成，可以用一些定时芯片构成，也可以用一些数字门电路构成。由于在数电课程中，我们已经学习了用555定时器构成的方波发生器，对此比较熟悉，电路也比较简单，而且性能良好，因此我们选择了用NE555构成的方波发生器。电路如下：
实验五计数器的设计——实验报告 邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理 递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。 双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号： 图1 J-K触发器符号
⑵功能： 表1 J-K触发器功能表 ⑶状态转换图： 图2 J-K触发器状态转换图
⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤 内容见实验预习。 四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行 五、实验设计及数据与处理 实验一
16进制异步计数器 设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器 设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三 仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。 实验四 设计原理： 在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
实验五计数器的设计 姓名：zht 学号： 班级：15自动化 日期：2016/11/11
目录 一、实验内容 (3) 二、设计过程、逻辑图及仿真 (4) ①设计过程 (4) ②逻辑图及仿真 (5) 三、实验数据及总结 (8) ①实验数据 (8) ②总结 (10)
一、实验内容 1.用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP 和各输出的波形。 2.用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP 和各输出的波形。 3.用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换为从01依次计数到12，再回到01开始新一轮计数。实验仪器： 1.实验箱，示波器。 2.器件：74LS73，74LS00，74LS08，74LS20
二、设计过程、逻辑图及仿真 ①设计过程： 1.异步计数器是将CLK应用于第一个JK触发器的时钟输入上，然后将输出Q接入后一个JK触发器的时钟输入，后面的连接方式都是由前一个JK触发器的输出Q作为后一个JK触发器的时钟输入。异步计数器的原理是由于实验箱上的JK触发器是下降沿触发，第一个JK触发器的输出Q1每一个时钟周期变化一次，即经过两个时钟周期后Q1经过了一个周期。同理，由于第一个JK触发器的输出Q1是第二个的时钟输入，所以经过两个Q1周期后第二个JK触发器的输出Q2经过了一个周期，即每四个时钟周期的时间Q2经过一个周期。以此类推，则第三个JK触发器的输出Q3的周期是时钟周期的八倍，第四个JK 触发器的输出Q4是时钟周期的十六倍，因而Q4、Q3、Q2、Q1组成了一个16进制计数器。该计数器的缺点是由于传输延迟会在其中积累，会限制计数器按时钟运行的速度。 2.同步计数器将CLK应用于每个JK触发器的时钟输入上。第一个JK 触发器的输出Q连接到第二个JK触发器的J和K。此后前一个JK触发器的输出和后一个JK触发器的输出经过与门后共同作为再后一个JK触发器的J和K输入。如此一来，第二个JK触发器的J、K输入由第一个JK触发器的输出Q1控制，时钟每变化两个周期Q1会变化一个周期，而只有当Q1为0时第二个触发器在经过时钟下降沿时才会使输出Q2的状态发生改变，即Q2的周期为Q1的两倍，时钟周期的四倍。接着由于Q1和Q2经过与门后作为第三个触发器的J、K输
实验八设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。 方案一： 方案三： LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO） 初态：0000（或1000－332＝668） 终态：332－1＝331即：0011 0011 0001（或999）
四、实验用仪器、仪表 数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等 五、实验步骤 ①清零法： 1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 2．按上图连接电路。LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。 3．加入CP进行测试并检查结果是否正确，如有故障设法排除。 4．结果无误后记录数据后拆线并整理实验设备。 实验证明，实验数据与设计值完全一致。设计正确。 ②置数法： 1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 分别接逻辑开关并置为高电平，百位（74LS192（3））、 2.按上图连接电路。CR、CP D 拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。
实验九可逆计数器的功能测试及应用电路 实验目的： （1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 （2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件： 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态 实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下： 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路： 如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN
实验现象与结果： 该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图； 该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图
需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理： 双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步 清零＊＊L L 1001 1001 H H 异步 置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。
数字电路与逻辑设计实验报告实验七计数器的设计 姓名：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：
思考与练习题3 1.基础知识部分 选择题 1.一个触发器可记录一位二进制代码，它有（C）个稳态。 .1 C Q=Q，应使输入D=(C )。 2．对于D触发器，欲使n+1n .1 C D.Q 3．对于JK触发器，若J=K，则可完成(C )触发器的逻辑功能。 ˊ Q=Q工作，可使JK触发器的输入端( A )。 4．欲使JK触发器按n+1n =K=0 =Q，K=Q =Q，K=Q =Q，K=0 =0，K=Q Q=Q工作，可使JK触发器的输入端（A ）。 5．欲使JK触发器按n+1n =K=1 =Q，K=Q =Q，K=Q =Q，K=1 =1，K=Q 6．同步计数器和异步计数器比较，同步计数器的显著优点是（A ）。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制 7．下列逻辑电路中为时序逻辑电路的是（ C ）。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 8. N个触发器可以构成最大计数长度（十进制数）为（D ）的计数器。 C. 2n D. n2 9．同步时序电路和异步时序电路比较，其差异在于后者（ B ）。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 10．一位8421BCD码计数器至少需要（ B ）个触发器。 .4 C 11．具有记忆和存储功能的电路属于时序逻辑电路，故 A 、B 、 D 电路是时序逻辑电路。 a. 触发器； b. 寄存器； c. 多位加法器； d. 计数器； e. 译码器； f. 数据选择器12．脉冲整形电路有 C 。 A.多谐振荡器 B.单稳态触发器 C.施密特触发器定时器
2020 同步计数器的设计实验报告文档 Contract Template
同步计数器的设计实验报告文档 前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解 本文内容如下：【下载该文档后使用Word打开】 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结
果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。
计数器 1.实验目的 计数器在数字逻辑设计中的应用十分广泛，可以对时钟信号进行计数，分频和产生序列信号，也可以用在计时器和串并转换等电路。这次实验我们就来学习一下如何用Robei和Verilog语言来设计一个4比特计数器。 2.实验要求 计数器对每个时钟脉冲进行计数，并将数值输出出来。这个实验我们来设计一个4比特的计数器，其范围在0～F之间，也就是计数到最大值16。设计波形要求如图2-2-1所示： 图2-2-1 计数器输出波形要求 3.实验内容 3.1 模型设计 1）新建一个模型。点击工具栏上的图标，或者点击菜单“File”然后在下拉菜单中选择“New”，会有一个对话框弹出来（如图2-2-2所示）。在弹出的对话框中设置你所设计的模型。
图2-2-2 新建一个项目 参数填写完成后点击“OK”按钮，Robei（服务号）就会生成一个新的模块，名字就是counter，如图2-2-3所示： 图2-2-3 计数器界面图 2）修改模型。（公众号：Robei）在自动生成的界面图上进行名称地修改，输入引脚为clock，enable和reset，输出引脚修改成count。其中count引脚的“Datasize”为4比特，用户可以输入4，也可以输入3:0。为了区分每个引脚，我们可以修改每个引脚的Color值，并点回车保存。修改完成后如图2-2-4所示。如果选中模块，按“F1”键，就会自动生成一个Datasheet，如图2-2-5所示：
图2-2-4 修改引脚属性 图2-2-5 “Datasheet”截图 3）输入算法。点击模型下方的Code（如图2-2-6所示）进入代码设计区。
实验报告 专业班级 姓名 学号 成绩评定 考核内容实验 表现 实验 报告 实验成果 或答辩 综合评 定成绩 成绩 电气与信息学院 和谐勤奋求是创新
实验教学考核和成绩评定办法 1．课内实验考核成绩，严格按照该课程教学大纲中明确规定的比重执行。实验成绩不合格者，不能参加课程考试，待补做合格后方能参加考试。 2．单独设立的实验课考核按百分制评分，考核内容应包括基本理论、实验原理和实验。 3．实验考核内容包括：1）实验预习；2）实验过程（包括实验操作、实验记录和实验态度、表现）；3）实验报告；权重分别为0.2 、0.4 、0.4；原则上根据上述三个方面进行综合评定。学生未取得1）和2）项成绩时，第3）项成绩无效。 4．实验指导教师应严格按照考核内容分项给出评定成绩，并及时批改实验报告，给出综合成绩，反馈实验中出现的问题。实验成绩在教师手册中有记载。 实验报告主要内容 一．实验目的 二．实验仪器及设备 三．实验原理 四．实验步骤 五．实验记录及原始记录 六．数据处理及结论 七. 思考题 八．实验体会（可选项） 注：1. 为了节省纸张，保护环境，便于保管实验报告，统一采用A4纸，实验报告建议双面打印（正文采用宋体五号字）或手写,右侧装订。 2. 实验类别指验证、演示、综合、设计、创新（研究）、操作六种类型实验。 3. 验证性实验：是指为了使学生巩固课程基本理论知识而开设的强调演示和证明，注重实验结果（事实、概念或理论） 的实验。 4. 综合性实验：是指实验内容涉及本课程的综合知识或本课程相关的课程知识的实验。 5. 设计性实验：是指给定实验目的、要求和实验条件，由学生自行设计实验方案并加以实现的实验。
电子课程设计 ——停车场计数器 学院:太原科技大学华科学院 专业：电气工程及其自动化 班级：电气122202H班 姓名：白健 学号：201222050201 指导老师：黄庆彩 2014年12月
目录 一、设计任务与要求 (1) 二、总体框图 (2) 三、选择器件 (3) 四、功能模块 (14) 五、总电路图 (19) 心得 (20) 参考文献 (20)
停车场计数器 一、设计任务与要求 1.1 设计目的： （1）掌握可任意预置的定时显示报警系统的构成、原理与设计方法； （2）熟悉集成电路的使用方法。 1.2 基本要求： （1）能够预置初始车位数，能够显示空余车位，从0-999； （2）在出口处里、外分别安装两个传感器（比如红外传感器）A、B，每当有车辆进入时将顺序经过A、B，每当有车辆出去时将顺序经过B、A，设计电路能够区分此车辆进入还是出去。 （3）进入车辆，空余车位数减1；车辆离去，空余车位数加1。 二、总体框图
设计思路 我设计的停车场电子车位计数器电路主要有四大部分，即车位空位数计数部分、译码部分、显示部分和提示灯提示部分。进出的每辆车都会触发门口的红外遥感，给计数器一个脉冲信号，使计数器进行加减计数，由显示部分将所剩余的车位数显示出来，提示灯部分提示是否有空余的车位。 （一）计数部分：用三个可逆计数器74LS192联级组成100进制可逆计数电路，预置最大值999； （二）译码部分：用七段式译码器74LS48将8421BCD码转化为共阴极七段数码管需要的逻辑状态二进制代码； （三）显示部分：采用共阴极七段式显示器，将二进制码以十进制的形式显示出来； （四）提示灯部分：由555定时器组成的单稳态触发器驱动灯泡发光，提示空车位数为0。 三、选择器件
电子课程设计题目：数字时钟
数字时钟设计实验报告 设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 电路框图： 图一 数字时钟电路框图 电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 译码器 译码器 译码器 时计数器 (24进制) 分计数器 (60进制) 秒计数器 (60进制) 校 时 电 路 秒信号发生器
图二秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路 60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位