第六章门级静态时序分析与PrimeTime
使用
一、PrimeTime简介
PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序。PrimeTime工作在设计的门级层次，并且和Synopsys 其它工具整合得很紧密。
基本特点和功能：
时序检查方面：
建立和保持时序的检查（Setup and hold checks）
重新覆盖和去除检查（Recovery and removal checks）
时钟脉冲宽度检查(Clock pulse width checks)
时钟门锁检查(Clock-gating checks)
设计检查方面：
没有时钟端的寄存器
没有时序约束的结束点（endpoint）
主从时钟分离（Master-slave clock separation）
有多哥时钟的寄存器
对层次敏感的时钟（Level-sensitive clocking）
组合电路的反馈环（Combinational feedback loops）
设计规则检查，包括最大电容(maximum capacitance)、最大传输时间(maximum transition)和最大扇出(maximum fanout)
PrimeTime 时序分析流程和方法：
在时序分析之前需要做的步骤：
1、建立设计环境
-建立搜索路径（search path）和链接路径（link path）
-读入设计和库
-链接顶层设计
-建立运作条件、连线负载模型、端口负载、驱动和传输时间
2、说明时序声明（约束）
-定义时钟周期、波形、不确定性(uncertainty)和滞后时间(latency)
-说明输入、输出端口的延时
3、说明时序例外情况（timing exceptions）
-多周期路径（multicycle paths）
-不合法路径(false paths)
-说明最大和最小延时、路径分割（path segmentation）和失效弧（disabled arcs）
4、进行分析和生成报告
-检查时序
-生成约束报告
-生成路径时序报告
二、静态时序分析中路径延时的计算
静态时序分析工具一般将电路网表看成一个拓扑图，图中的节点(node)代表电路中的引脚(pin)。节点之间的边(edge)表示时序弧(timing arc)，有两种：
# 连线延时(net delay)---驱动引脚(drive pin)和扇出(fanout)之间的连接
# 单元延时(cell delay)---输入引脚(input pin)和输出引脚(output pin)之间的连接
延时计算就是计算每条时序弧的值，可能是单元延时也可能是连线延时。通过累计这些延时可以计算时序路径(timing delay)的上升延时(rise delay)或下降延时(fall delay)。
正函数时序弧(positive unate timing arc)：
将上升延时和上升延时相加，下降延时和下降延时相加。例如一个AND门单元延时和连线延时。
负函数时序弧(negative unate timing arc)：
将新得到的上升延时和原来的下降延时相加，而新得到的下降延时和原来的上升延时相加。例如NAND门。
非函数时序弧(non-unate timing arc)：
将原来的延时和新得到的最差情况延时(worst-case delay)相加。非函数时序弧出现在不能从输入量的变化预测输出端逻辑值变化的地方，例如XOR门。
下图展示了一个电路逻辑网络是如何转化成一张时序图的：
非线性延时模型(nonlinear delay model)：
非线性模型是供应商以查表(lookup table)形式在工艺库中提供的延时信息，它和时序分析计算有着紧密的联系。
总的延时包含了单元延时和连线延时：
Dtotal = Dcell + Dc
Dc
连线延时。它有两种计算方法，一是通过operating_conditions中的tree_type属性和wire_load模型；二是在标准延时方程中读入一个SDF文件。
Dcell
门自身的延时，典型地是取从输入引脚电压变化到50%到输出引脚电压变化到50%的之间的时间。
CMOS非线性模型有两种计算Dcell的方法，在一个工艺库中可以混用。一是用插值法在库所提供的单元延时表里查找；二是通过查传输(propagation)表和过渡(transition)表得到传输延时和过渡延时，再计算单元延时：Dcell = Dpropagation + Dtransition 。
Dpropagation
典型衡量Dpropagation的方法是从输入引脚电压变化了50%到门输出电压即将开始转变（比方说变化了10%）之间的时间。这样，如果Dtransition值定义为输出电压从10%变化到50%之间的时间的话，它就要被加到Dpropagation上去。这样结果就是输入变化了50%到输出变化了50%之间的时间。
Dtransition
输出引脚转变状态所需要的时间，有时也指输出斜坡(ramp)时间。它是输出引脚两个参考电压之间变化的时间，可以是20%到80%或10%到50%。它是通过插值查表法得到的。
如果提供的是单元延时表，那么总延时就是：Dtotal = Dcell + Dc ；
如果提供的是传输延时表，那么总延时就是：Dtotal = Dpropagation + Dtransition + Dc 。
库单元延时时序弧的种类有：
上升传输(Rise propagation)
单元上升(Cell rise)
下降传输(Fall propagation)
单元下降(Cell fall)
上升过渡(Rise transition)
下降过渡(Fall transition)
注：每个条延时弧可以有传输延时表或单元延时表，但不能都有；同时必须有过渡延时表。
每一个延时表可以通过以下六个变量中的一个到三个查找：
input_net_transition
output_net_length
total_output_net_capacitance
related_out_total_output_net_capacitance
output_net_pin_cap
output_net_wire_cap
延时计算举例
看下图的下降传输(fall propagation)表：一个两维的表，由输出端总电容和输入过渡时间查找。输出端总电容由网络n1处的引脚电容、连线电容所决定。输入过渡时间由前面的U0门所决定。因为U1中的时序弧是负函数性质的，所以U0的上升过渡延时表就可以用来确定U1的输入过渡延时。假设Ctotal是110.1，输入过渡延时是0.34，用这两个值在下降传输延时表中查找。
图中的黑点表示表中定义的点。四个点和Z轴的高度值组成了供插值查找的领域，即图中的阴影部分。
下降过渡延时由下降过渡延时表得到，这个例子中它是基于输出端总电容的一维表。前面提到了输出端总电容是110.1，通过简单的线性插值查表就可以得到延时。
然后将传输延时和下降的过渡延时相加即得到了通过U1单元的下降传输延时时间。
如果库中为U1定义的不是传输延时表，而是单元延时表，那么过渡延时时间将不计入单元延时之内。
环境缩放比例(Environmental Scaling)
当计算总延时说，时序分析器会分别考虑影响Dtotal的因素。每一种因素都有它自己的全局参数来反映它对总延时的影响。在通常情况下这些因素包括工艺(process)、温度(temperature)和电压(voltage)。
下面的因子可以分别应用到延时方程中去：
△v：库中定义的电压变化的值
Kv：电压对总延时影响的因子
△t：库中定义的温度变化的值
Kt：温度对总延时影响的因子
△p：库中定义的工艺变化的值
Kp：工艺对总延时影响的因子
三、PrimeTime 的基本概念
一、定义设计环境
在对设计作时序分析之前，必须要定义好设计环境以使得在那些情况下满足限制条件。
通过以下这些信息来说明设计环境：
时钟：时钟波形和时钟信号的性质；
输入、输出延迟：信号到每个输入端口的时间从每个输出端口离开所需的时间。这些时间是用一个时钟周期的相对量表示的；
输入端口的外部驱动：每一个输入端口的驱动单元或驱动电容，还可以用一个确定的过渡时间来表示；
电容负载：输入或输出端口的外部电容；
运作条件：环境特性（工艺、温度和电压）；
连线负载电容：用来预测布局布线后每一条连线的电容和电阻。
下图展示了用来定义设计环境的命令：
二、时序声明
通常当前设计只是一个更大电路的一部分。时序声明提供了时钟和输入、输出延时的信息。在将设计建立起来之后，可以进行时序声明。
为了进行时序声明，包括以下一些内容：
说明时钟信息
描述一个时钟网络
说明时钟门锁（Clock-Gating）的建立和保持时间（Setup and Hold Checks）建立内部生成的时钟
说明输入延时
说明时钟端的输入延时
说明输出延时
三、时序例外（Timing Exceptions）
PrimeTime缺省地认为所有的电路都是单时钟周期的。这意味着电路在一个时钟周期之内将数据从一条路径的开始端传递到结束端。
在某些情况下，电路不是工作在这样的方式下。对具体的一条路径来说不适用单始终周期时序，所以必须对这些缺省的时序假设作例外说明。否则，时序分析将不能反映真实电路的工作情况。
主要有以下一些内容：
单时钟周期（缺省）路径延时限制
设置失败（False）路径
设置最大和最小路径延时
设置多时钟周期路径
路径说明方法
有效地说明例外情况
例外情况的优先级
报告例外情况
忽略例外情况
去除例外声明
四、报告的生成
在定义了时序声明和例外情况之后，可以生成时序分析报告，有助于定位设计中的违规之处。在进行时序分析的时候，PrimeTime会跟踪电路中所有的路径，然后根据电路说明、库、声明和例外情况计算设计的延时。
有以下一些内容：
检查设计约束
报告时序检测的覆盖率
生成路径时序报告
去除有寄存器的路径上的时钟扭斜(Skew)
生成瓶颈报告
进行快速时序升级（Fast Timing Updates）
生成约束报告
生成设计信息报告
生成连线负载报告
生成时序例外情况报告
报告最大扭斜检查（Maximum Skew Checks）
报告不变的时序检查（No-Change Timing Checks）
报告失效的时序弧（Disabled Timing Arcs）
显示情形分析设置
观察扇入逻辑
观察扇出逻辑
显示层次参考（Hierarchical References）
报告单元参考（Cell References）
生成总线报告
生成反标延时和检查报告（Annotated Delay and Check Reports）
生成模式分析报告（Mode Analysis Reports）
生成库的报告
生成延时计算报告
以路径（Paths）来生成定制报告
禁止和恢复时钟门锁、去除检查时钟门锁
以弧（Arcs）来生成定制报告
五、高级分析
用PrimeTime可以进行各种类型的高级分析。
内容有：
单运作条件分析（Single Operating Condition Analysis）
最小和最大分析
用片上变量（On-Chip Variation）分析设计
分析模式摘要
情形分析（Case Analysis）
模式分析（Mode Analysis）
检测失败路径
层次敏感的、基于锁存器的设计
分析异步逻辑的设计
分析三态总线的设计
六、读写SDF
对于起初的静态时序分析，估计网络的延时信息是基于一个连线负载模式。实际上延时是与设计中单元和网络的布局布线有关的。
一个布局器或一个布线器提供更详细和更精确的延时信息，可以用来提供给PrimeTime作更精确的分析。这个过程被称作反标（back-annotation）。反标信息经常是以标准延时格式Standard Delay Format(SDF)提供的。
包括以下信息：
读入一个SDF文件
报告延时反标信息
用SDF标注条件延时（Conditional Delays）
写一个SDF文件
用PrimeTime写SDF
去除标注延时和检查
用命令行设置标注
生成布局和布线的时序约束
为整个设计提供约束覆盖
可以用以下一些方法来读取SDF的反标延时信息：
从一个SDF文件里读取延时和时序检查
用命令行、而不用SDF标注延时、时序检查和翻转时间
七、反标寄生信息
PrimeTime为延时计算提供了增强的精确度。
PrimeTime为集中参数电容、集中参数电阻、精简pi模型和详细RC网络提供了寄生反标信息。
有以下一些内容：
寄生标注支持的文件格式
标注集中寄生效应
标准精简寄生效应和详细寄生效应
精简pi模型和详细RC网络比集中参数电容和电阻精确得多，但是需要建立环境变量并且会占用更多的CPU时间和内存。为了节约CPU时间推荐使用一个SDF文件，因为PrimeTime不必去计算延时。
八、编辑网表
PrimeTime为编辑网表提供了命令。编辑网表是为了在不违背逻辑综合的前提下满足时序要求。
九、相关特性鉴定（Context Characterization）
相关特性鉴定是从一个子设计的环境和它的上级设计来提取它的时序特性。鉴定相关特性有两个主要应用：
作为DC的脚本：鉴定所得的相关特性在DC综合或逻辑优化时设置时序约束。
在PrimeTime内部：在研究芯片层次的时序约束时鉴定得到的相关特性可以用来作层次化的时序分析。
十、生成快速时序模型
快速时序模型是临时的时序模型，可以用来快速描述时序信息而不需要用标志建模语言(Stamp modeling language)来写一个模型。
在设计周期早期用快速时序模型来大致描述没有定义的模块的初始时序。快速时序模型最终要被标志模型(Stamp models)或门级网表代替，因为它们含有更精确的时序信息。
四、PrimeTime 使用
开始
先建立目录并将PrimeTime本身所带的一个例子拷到新建的目录下，在下面的内容中将要用到这个例子。
mkdir primetime
cd primetime
cp –r $SYNOPSYS/doc/pt/tutorial .
cd tutorial
确认目录中有以下这些文件：
AM2910.db The design .db for the top-level of the design CONTROL.db The design .db for the CONTROL block
REGCNT.db The design .db for the REGCNT block
UPC.db The design .db for the UPC block
Y.data The Stamp data file for the Y block
Y.mod The Stamp model file for the Y block
Y_lib.db The library .db for the Y block
STACK_lib.db The library .db for the STACK block
pt_lib.db The technology library .db
stack.qtm.pt The quick timing model script for the stack block optimize.dcsh The dc_shell optimization script
timing.dcsh An example DC shell timing script for translation tutorial.pt The complete PrimeTime tutorial script for your
reference.
例子是一个AM2910微处理器，如图所示模块图。
运行PrimeTime：
pt_shell
定义搜索路径和链接路径：
pt_shell>set search_path “.”
Pt_shell>set link_path “* pt_lib.db STACK_lib.db Y_lib.db”* pt_lib.db STACK_lib.db Y_lib.db
读入设计：
PrimeTime支持以下设计格式：
. Synopsys database files (.db) (Use the read_db command)
. Verilog netlist files (Use the read_verilog command)
. Electronic Design Interchange Format (EDIF) netlist files (Use the read_edif command.)
. VHDL netlist files (Use the read_vhdl command.)
读入AM2910的顶层设计文件：
pt_shell> read_db AM2910.db
Loading db file '/u/joe/primetime/tutorial/AM2910.db'
1
链接设计：
pt_shell> link_design AM2910
Loading db file '/u/joe/primetime/tutorial/pt_lib.db'
Loading db file '/u/joe/primetime/tutorial/STACK_lib.db'
Loading db file '/u/joe/primetime/tutorial/Y_lib.db'
Linking design AM2010 ...
Loading db file '/u/joe/primetime/tutorial/STACK.db'
...
Designs used to link AM2910:
CONTROL, REGCNT, STACK, UPC, Y
Libraries used to link AM2910:
STACK_lib, Y_lib, pt_lib
Design 'AM2910' was successfully linked
1
显示当前已载入的设计：
pt_shell>list_designs
得到当前载入单元的信息：
pt_shell>report_cell
编译一个标记模型（Stamp Model）：
标记模型是一个诸如像DSP或RAMS那样复杂模块的静态时序模型。
标记模型与.lib模型共存，而不能代替它们。
-建立标记模型是用在晶体管层次的设计上，在这个层次上没有门级网表。
-标记模型语言是一种源代码语言，被编译成Synopsys的.db文件格式，可以被PrimeTime或Design Compiler使用。
-标记模型包含引脚到引脚的时序弧、建立和保持时间数据、模式信息、引脚的电容和驱动能力等等。标记模型还能保存属性（面积等等）。
-三态输出、锁存器和内部生成的时钟都可以被建模。
一个标记模型包括两种源代码文件格式：
-.mod文件
仅包含引脚到引脚的弧的描述（没有延时数据）。
-.data文件
包含.mod文件中每条弧的延时数据。
标记模型可以有多个.data文件来描述不同运作条件下的时序。
两种文件格式都需要编译成一个.db模型。
编译AM2910中Y模块的标记模型（标记源代码文件是Y.mod和Y.data）：
pt_shell> compile_stamp_model -model_file Y.mod \
-data_file Y.data -output Y
Wrote model library core to …./Y_lib.db?
Wrote model to …./Y.db?
PrimeTime生成两个.db文件：
Y_lib.db：一个库文件，包含一个单元(cell)。这个单元叫做核(core)。
Y.db：一个设计文件，引用Y_lib.db中的单元核。
编译一个快速时序模型(Quick Timing Model)：
可以为设计中还没有完成的模块建立一个快速时序模型，以使得完整的时序分析能够进行。通常的情形是：
-模块的HDL代码还没有完成时
-为了划分设计，在评估阶段为实际设计进行时序预测、约束估计时
-模块的标记模型还没有完成时
一个快速时序模型是一组PrimeTime命令，而不是一种语言。为了方便和文档化可以将它们写在一个脚本文件中，然后保存为.db的格式。在PrimeTime和Design Compile 中快速时序模型很有用处。
还可以将快速时序模型保存为标记模型，这是开始一个复杂标记模型的一种便利的方法。
例子中STACK模块的快速时序模型脚本文件是stack.qtm.pt，建立这个模型：
pt_shell> source -echo stack.qtm.pt
...
pt_shell> report_qtm_model;
...
pt_shell> save_qtm_model -output STACK -format db
Wrote model library core to './STACK_lib.db'
Wrote model to './STACK.db'
1
进行时序分析
配置运作环境
读入并链接AM2910设计：
pt_shell> set search_path "."
pt_shell> set link_path "* pt_lib.db STACK_lib.db Y_lib.db"
pt_shell> read_db AM2910.db
pt_shell> link_design AM2910
链接了AM2910会导致其它已经链接的设计变为不链接的状态。在内存里只允许有一个链接的设计。当一个设计不链接，所有时序信息将被去除，并会出现警告，这和Design Compiler不同。如果需要保存所标注的信息，可以在链接一个新的设计之前用write_script命令。如果以后重新链接这个设计，只要运行这个脚本就可以了。
建立运作条件和连线负载模型：
PrimeTime在生成建立时序报告(setup timing reports)时使用最大(Maximum)运作条件和连线负载模型；在生成保持时序报告(hold timing reports)时使用最小(Minimum)运作条件和连线负载模型。
pt_shell> set_operating_conditions -library pt_lib -min BCCOM -max WCCOM pt_shell> set_wire_load_mode top
pt_shell> set_wire_load_model -library pt_lib -name 05x05 -min
pt_shell> set_wire_load_model -library pt_lib -name 20x20 –max
如果运作条件在两个不同的库中，用set_min_library命令来在最大库和最小库中建立联系。
得到一张库的列表：
pt_shell> list_libraries
Library Registry:
STACK_lib /home/gray/primetime/tutorial/
STACK_lib.db:STACK_lib
Y_lib /home/gray/primetime/tutorial/Y_lib.db:Y_lib
* pt_lib /home/gray/primetime/tutorial/
pt_lib.db:pt_lib
得到一个库的详细信息：
pt_shell>report_lib pt_lib
基本声明：
pt_shell> create_clock -period 30 [get_ports CLOCK]
pt_shell> set clock [get_clock CLOCK]
pt_shell> set_clock_uncertainty 0.5 $clock
pt_shell> set_clock_latency -min 3.5 $clock
pt_shell> set_clock_latency -max 5.5 $clock
pt_shell> set_clock_transition -min 0.25 $clock
pt_shell> set_clock_transition -max 0.3 $clock
时钟门锁检查(Clock-Gating Checks)：
pt_shell> set_clock_gating_check -setup 0.5 -hold 0.1 $clock
pt_shell> set_min_pulse_width 2.0 $clock
如果设计被反标过，PrimeTime用SDF的建立和保持时间值，以及时钟脉冲宽度说明。
得到一个时序摘要：
pt_shell>report_design
…
pt_shell>report_reference
…
检查时序声明和设计的结构：
在进行时序分析之前运行check_timing命令是关键。这个命令能够检查到所有可能的时序问题。
在这个例子中将会出现警告，原因是存在没有约束条件的端口。
运行时序分析
设置端口延时并检查时序：
pt_shell> set_input_delay 0.0 [all_inputs] -clock $clock
pt_shell> set_output_delay 2.0 [get_port INTERRUPT_DRIVER_ENABLE] -clock $clock
pt_shell> set_output_delay 1.25 [get_port MAPPING_ROM_ENABLE] -clock $clock
pt_shell> set_output_delay 0.5 [get_port OVERFLOW] -clock $clock
pt_shell> set_output_delay 1.0 [get_port PIPELINE_ENABLE] -clock $clock
pt_shell> set_output_delay 1.0 [get_port Y_OUTPUT] -clock $clock
pt_shell> set_driving_cell -lib_cell IV -library pt_lib [all_inputs]
pt_shell> set_capacitance 0.5 [all_outputs]
pt_shell> check_timing
保存设置：
将所设置的时序信息保存为脚本文件可以确保在接下去的运行中保留一个时序环
境的复本。使用write_script命令，这个命令将以下这些信息保存到一个命令文件中：Clocks Names, waveforms, latency, and uncertainty
Exceptions False and multicycle paths, minimum and maximum
delays, and path groups
Delays Input and output delays, all delay annotations, and
timing checks
Net and port attributes Capacitance, resistance, and fanout
Design environment Wire load model, operation condition, drive, driving cell,
and transition
Design rules Minimum and maximum capacitance, minimum and
maximum fanout, and minimum and maximum transition write_script命令可以将脚本写成Design Compiler格式(dcsh or dctcl mode)或者PrimeTime格式(ptsh)。
不能用PrimeTime写一个被标注设计的.db文件，因为PrimeTime只能写时序模型的.db文件。以脚本为主要方式是为了和Design Compiler传递数据。
pt_shell> write_script -format dctcl -output AM2910.tcl
pt_shell> write_script -format dcsh -output AM2910.dcsh
pt_shell> write_script -format ptsh -output AM2910.pt
运行基本的分析：
1．得到AM2910的约束报告：
pt_shell>report_constraint
2. 检查报告中的时序违规(timing violations)和约束违规（constraints
violations）
3．到更多关于违规的信息：
pt_shell> report_constraint -all_violators
4．检查这份报告：
这里有多少违规的结束点(endpoints)？
报告基于路径的时序信息：
pt_shell>report_timing
设置时序例外情况：
因为PrimeTime直到进行完整的时序升级(timing update)之前才检查时序例外情况的正确性，所以要运行report_exceptions以确定它们的正确性。
声明AM2910的时序例外情况。设置一条两个时钟周期的路径，其中建立时间为2，保持时间为1：
pt_shell> set_false_path -from U3/OUTPUT_reg[*]/CP \
-to U2/OUTPUT_reg[*]/D
pt_shell> set_multicycle_path -setup 2 -from \
INSTRUCTION[*] -to U2/OUTPUT_reg[*]
pt_shell> set_multicycle_path -hold 1 -from \
INSTRUCTION[*] -to U2/OUTPUT_reg[*]
pt_shell> update_timing
pt_shell> report_exceptions
pt_shell> report_exceptions -ignored
评估时序例外情况结果：
1．得到另外一个约束报告并评估违规情况：
pt_shell>report_constraint –all_violators
2．检查这份约束报告
3．确信所设置的例外情况是否能够使得设计中的违规显现比以前更少。设计中最差余量(the worst slack)是什么？
pt_shell>report_timing
4. 检查这份详细的时序报告。
5. 看其它的违规路径。从这份约束报告中选择一个结束点，并键入：
pt_shell> report_timing -to endpoint
6. 检查这份报告。
提取一个子设计的边界时序特性信息：
一个子设计的相关时序特性信息的提取是基于它相关的上级设计环境。这些信息有两个主要用途：
一个主要用途是PrimeTime将这些相关特性信息提供给Design Compiler作为约束
信息。这是DC中从芯片级分析到模块级优化主要的纽带，与只是作分析的单点工具相比提供了更佳的整合性。
提取了相关特性信息之后，命令PrimeTime写一个包含子设计或模块时序信息的脚本。
在提取时序特性的同时，要注意：
1．特性信息提取不能够预计子设计的时序状况；
2．特性信息提取没有最大或最小这两种工作模式。所以在做这步工作之前要设置单一的、正确的运作条件。
对于PrimeTime而言，相关时序信息允许作层次化的时序分析，并观察芯片层次的时序约束；对于Design Compiler而言，相关时序信息允许在综合或逻辑优化时设置时序约束。
在Design Compiler中设置综合或优化约束的步骤是：
1．在PrimeTime中读入顶层设计
2．确认需要优化的子设计
3．提取每一个子设计的特性信息
4．为每一个子设计生成一个Design Compiler的脚本
5．将这些子设计读到Design Compiler中
6．将步骤4中生成的脚本引入进来
7．进行模块级的优化
仅将需要优化的子设计读入到DC中去，这样DC运行起来可以效率高一些。优化完这些模块之后，再将它们读入到PrimeTime中去作新一轮的时序分析。
在这个例子中，从时序报告中可以看出模块U3(REGCNT)和U2(UPC)可以进一步优化，也许能消除一些违规情况。
因为要纠正建立时序违规，所以要配置最差情况的运行条件。
pt_shell> set_operating_conditions -library pt_lib WCCOM
pt_shell> characterize_context {U2 U3}
pt_shell> write_context U2 -output UPC.char.dcsh \
-format dcsh
pt_shell> write_context U3 -output REGCNT.char.dcsh \
-format dcsh
pt_shell> write_script -format ptsh -output AM2910.new.pt
% dc_shell
dc_shell> include optimize.dcsh
...
dc_shell> quit
pt_shell> read_db {REGCNT.opt.db UPC.opt.db}
pt_shell> current_design AM2910
pt_shell> swap_cell U3 {REGCNT.opt.db:REGCNT} pt_shell> swap_cell U2 {UPC.opt.db:UPC}
pt_shell> source AM2910.new.pt
pt_shell> check_timing
pt_shell> report_constraint -all_violators
pt_shell> report_constraint -all_violators –verbose 看新生成的报告，违规情况是不是比原来少了？
高级分析
情形分析(Case Analysis)：
PrimeTime允许将设计中的端口设置成逻辑1或逻辑0，并使其像实际中那样生效，恰当地使时序弧有效或无效。这叫做情形分析(case analysis)或常量传播(constant propagation)。
情形分析能沿着电路正向地使所指定的逻辑常量生效，但是逆向不行。PrimeTime 可以这样做是因为它知道门的逻辑功能。PrimeTime不能使逻辑常量通过RAMs或其他黑箱单元传播。黑箱单元是没有定义功能的单元。
可以使用标记时序模型有条件地定义被情形分析影响到的时序弧。使用情形分析，可以在不同的条件下进行时序分析，例如，测试模式的开或关。
PrimeTime自动使一直高或一直低的信号生效。如图所示使用情形分析时的常量传播。
如果将Sel端口设置成逻辑0，PrimeTime只跟踪INa到U3的路径；
如果将Sel端口设置成逻辑1，PrimeTime只跟踪INb到U3的路径；
如果将U2的B引脚设置成逻辑0，PrimeTime将不跟踪到U3/Ten的路径。
作为情形分析的范例，完成以下一些步骤：
1．在设计中的一个端口上设置一个情形分析逻辑常量，观察时序弧受到的影响pt_shell> set_case_analysis 0 [get_ports CONDITION_CODE]
pt_shell> report_case_analysis
pt_shell> report_disable_timing
report_disable_timing命令显示所有因为情形分析而无效的时序弧。
2．看时序的改变
pt_shell> report_constraint
pt_shell> report_timing
3．检查报告
在这种情况下，将CONDITION_CODE端口设置成0改变了时序，所以关键路径也不一样了。
4．将CONDITION_CODE设置成1，观察结果
5．去除刚才所设置的逻辑常量
pt_shell> remove_case_analysis [get_ports CONDITION_CODE]
集成电路验证与算法知识点总结 黑盒：验证工程师不需了解设计的任何实现细节，所有的验证都必须通过接口完成，不能对内部状态进行直接访问，对内部的结构和实现不需过多了解，缺陷可观测性和可控性比较差。白盒：对待验证设计的内部结构和实现完全可见，也具有完全的可控性，优点在于能够快速的设置感兴趣的状态和输入组合，或者分离特定的功能，可以很容易的在验证过程中对结果进行观察并在输出与期望结果不一致时立即报错，但这种方法与特定的实现紧密相关，并且不能用于不同的实现或者将来的二次设计并且还需要验证工程师对设计实现的细节有相当的了解，以便正确生成有意义的条件以及合理地确定对什么结果进行观测白盒是黑盒的有益补充可以保证与实现有关的特性功能的正确性。 灰盒：介于黑盒和白盒之间的一种折中方案。黑盒可能不能验证设计的所有部分，而白盒不具备可移植性和独立性，与黑盒一样，灰盒通过最顶层接口对设计进行观测和控制，一般而已，灰盒最主要是验证与特定实现有关的重要特征。 遗传算法：5个参数的定义：Np是种群数量，Ng是每一代的数量No是产生子代的数量，Pi是通过反转产生2代的概率，Pu是通过变异产生子代的概率。基本思想：首先计算每一个个体的适应度Fitness Np(i)通过竞争选择出Ng个个体，然后根据适应度随机选择双亲，产生下一代，产生下一代的方式中Pi的概率是通过反转产生，Pu的概率通过变异产生，还有的是通过双亲交配产生，产生下一代的个体数量为No，由Ng和No选择出Np个以保持种群数量不变。一直遗传下来，直到种群的适应度足够高或不再提高为止。 验证计划：①明确的验证目标②验证策略③验证手段：基于行为级的模拟，静态时序分析还是形式化验证④结果检查手段：开发的验证环境是自检查，还是验证结果与参考模型的输出结果对比，还是验证结果直接和期望结果对比⑤建立验证环境的要求：内容有验证对象的抽象层次，验证模型的来源，包括行为模型，模拟模型等；验证环境的要素，包括结果检查，激励源等。⑥制定验证方案，即验证用例设计⑦验证结果的质量标准，内容包括验证向量数目，功能覆盖率和代码覆盖率⑧回归测试，什么时间进行回归测试，采用哪些激励进行回归测试⑨验证问题跟踪与管理，内容包括验证过程中发现的问题的记录和解决问题的情况，以及由此引发的代码更改记录⑩制定验证的进度安排和小组人员职责和分工⑾验证计划评审的节点和内容。 断言:监测设计中正确行为或错误行为的验证对象。断言将设计要求转换成了验证对象，从而可以用模拟器或形式化验证工具，评测设计要求是否被满足.断言分为3种：第一种为Assertion，用于描述设计所期望的正确行为；第二种为Constraint，用于描述设计所处环境的行为；第三种为Cover，用于描述设计及其所处环境应该会到达的状态。 SV A是SystemVerilog的断言，比较适合用Verilog编写的RTL代码，SV A是免费的，而PSL 需要购买。SV A的不太适合验证异步时钟接口。 PSL比较适合用VHDL编写的RTL代码。PSL的断言可以用于验证异步时钟接口。PSL的断言功能比SV A要强，例如，PSL支持具有Liveness功能的断言，但SV A不支持openspabc的功能验证（不包括时序和物理设计验证）①处理器体系结构设计验证②RTL设计模拟验证③DFT验证；系统级环境验证：固件操作系统和各类驱动； 使用工具：软模拟，加速器仿真，形式化验证；商业工具+定制工具 模拟：1适用于所有设计层次，2需要测试向量，3完整的模型，部分的验证，4输入驱动，施加激励，比较输出，5不完备的验证方法，只能证明设计有错而不能证明无错，6验证输入空间的点，一次检查一个输出点，7难点在于确定模拟激励是否足够。
TimeQuest快速入门 简介 本教程介绍用TimeQuest Analyzer进行时序约束和静态时序分析的必要步骤。所用示例文件在\qdesigns\fir_filter文件夹下。 TimeQuest约束步骤 下面的步骤描述了用TimeQuest对设计进行时序约束的步骤，每一步操作包含GUI和Command-line的操作方法。 第1步：在QuartusII中打开&建立工程 启动QuartusII软件，在\qdesigns\fir_filter文件夹下打开工程compile_fir_filter.qpf。 第2步：设置TimeQuest Analyzer 默认状态下，QuartusII使用Classic Timing Analyzer作为默认的时序分析工具。需要在QuatusII中进行如下设置将TimeQuest Analyzer设为当前工程的时序分析器。 在【Assignment】菜单下单击【Settings】，在【Category】列表中展开【Timing Analysis Processing】，选择【Use TimeQuest Analyzer during compilation】，然后点击【OK】即可。 第3步：进行初始的编译 在将时序约束应用到设计之前，需要为TimeQuest创建初始的数据。初始数据是通过post-map结果产生的。步骤如下： 在【Processing】菜单栏下，选择【Start】/【Start Analysis&Synthesis】。 通过运行【Analysis&Synthesis】产生post-map数据。 还可以用post-fit网表来产生初始数据。但是创建post-map数据所用时间更少，而且post-map数据对本设计示例工程来说已经够用。 第4步：启动TimeQuest Analyzer 为了创建并验证时序约束，需要启动TimeQuest Analyzer。在【Tools】菜单下，单击【TimeQuest Analyzer】启动TimeQuest Analyzer。 第5步：创建Post-Map时序网表 在指定时序要求前，需要首先创建一个时序网表。可以从post-map或post-fit 数据中创建时序网表（见第3步）。利用post-map数据创建时序网表的方法为：在【netlist】菜单下，单击【Create Timing Netlist】，在弹出的对话框中，选择【Input netlist type】下的【Post-Map】，单击【OK】。 不能通过【Task】面板下的【Create Timing Netlist】命令来创建post-map网表。在默认情况下，【Create Timing Netlist】需要post-fit数据。
校外IC后端实践报告 本教程通过对synopsys公司给lab进行培训，从verilog代码到版图整个流程（固然只是基本流程，由于真正一种大型设计不是那么简朴就完毕），此教程目就是为了让人们尽快理解数字IC设计大概流程，为后来学习建立一种基本。此教程只是本人摸索实验成果，并不代表内容都是对的，只是为了阐明大概流程，里面一定尚有诸多未完善并且有错误地方，我在此后学习当中会对其逐个完善和修正。 此后端流程大体涉及一下内容： 1.逻辑综合（工具DC 逻辑综合是干吗就不用解释了把？） 2.设计形式验证（工具formality） 形式验证就是功能验证，重要验证流程中各个阶段代码功能与否一致，涉及综合前RTL代码和综合后网表验证，由于如今IC设计规模越来越大，如果对门级网表进行动态仿真话，会耗费较长时间（规模大话甚至要数星期），这对于一种对时间规定严格（设计周期短）asic 设计来说是不可容忍，而形式验证只用几小时即可完毕一种大型验证。此外，由于版图后做了时钟树综合，时钟树插入意味着进入布图工具本来网表已经被修改了，因此有必要验证与本来网表是逻辑等价。 3.静态时序分析（STA），某种限度上来说，STA是ASIC设计中最重要环节，使用primetime 对整个设计布图前静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。 （PR后也需作signoff时序分析） 4.使用cadence公司SOCencounter对综合后网表进行自动布局布线（APR） 5.自动布局后来得到详细延时信息（sdf文献，由寄生RC和互联RC所构成）反标注到网 表，再做静态时序分析，与综合类似，静态时序分析是一种迭代过程，它与芯片布局布线联系非常紧密，这个操作普通是需要执行许多次才干满足时序需求，如果没违规，则进入下一步。 6.APR后门级功能仿真（如果需要）
建立时间和保持时间关系详解 图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。 个人理解： 1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。 2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。 关于建立时间保持时间的考虑 华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？ 分析： Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。 Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。 Tsetup：建立时间 Thold：保持时间 Tclk：时钟周期 建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。 保持时间容限：保持时间容限也要求大于等于0。
时序分析基础与时钟约束实例（1） 文中实例配套SF-CY3开发套件。更多内容请参考《SF-CY3 FPGA套件开发指南》。 何谓静态时序分析（STA，Static Timing Analysis）？ 首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA 的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。 言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。 下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。
1引言 在集成电路设计过程中，模拟方法是应用最多的验证时序正确与否的手段，然而，模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快，但需要输入向量作为激励，给使用带来很多不便；更为严重的是其精度不够高，不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应，但其速度太慢，容量也太小。静态时序分析技术通过提取整个电路的所有时序路径，计算信号沿(上升沿或下降沿)在传播过程的延时，然后检查在最坏情况下电路中是否存在建立时间和保持时间不满足要求的器件，从而确认被验证的电路是否存在时序问题。它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析不需要输入向量、运行速度快、占用内存少，因而成为SoC时代最主要的时序验证手段。延时计算和最长/最短路径分析是静态时序分析的关键。由于互连线结构 [1]对门延时的影响非常大，必须在门延时模型中充分考虑这一因素才能确保静态分析结果的正确性。 广告插播信息 维库最新热卖芯片： XC9536-15PC44C SN74F244DWR IS62C1024L-70Q SS34HT162288E6050-RJJ AQY210E H KM68V257CJ-15MUR3020PT TL082CDR 本文提出新的Π模型方法，结合了门的等效电容[3]来计算门的延时，我们的方法结合门的互连线负载的拓扑结构和门负载三阶矩求解的方法，采用[4]中提出的等效电容的求解公式，求出门延时计算模型，相比上述两种方法，在静态时序分析中更为合理。 2新的门延时模型 2.1 新的门延时模型 在[4]中，作者提出了利用Π型的RC模型来近似门的互连线输出负载，同时考虑了负载的屏蔽效应。用该模型等价地计算出门输出驱动点导纳函数前三阶系数。 图1中Y(s)表示准确的RC树的驱动点导纳函数，在s＝0的Taylor展开式表示如下： 将门的输出的RC树的互连线负载等效负载为Π模型，如图2。
FPGA静态时序分析模型——寄存器到寄存器 1. 适用范围 本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。 2. 应用背景 静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。 进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 3. 理论分析 3.1 静态时序分析的理论基础知识 在进行正确的时序分析前，我们必须具备基本的静态时序的基本知识点，不然看着编译器给出的时序分析报告犹如天书。如图3.1所示，为libero软件给出的寄存器到寄存器模型的时序分析报告的截取，接下来我们会弄清楚每个栏目的数据变量的含义，以及计算方法。 图3.1 libero静态时序分析报告 3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念
1. launch edge 时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。 2. latch edge 时序分析终点（latch edge）：数据锁存的时钟边沿，也是静态时序分析的终点。 3. Clock Setup Time (Tsu) 建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示： 图3.2 建立时间图解 4. Clock Hold Time (Th) 保持时间（Th）：是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示： 图3.3 保持时间图解 5. Clock-to-Output Delay（tco） 数据输出延时（Tco）：这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间
《现代SOC设计技术》学习小结 目录 一、SOC的概念 二、前端设计和后端实现 三、可测性设计 四、软硬件协同技术 五、验证技术 六、低功耗技术 七、IP复用技术 一、SOC概念 SOC（System on Chip）中文翻译为片上系统、系统级芯片等，由超大规模集成电路发展而来。从狭义上理解，SOC即把系统关键部件集成的到一张芯片上；而从广义上理解，SOC本身就是一个小型系统。 SOC的发展由市场和技术共同推动。20世纪90年代，计算机、通信、电子产品以及军事等领域需要大量高集成度的集成电路，于是集成电路向集成系统转变。这种转变的表现，一方面，IC品种增加、规模扩大、性能提高、上市时间缩短，并且IC标准化形成；另一方面，微电子技术不断发展，计算机性能提高，EDA综合开发工具性能提高，硬件描述语言公布。相比于IC，SOC具有的优势有：功耗低、体积小、速度快、功能丰富、节省成本。 IP核是SOC设计的基本单元。IP核是已经设计好经过验证的具
有特定功能的电路模块。在设计SOC时可以直接使用IP核。IP核分为软核、硬核和固核。软核指RTL级描述的核，一般是HDL代码，也就是源代码。它不依赖工艺，灵活性好，价格很贵。硬核指电路版图形式的核，不能被修改。它需要预先布局，可靠性高，价格低。固核介于软核和硬核之间，属于门级网表形式，固核需要使用者布局布线，有一定的灵活性。 SOC设计是基于核的设计，也就是将系统按功能分为若干块，组合不同的IP核，集成为特定功能的芯片的过程。但是这不意味着，简单的组合IP核就够了，还需要IP核的测试复用和结构上的精心设计。通常利用IP模块可以简化系统设计，但是对开发者理解IP模块有了更高的要求，时序一致性的问题也会凸显。这个问题推动了IP 模块的标准化。代表性的SOC标准化组织是美国的VSIA。 SOC的技术的特征有：复杂的系统功能、软硬件结合、含有一个或多个芯核（微处理器MPU、微控制器MCU、数字信号处理器DSP等）、采用深亚微米或超深亚微米工艺实现。 随着计算机、通信、手持设备等对IC的需求不断增加。IC的发展由元件到单元，再到RTL，现在为IP核。集成电路会继续朝着SOC 发展。 我国的SOC产业从20世纪90年代开始逐步发展。现在基本分为三大产业：设计、制造和封装。封装测试业占的比重约70%。在我国SOC发展的重点有高端通用芯片、网络通信、数字家电、信息安全、工业控制、生物医疗、IP核。
基本后端流程（漂流&雪拧） ----- 2010/7/3---2010/7/8 本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。 此后端流程大致包括一下内容： 1.逻辑综合（逻辑综合是干吗的就不用解释了把？） 2.设计的形式验证（工具formality） 形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是否逻辑等价。 3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设 计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（PR后也需作signoff 的时序分析） 4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR） 5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静 态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。 6.APR后的门级功能仿真（如果需要） 7.进行DRC和LVS，如果通过，则进入下一步。 8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。 9.将此macro作为一个模块在另外一个top设计中进行调用。 10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的芯片，具体 操作下面会说。 11.重复第4到7步
1. 适用范围 本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。 2. 应用背景 静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。 进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 3. 理论分析 3.1 静态时序分析的理论基础知识 在进行正确的时序分析前，我们必须具备基本的静态时序的基本知识点，不然看着编译器给出的时序分析报告犹如天书。如图3.1所示，为libero软件给出的寄存器到寄存器模型的时序分析报告的截取，接下来我们会弄清楚每个栏目的数据变量的含义，以及计算方法。 图3.1 libero静态时序分析报告 3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念 1. launch edge 时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。
2. latch edge 时序分析终点（latch edge）：数据锁存的时钟边沿，也是静态时序分析的终点。 3. Clock Setup Time (Tsu) 建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示： 图3.2 建立时间图解 4. Clock Hold Time (Th) 保持时间（Th）：是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示： 图3.3 保持时间图解 5. Clock-to-Output Delay（tco） 数据输出延时（Tco）：这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间间隔。 3.1.2 Clock skew 时钟偏斜（clock skew）：是指一个时钟源到达两个不同寄存器时钟端的时间偏移，如图3.4所示：
组成原理实验报告 姓名学号 陈宝可 07055004 刘睿 07055013 林建财 07055040 指导老师：姜欣宁 2010年4月22日
一、总体设计思想 1.1 CPU简介 CPU是计算机的核心，其重要性好比大脑对于人一样，它负责处理、运算计算机内部的所有数据。CPU的种类决定了操作系统和相应的软件。CPU主要由运算器、控制器、寄存器组和内部总线等构成，是PC的核心，再配上储存器、输入/输出接口和系统总线组成为完整的PC（个人电脑）。 单周期CPU 的特点是每条指令的执行只需要一个时钟周期，一条指令执行完再执行下一条指 令。再这一个周期中，完成更新地址，取指，解码，执行，内存操作以及寄存器操作。由于每个时钟上 升沿时更新地址，因此要在上升沿到来之前完成所有运算，而这所有的运算除可以利用一个下降沿外， 只能通过组合逻辑解决。这给寄存器和存储器RAM的制作带来了些许难度。且因为每个时钟周期的时 间长短必须统一，因此在确定时钟周期的时间长度时，要依照最长延迟的指令时间来定，这也限制了它 的执行效率。 下图是cpu设计的思路： 1.2系统主要框架 第一台电子计算机与1946年2月14日诞生至今，计算机的发展迅速，经历了电子管，晶体管管，集成电路，大规模集成电路，超大规模集成电路的时代，现在集成电路的设计已经接近极限，不过在发
展历程中，计算机的核心框架并没有太多的改变，仍然是由五大部件组成：存储器、运算器、控制器、I/O设备。设计过程中主要以CPU(运算器+控制器)为中心。 如图是计算机组成原理图： CPU 的功能： 设计的cpu主要是由ALU(运算器)和CU（控制器）两个核心部件构成，另外设计一些辅助器件。ALU处理整个计算机的计算，设计的ALU只能进行简单的算术运算，并不能够实现很强大的计算功能，CU是整个计算机的控制部分，它能够接收外界的响应，并控制计算机的其他部件完成特定的功能，CU 和ALU共同组成cpu的核心部件，处理整个计算机的事件。 CPU开发的进程： 设计初始时，成员讨论cpu所能实现的功能，cpu的组成部分，所需要的开发工具、语言、平台、参考资料等，明确了设计思想后，小组进行明确的分工，现在设计过程已经从最初的讨论进入初步的实践，小组成员正按照各自的分工进行cpu的设计开发。 设计成员的分工： 本小组由三名成员，林建财主要完成设计思路提出和最终的整合，陈宝可主要完成各个模块的设计，刘睿主要完成报告的编写以及提出相关的意见，设计过程中成员需要相互配合，相互支持分工没有明显的界限，成员可以扬长避短，各展所长。 CPU设计的工具： 现在存在很多的cpu开发语言，如VHDL硬件描述语言，V erilog HDL描述语言等等，它们都是非常优秀的开发工具，鉴于知识的局限性，这里只列出我们所学的工具。 Quartus® II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。QuartusII design 提供完善的timing closure 和LogicLock? 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device
1.在quartus中对设计进行时序分析 2.1TimeQuest 工具 Quartus? II TimeQuest Timing Analyzer是一个功能强大的ASIC型时序分析工具，能够以工业标准方法论来约束，分析和报告用户设计中所有逻辑的时序性能。这个工具是一个严格的静态工具，使用时不需要搭建硬件环境及进行调试。本节将介绍如何使用Quartus II TimeQuest Timing Analyzer工具的图形化功能来约束，分析及报告设计中的时序结果。 使用这个工具，我们要指定初始时序信息，包括时钟，时序例外以及信号传输中的到达和要求的时间。我们通过后缀名为sdc（Synopsys Design Constraints）的文件来指定时序要求，然后The Quartus II Fitter将优化逻辑布局等来满足我们的时序要求。 在时序分析过程中，Quartus II TimeQuest Timing Analyzer分析设计中的每一条时序路径，计算每条路径的延迟，检查是否存在时序违例，并且报告时序结果。一旦发现时序违例，可以精确定位到违例路径的时序细节，然后用户约束它以纠正违例。如果时序分析没有报告违例，那么恭喜你，在这个器件中的逻辑行为将与你的设计意图一致。 使用TimeQuest分析设计时序的一般步骤为： 图使用TimeQuest分析设计时序的一般步骤第一次编译时我们需要得到没有设置约束的时序结果，有助于我们给设计添加约束。第二次编译的时序需要把包含指定时序要求的文件（后缀为sdc 的文件）添加到工程文件中执行编译，这样工具就能够按照我们的时序要求来进行映射了。 2.2timequest快速入门示例 下面我们按照altera公司所给的timequest快速入门教程示例来讲解该时序分析工具的大致用法。使用的工具是目前使用最广泛的quartusII9.1版本
序 很早之前就想对这几个月工作经历写的东西，一是作为自己的总结，二是自己也很 想将自己这段时间的一些经历和大家分享一下，希望对初学者而言能使得他们能少走一 些弯路。只是公司里的事情很多，最近经常加班，所以一直拖到现在。 能来到这家公司应该是一种缘份--缘起NIOS。当初三月份altera来我们学校建立SO PC实验室的时候自己还不知道NIOS是什么东西，只是想在altera的FAE讲完NIOS后多问他几个时序约束的问题，然后拷一份PPT回去。但是想不到因为那一份NIOS的培训资料，我 认识了edacn上的cawan，他给我讲了很多NIOS的东西，之后是丁哥在SOC版帖了位NIOS大赛的通知，然后我和队友就去报了名，并去川大参加了NIOS的培训，认识了峻龙的FAE- ---也是我现在的boss。在这里要谢谢cawan、丁哥、和我一起参加NIOS竞赛的队友刘科 以及我的BOSS，是他们让我有了这一段的经历。 在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是 设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。 时序是设计出来的 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑 的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中 ，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来 的。 在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工 作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细 设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作 所占的时间要远大于编码的时间。 总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求 把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在 今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做 详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多 只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于 不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时 序也改一下，搞得人很郁闷。 在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了 ，各级模块内部是怎么实现的也基本上确定下来了。 由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会 一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。 做逻辑的难点在于系统结构设计和仿真验证 刚去公司的时候BOSS就和我讲，做逻辑的难点不在于RTL级代码的设计，而在于系统 结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计
静态时序分析中路径延时的计算 静态时序分析工具一般将电路网表看成一个拓扑图，图中的节点(node)代表电路中的引脚(pin)。节点之间的边(edge)表示时序弧(timing arc)，有两种： # 连线延时(net delay)---驱动引脚(drive pin)和扇出(fanout)之间的连接 # 单元延时(cell delay)---输入引脚(input pin)和输出引脚(output pin)之间的连接 延时计算就是计算每条时序弧的值，可能是单元延时也可能是连线延时。通过累计这些延时可以计算时序路径(timing delay)的上升延时(rise delay)或下降延时(fall delay)。 正函数时序弧(positive unate timing arc)： 将上升延时和上升延时相加，下降延时和下降延时相加。例如一个AND门单元延时和连线延时。 负函数时序弧(negative unate timing arc)： 将新得到的上升延时和原来的下降延时相加，而新得到的下降延时和原来的上升延时相加。例如NAND门。 非函数时序弧(non-unate timing arc)： 将原来的延时和新得到的最差情况延时(worst-case delay)相加。非函数时序弧出现在不能从输入量的变化预测输出端逻辑值变化的地方，例如XOR门。 下图展示了一个电路逻辑网络是如何转化成一张时序图的： 非线性延时模型(nonlinear delay model)： 非线性模型是供应商以查表(lookup table)形式在工艺库中提供的延时信息，它和时序分析计算有着紧密的联系。 总的延时包含了单元延时和连线延时：
静态时序分析（Static Timing Analysis）基础及应用 ◎陈麒旭 前言 在制程进入深次微米世代之后，芯片（IC）设计的高复杂度及系统单芯片（SOC）设计方式兴起。此一趋势使得如何确保IC质量成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC质量之课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式，对STA的基础概念及其在IC设计流程中的应用做详尽的介绍。 什么是STA？ STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。以分析的方式区分，可分为Path-Based及Block-Based两种。 先来看看Path-Based这种分析方式。如图一所示，信号从A点及B点输入，经由4个逻辑闸组成的电路到达输出Y点。套用的Timing Model标示在各逻辑闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的Timing Constraint为： 1.信号A到达电路输入端的时间点为2（AT=2，AT为Arrival Time）。 2.信号B到达电路输入端的时间点为5（AT=5）。 3.信号必须在时间点10之前到达输出端Y（RT=10，RT为Required Time）。
现在我们针对P1及P2两条路径（Path）来做分析。P1的起始点为A，信号到达时间点为2。经过第1个逻辑闸之后，由于此闸有2单位的延迟时间，所以信号到达此闸输出的时间点为4（2+2）。依此类推，信号经由P1到达输出Y的时间点为7（2+2+3）。在和上述第三项Timing Constraint比对之后，我们可以得知对P1这个路径而言，时序（Timing）是满足使用者要求的。 按照同样的方式可以得到信号经由路径B到达输出Y的时间点为11（5+1+3+2），照样和上述第三项Timing Constraint比对，我们可以得知对P2这个路径而言，Timing 是不满足使用者要求的。 对图一的设计而言，总共有6个信号路径。对于采用Path-Based分析方式的STA 软件来说，它会对这6个信号路径作逐一的分析，然后记录下结果。IC设计者藉由检视其分析报告的方式来判断所设计的电路是否符合给定的Timing Constraint。由于最常用来做静态时序分析验证核可（STA Signoff）的EDA软件PrimeTime?采用Path-Based的分析方式，所以本文将以Path-Based的分析方式介绍为主。 再来看看Block-Based的分析方式。此时时序信息（Timing Information）的储存不再是以路径为单位，而是以电路节点（Node）为单位。由Timing Constraint我们仅能得知A节点的AT为2，B节点的AT为5以及Y节点的RT为10。Block-Based的分析方式会找出每个节点的AT和RT，然后比对这两个数值。当RT的值大于AT时表示信号比Timing Constrain中要求的时间还早到达，如此则Timing是满足的，反之则不满足。 STA资料准备 在做STA之前，我们必须对其准备工作有充分的了解。STA所需的资料如图三所示，以下我们分项说明。其中Design Data部分，由于Block Model和STA软件相关性太高，我们不在此加以说明，请直接参阅您STA软件的使用手册。
PrimeTime 的基本概念 一、定义设计环境 在对设计作时序分析之前,必须要定义好设计环境以使得在那些情况下满足 限制条件。 通过以下这些信息来说明设计环境： 时钟：时钟波形和时钟信号的性质; 输入、输出延迟：信号到每个输入端口的时间从每个输出端口离开所需的时间。这些时间是用一个时钟周期的相对量表示的; 输入端口的外部驱动：每一个输入端口的驱动单元或驱动电容,还可以用一个确定的过渡时间来表示; 电容负载：输入或输出端口的外部电容; 运作条件：环境特性（工艺、温度和电压）; 连线负载电容：用来预测布局布线后每一条连线的电容和电阻。 下图展示了用来定义设计环境的命令： 二、时序声明 通常当前设计只是一个更大电路的一部分。时序声明提供了时钟和输入、输 出延时的信息。在将设计建立起来之后,可以进行时序声明。 为了进行时序声明,包括以下一些内容： 说明时钟信息 描述一个时钟网络 说明时钟门锁（Clock-Gating）的建立和保持时间（Setup and Hold Checks） 建立内部生成的时钟 说明输入延时 说明时钟端的输入延时 说明输出延时 三、时序例外（Timing Exceptions） PrimeTime缺省地认为所有的电路都是单时钟周期的。这意味着电路在一个 时钟周期之内将数据从一条路径的开始端传递到结束端。 在某些情况下,电路不是工作在这样的方式下。对具体的一条路径来说不适用单始终周期时序,所以必须对这
些缺省的时序假设作例外说明。否则,时序分析将不能反映真实电路的工作情况。 主要有以下一些内容： 单时钟周期（缺省）路径延时限制 设置失败（False）路径 设置最大和最小路径延时 设置多时钟周期路径 路径说明方法 有效地说明例外情况 例外情况的优先级 报告例外情况 忽略例外情况 去除例外声明 四、报告的生成 在定义了时序声明和例外情况之后,可以生成时序分析报告,有助于定位设 计中的违规之处。在进行时序分析的时候,PrimeTime会跟踪电路中所有的路径,然后根据电路说明、库、声明和例外情况计算设计的延时。 有以下一些内容： 检查设计约束 报告时序检测的覆盖率 生成路径时序报告 去除有寄存器的路径上的时钟扭斜(Skew) 生成瓶颈报告 进行快速时序升级（Fast Timing Updates） 生成约束报告 生成设计信息报告 生成连线负载报告 生成时序例外情况报告 报告最大扭斜检查（Maximum Skew Checks） 报告不变的时序检查（No-Change Timing Checks） 报告失效的时序弧（Disabled Timing Arcs） 显示情形分析设置 观察扇入逻辑 观察扇出逻辑 显示层次参考（Hierarchical References） 报告单元参考（Cell References） 生成总线报告 生成反标延时和检查报告（Annotated Delay and Check Reports） 生成模式分析报告（Mode Analysis Reports） 生成库的报告 生成延时计算报告 以路径（Paths）来生成定制报告 禁止和恢复时钟门锁、去除检查时钟门锁
统计静态时序分析（SSTA）概述 摘要 是否曾想过为什么一个设计能够以高于设计团队承诺的频率工作?为何该设计团队不能将这个更高的频率当作要实现的目标? 过去，静态时序分析被用来分析SoC是否能够在规定的目标频率工作。时序验收要么在最差情况(WCS)，要么在最佳情况(BCS)下完成。通常，这些与三西格玛区域对应。当然，为了结束这些情况下的时序，可能进行了大量过度设计。 统计静态时序分析(SSTA)尝试采用一种方法来减少这种不必要的过度设计，因此努力让设计变得更加切合实际，并同时帮助提高目标频率。 什么是统计静态时序分析? 过去几十年里，静态时序分析(ST A)一直是用来结束数字电路时序的一种常用方法。 但由于几何尺寸缩小到45nm甚至更小，现在要结束时序变得越来越困难了。STA和工艺数量的增加，使得整个情形变得更为复杂。 之所以出现这样的复杂情况，是因为要在高级技术节点上实现工艺变化变得异常困难了。现在共有两种变化： 1.芯片到芯片变化 2.芯片内变化 这两种变化又可以进一步划分为： 1.系统性变化 2.随机性变化 其中的部分变化目前仍算在传统的STA方法内。SST A尝试按概率分布来考虑所有这些变化。 基本上，SSTA会计算概率函数，以计算每个节点上每个信号的到达时间。如果设计达到规定的目标频率，根据到达时间的概率分布函数，就能将它计算出来。 例如，如果概率为97%，那么最小余量的信号的到达时间为5ns;到达时间为4ns的概率为10%。这意味着200MHz的目标频率其得到的概率应为97%，250MHz的目标频率其概率为10%。 变化： 临界尺寸的扩展速度超过了我们的控制。现在随着技术节点的减少，互连变化与有源门相比，它正逐渐占据主导地位。 由于互连开始占主导地位，时序的临界变量不只限于晶体管的临界尺寸，同时包括线段尺寸和实际形状以及附近网络的数量。 金属宽度、金属厚度、经电阻、绝缘高度都具有不同的金属层属性。晶体管的类似属性包括晶体管长度、宽度、掺杂密度和门氧化层厚度。