ALTERA FPGA 特殊管脚说明、
管脚名称 器件系列 使用模式 配置模式 管脚类型 描述
MSEL0 MSEL1 APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
特殊管脚
不能做用
户I/O All
输入 设置 APEX II、 Mercury、ACEX 1K、 APEX 20K
和 FLEX 10K 器件配置模式
MSEL1 MSEL0 配置模式
0 0串行配置或使用配置器件模式
1 0 并行同步模式
1 1 并行异步模式
MSEL FLEX 6000 特殊管脚
不能做用
户I/O All 输入 MSEL 配置模式
0 串行加载或使用加载器件模式,及
MasterBlaster 或ByteBlasterMV加
载电缆模式
1 串行异步模式
nSTATUS APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 特殊管脚
不能做用
户I/O
All
双向
集电极开路
上电后被器件拉低，在5US之内，被器件释放，
（当使用一个专用配置器件时，专用加载器件将
控制这个脚为低长达200ms。）这个管脚必须通
过一个1K电阻上拉到VCCIO；
(APEX 20KE 或 APEX 20KC 器件为10K欧姆)
如果在配置过程中，如有错误发生，本管脚被器
件拉；。
如果在配置或初始化过程中，有一个外部的信号
源驱动本管脚为低，则器件进入一个错误的状
态；
在配置或初始化之后，驱动本管脚为低，不会影
响器件。但是，如果使用专用配置器件，驱动本
管脚低将引起配置器件试图去配置APEX 或
FLEX 器件。
（详细见AN116中的配置时序）
nCONFIG APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 特殊管脚
不能做用
户I/O All
输入 配置控制引脚：
由0-1的跳变开始配置，由1-0跳变则复位器件；
当设定本管脚为0时，所有I/O为三态。
（详细见AN116中的配置时序）
CONF_DONE APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 特殊管脚
不能做用
户I/O
All
双向
集电极开路
状态输出：
在配置之前和配置过程中，器件驱动本管脚为0，
一旦所有配置数据都被接收并没有错误发生，则
初始化时钟周期开始时器件释放本管脚；
状态输入：在所有数据被接收后，本管脚为高电
平，器件初始化，然后进入用户模式；
本管脚必须通过一个1K的电阻上拉到VCCIO
(APEX 20KE或APEX 20KC 器件使用10K欧姆电阻)
外部的信号源可以驱动本管脚为低，来延迟初始
化的过程，当使用一个配置器件进行配置除外，
在配置以及初始化之后，驱动本管脚为低， 不
影响配置器件。
（详细见AN116中的配置时序）
DCLK APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 - 1配置器件
2串行加载
3并行同步模
式
输入 时钟输入，用于从一个外部信号源输入时钟数据
进入器件，在串行异步模式或并行异步模式
配置中, DCLK应当被拉高，不能悬空；
nCE APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 -
All
输入 低有效芯片使能，本管脚使用低电平使能器件来
允许配置，对于单芯片配置应当被固定为低电
平，在配置以及初始化过程和用户模式，本管脚
必须固定为低电平；在级联时,第一片的nCE接
地，前一片的nCEO接后一片的nCE；
APEX II APEX 20K Mercury ACEX 1K FLEX 10K -
nCEO
FLEX 6000 I/O 级联
输出 当设备配置完成后被驱动为低电平。在多器件配
置过程中，这个管脚用来连接后面器件的nCE引
脚，最后一片的nCEO悬空；
APEX II APEX 20K Mercury ACEX 1K FLEX 10K 1特殊管
脚
2用户I/O
并行异步模
式
nWS
FLEX 6000 1特殊管
脚
2用户I/O 串行异步模
式
输入 写选通输入：对于APEX II、 Mercury、ACEX 1K、
APEX 20K 和 FLEX 10K 器件0-1的跳变引起器件
锁存一个字节的数据在DATA[7..0]引脚；对于
FLEX 6000 器件，一个0-1的跳变会引起器件锁
存一个位的数据在DATA引脚。
APEX II APEX 20K Mercury ACEX 1K FLEX 10K 1特殊管
脚
2用户I/O
并行异步模
式
nRS
FLEX 6000 1特殊管
脚
2用户I/O 串行异步模
式
输入 读选通输入：对于APEX II、 Mercury、ACEX 1K、
APEX 20K 和 FLEX 10K器件低电平表示在DATA7
引脚输出的是RDYnBSY信号；对于 FLEX 6000 器
件，低电平表示在DATA引脚输出的是RDYnBSY信
号，如果 nRS 管脚没有使用，应该被固定连接
到高电平。
RDYnBSY APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 1特殊管
脚
2用户I/O
1并行异步模
式
2串行异步模
式
输出 忙闲信号：高电平表示器件准备好来存取另外字
节的数据；高电平表示器件没有准备好接收另外
字节的数据。
nCS CS APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000
1特殊管
脚
2用户I/O
1并行异步模
式
2串行异步模
式
输入 片选择信号：nCS为低电平且CS为高电平器件被
使能可以进行配置，如果只有一个芯片选择输入
被使用，那么另外一个必须被激活，（举例来说：
如果只用CS作为片选择信号则nCS必须被连接到
地），在配置和初始化的过程中，nCS和CS管脚
必须被处于有效状态，
CLKUSR APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 1特殊管
脚
2用户I/O All
输入 可选的用户时钟输入信号：用在初始化过程中；
（注：在初始化过程中可以继续使用配置数据用
的DCLK，或者切换到用CLKUSR）
DATA FLEX 6000 特殊管脚
不能做用
户I/O 1配置器件
2串行加载
3串行异步加
载 输入
数据输入：对FLEX 6000器件来说串行的配置数
据是出现在DATA引脚，在串行异步加载方式下，
nRS信号被锁存之后DATA管脚上出现的是
RDYnBSY信号；
（详细见AN116中的PSA配置时序）
DATA[7..1] APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K 1特殊管
脚
2用户I/O
1并行异步模
式
2串行异步模
式
输入 数据输入：并行的字节流数据通过DATA[7..1]
与DATA0输入器件；
DATA0 APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K 特殊管脚
不能做用
户I/O
配置器件
PS
PPA
PPS
输入 数据输入：在串行配置模式下比特流数据通过
DATA0写入器件；
DATA7 APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K 1特殊管
脚
2用户I/O PPA 输出
在PPA配置方式，DATA的数据是被RDYnBSY信号通
过电平触发方式在nRS信号已经被锁存之后写
入；
（详细见AN116中的PPA配置时序）
INIT_DONE APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 1器件级
的使能
2用户I/O
All 输出
集电极开路
状态管脚：可以被用来指示器件已经被初始化或
者已经进入用户模式；在配置过程中INIT_DONE
引脚保持低电平，在初始化之前和之后，
INIT_DONE引脚被释放，被上拉到VCCIO通过一个
外部上拉电阻，因为 INIT_DONE 在配置之前是
三态，所以被外部的上拉电阻拉到高电平。因此
监控电路必须能够检测一个0-1的跳变信号。这
个选项可以在 MAX+PLUS II 或 Quartus II 软
件中被设置。
DEV_OE APEX II
APEX 20K
Mercury
ACEX 1K
FLEX 10K
FLEX 6000 1器件级
的使能
2用户I/O
All 输入 此管脚需要在编译设置中设定才能实现第一功
能，缺省是第二功能；
当本引脚被拉低，所有I/O都是三态。
当本引脚被拉高，所有I/O在正常的程序控制状
态。
DEV_CLRn
APEX II APEX 20K Mercury ACEX 1K FLEX 10K FLEX 6000
1器件级的清零 2用户I/O All 输入
此管脚需要在编译设置中设定才能实现第一功能，缺省是第二功能；
当本引脚被拉低，所有寄存器被清除。 当本引脚被拉高，所有寄存器都处于程序控制状态。
TDI 输入 TDO 输出 TMS 输入 TCK APEX II
APEX 20K Mercury
ACEX 1K
FLEX 10K FLEX 6000
1JTAG 2用户管
脚 All 输入
JTAG引脚。当被用作为用户I/O引脚的时候， JTAG引脚电平必须保持稳定，在配置之前和配置过程中。JTAG引脚稳定性可以预防意外的装载JTAG指令。
2016/2/10 笔记一：分配引脚的四种方法：（Quartus II 13.0sp1 (64-bit)） 1、常规方法，利用Pin Planner命令，适用于引脚使用比较少的工程，简洁方便； 2、使用.csv文件进行引脚分配： 步骤一：利用记事本新建一个.csv的格式文件，内容格式如图下图所示，然后保存； 步骤二：选择菜单栏Assignments-->Import Assignment,添加刚才生成的文件路径；
步骤三：点击OK，引脚分配完成。 注意：.csv文件保存路径不要有中文，建议保存在工程文件夹下。 3、使用.qsf文件进行引脚分配： 步骤一：在Quartus II中打开.qsf文件（系统默认生成.qsf文件，默认保存在该工程文件夹下） 步骤二：添加以下格式内容，格式如下图所示； 步骤三：点击保存，引脚分配完成。 4、使用.tcl文件进行引脚分配： 步骤一：生成.tcl文件，选择菜单栏Project-->Generate Tcl File For Project,点击OK,默认保存路径为该工程文件夹； 步骤二：添加以下格式内容，格式和.qsf文件格式一致； 步骤三：选择菜单栏Tool-->Tcl Scripts，选择生成的.tcl文件，点击Run，引脚分配完成。
说明：在实际的应用过程中，我们应该根据工程的子模块个数和引脚的使用多少来选择合适的引脚分配方式，笔者总结了以下几条：（不喜勿喷，还望多多赐教） 1、工程中使用的引脚数为个位数时，并且特别少，建议使用常规方法，利用Pin Planner 命令进行引脚分配； 2、工程中只有一个子模块时，如果引脚众多，尤其使用到数码管显示时，建议使用.tcl 文件进行引脚分配； 如图所示，.tcl文件中标识符和变量名已经给出，只需要输入对应引脚，比较方便。在多子模块的情况下，.tcl文件中没有给出标识符和变量名，这点需要注意。 3、多个子模块，使用引脚众多的情况下，利用.tcl文件、.csv文件和.qsf文件进行引脚分配大同小异，不过个人更喜欢利用.csv文件进行引脚分配，因为格式相对简单。
一、外文资料译文： Cyclone II器件系列简介 关键词：cyclone II器件；特点；简介； 在非常成功的第一代Cyclone器件系列之后，Altera的Cyclone II FPGA系列扩大低成本的FPGA的密度，最多达68，416个逻辑单元（LE），提供622个可用的输入/输出引脚和1.1M比特的嵌入式寄存器。Cyclone II器件的制造基于300毫米晶圆，采用台积电90nm、低K值电介质工艺，这种工艺技术是使用低绝缘体过程以确保了快速有效性和低成本。通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争。不像其他用电力功耗和性能来换取低成本的FPGA卖主，Altera 最新一代低价位的FPGA——cyclone II FPGA系列，和同类90nmFPGA器件相比，它提高了百分之六十的性能和降低了一半的功耗。低成本和优化特征使Cyclone II FPGA系列为各种各样的汽车、消费、通讯、视频处理、测试与测量、和其他最终市场提供理想的解决方案。在https://www.doczj.com/doc/5d6078174.html,参考设计、系统图,和IP,使用cyclone II FPGA系列可以帮助你迅速实现最总市场方案开发。 低成本的嵌入式解决方案 Cyclone II 器件支持Nio s II 嵌入式处理器，能够自己完成自定义的嵌入式处理器。Cyclone II器件还能够扩展各种外部存储器和I/O口或者嵌入式处理器的性能。单个或多个NiosII嵌入式系统中嵌入式处理器也可以设计成cyclone II设备以提供一些额外的同时处理的能力或者甚至取代已经在你的系统中存在的嵌入式处理器。使用cyclone II和nios II 能够拥有成本低和高性能处理方案的共同特点，和普通的产品相比，这个特点能够延长你的产品的生命周期,提高产品进入市场的时间。 低成本DSP方案 单独使用cycloneII FPGA 系列或者或者作为数字信号处理(DSP)协处理器以提高数字信号处理（DSP）应用的性价比。，你用以下cyclone II的特点和设计支持可以实现高性能低成本DSP系统： ■150个18 × 18 乘法器 ■ 1.1 M比特的片内嵌入式存储器 ■高速的外部寄存器接口 ■数据处理的知识产权核
元器件封装及基本管脚定义说明 以下收录说明的元件为常规元件 A: 零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置。包括了实际元件的外型尺寸，所占空间位置，各管脚之间的间距等，是纯粹的空间概念。因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装. 普通的元件封装有针脚式封装(DIP与表面贴片式封装(SMD两大类. (像电阻，有传统的针脚式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD ）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD 元件放上，即可焊接在电路板上了。 元件按电气性能分类为:电阻, 电容(有极性, 无极性, 电感, 晶体管(二极管, 三极管, 集成电路IC, 端口(输入输出端口, 连接器, 插槽, 开关系列, 晶振,OTHER(显示器件, 蜂鸣器, 传感器, 扬声器, 受话器 1. 电阻: I.直插式 [1/20W 1/16W 1/10W 1/8W 1/4W] AXIAL0.3 0.4 II. 贴片式 [0201 0402 0603 0805 1206] 贴片电阻 0603表示的是封装尺寸与具体阻值没有关系 但封装尺寸与功率有关通常来说 0201 1/20W 0402 1/16W 0603 1/10W
0805 1/8W 1206 1/4W 电容电阻外形尺寸与封装的对应关系是: 0402=1.0x0.5 0603=1.6x0.8 0805=2.0x1.2 1206=3.2x1.6 1210=3.2x2.5 1812=4.5x3.2 2225=5.6x6.5 III. 整合式 [0402 0603 4合一或8合一排阻] IIII. 可调式[VR1~VR5] 2. 电容: I.无极性电容[0402 0603 0805 1206 1210 1812 2225] II. 有极性电容分两种: 电解电容 [一般为铝电解电容, 分为DIP 与SMD 两种] 钽电容 [为SMD 型: A TYPE (3216 10V B TYPE (3528 16V C TYPE (6032 25V D TYP E (7343 35V] 3. 电感: I.DIP型电感 II.SMD 型电感
Cyclone III 的配置 全文翻译自Altera公司Cyclone III的器件手册。 所有表格与图标标号与手册原文一致，以便于查对。 出于个人需要，仅翻译了AS与JTAG配置两部分，且仅都配置一片FPGA芯片。
可以通过压缩数据的方法以节约存储空间，并节省程序load时间（page 220）； 9通过Remote System Upgrade方式可以减少新产品面市的时间（page 221）； 9AS Configuration（Serial Configuration Devices） ?表10-6显示的是对各种配置电平来说，MSELx管脚的接法 ?单一器件配置 四个接口管脚包含了串口时钟（DCLK），串行数据输出（DATA），AS 数据输入（ASDI），以及低电平有效的片选信号（nCS）。 注： 1)上拉一个电阻，连接到该管脚所在的bank的VCCIO； 2)Cyclone III器件通过DATA[1]-to-ASDI路径控制配置芯片； 3)nCEO管脚浮空，或者当没有连接到另一个器件的nCE管脚时，可以当作通用IO使用； 4)MSEL管脚的设置，用于选择不同的电平标准和不同的POR时间；参考表10-6，选择
接法； 5)这些是复用管脚。FLASH_nCE管脚在AS配置电路图中当作nCSO功能使用，DATA[1] 管脚当作ASDO功能使用； 6)这些串接的电阻尽可能靠近配置芯片 当连接一个配置芯片到Cyclone III器件时，DATA[0]管脚必须串一个电阻，并应接近配置芯片。 配置器件和Cyclone III芯片间连线的长度应符合表10-8所推荐的值。 当选择AS配置方式的时候，BAMK 1的IO电压必须是3.3，3.0或2.5。 上电以后，CIII器件有一个POR时间的延迟，在此期间，nSTATUS和CONF_DONE 会一直为低，所有的IO也都是三态输出。 芯片配置的三个阶段分别是复位，配置和初始化。当nCONFIG或者nSTATUS为低，芯片处于复位状态，经过POR时间后，CIII释放nSTATUS，进入配置模式。（为开始配置，所有配置管脚和JTAG管脚所在的BANK的VCCINT，VCCA和VCCIO必须成功上电）。 CIII器件生成的串口时钟(DCLK)控制整个配置周期并为串口提供时序。CIII利用每步40MHz的晶振生成DCLK。 在AS配置模式下，配置芯片在DCLK的上升沿锁存输入和控制信号，并在下降沿送出数据；而CIII会在DCLK的下降沿发出控制信号并在DCLK的下降沿锁存配置数据。 CIII接收完所有的配置信息后，释放开环输出的CONF_DONE。只有当CONF_DONE 变成高电平时，CIII才开始初始化。 如果在配置期间出现了错误，CIII会将nSTATUS信号拉低，表示有一个数据帧错误，CONF_DONE信号保持为低。如果Auto-restart configuration after error 选项选中的话，CIII 会复位配置信号，通过向FLASH_NCE发一个脉冲，经过复位时间后释放nSTATUS的状态（最大230us）。
加密狗的概述与破解原理 加密狗的概述： 加密狗是外形酷似U盘的一种硬件设备，正名加密锁，后来发展成如今的一个软件保护的通俗行业名词，"加密狗"是一种插在计算机并行口上的软硬件结合的加密产品（新型加密狗也有usb口的）。一般都有几十或几百字节的非易失性存储空间可供读写，现在较新的狗内部还包含了单片机。软件开发者可以通过接口函数和软件狗进行数据交换（即对软件狗进行读写），来检查软件狗是否插在接口上；或者直接用软件狗附带的工具加密自己EXE文件（俗称"包壳"）。这样，软件开发者可以在软件中设置多处软件锁，利用软件狗做为钥匙来打开这些锁；如果没插软件狗或软件狗不对应，软件将不能正常执行。 加密狗通过在软件执行过程中和加密狗交换数据来实现加密的.加密狗内置 单片机电路(也称CPU)，使得加密狗具有判断、分析的处理能力，增强了主动的反解密能力。这种加密产品称它为"智能型"加密狗.加密狗内置的单片机里包含有专用于加密的算法软件，该软件被写入单片机后，就不能再被读出。这样，就保证了加密狗硬件不能被复制。同时，加密算法是不可预知、不可逆的。加密算法可以把一个数字或字符变换成一个整数，如DogConvert(1)=12345、DogConver t(A)=43565。 加密狗是为软件开发商提供的一种智能型的软件保护工具，它包含一个安装在计算机并行口或USB 口上的硬件，及一套适用于各种语言的接口软件和工具软件。加密狗基于硬件保护技术，其目的是通过对软件与数据的保护防止知识产权被非法使用。 加密狗的工作原理： 加密狗通过在软件执行过程中和加密狗交换数据来实现加密的.加密狗内置 单片机电路(也称CPU)，使得加密狗具有判断、分析的处理能力，增强了主动的反解密能力。这种加密产品称它为"智能型"加密狗.加密狗内置的单片机里包含有专用于加密的算法软件，该软件被写入单片机后，就不能再被读出。这样，就保证了加密狗硬件不能被复制。同时，加密算法是不可预知、不可逆的。加密算法可以把一个数字或字符变换成一个整数，如DogConvert(1)=12345、DogConver t(A)=43565。下面，我们举个例子说明单片机算法的使用。比如一段程序中有这样一句：A=Fx(3)。程序要根据常量3来得到变量A的值。于是，我们就可以把原程序这样改写：A=Fx(DogConvert(1)-12342)。那么原程序中就不会出现常量3，而取之以DogConvert(1)-12342。这样，只有软件编写者才知道实际调用的常量是3。而如果没有加密狗，DogConvert函数就不能返回正确结果，结果算式A=F x(DogConvert(1)-12342)结果也肯定不会正确。这种使盗版用户得不到软件使用价值的加密方式，要比一发现非法使用就警告、中止的加密方式更温和、更隐蔽、
分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？ 谢谢Totag 的回答，你看我的理解对不对：IO standard是根据你所要输入的电平来设置，Group是根据所分配的信号端口自动确定，而每个引脚的IO Bank 本身已经确定！ 另外，分配的引脚所属的IO Bank不同有关系吗？引脚的分配除了要考虑专用引脚和用户引脚的区别外，还要考虑什么因素？ 首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。 第二是IO Bank：你在quartus pin planner 的top view下右键然后点击show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO 口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填充完毕的。 第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt 。 第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA 在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO 口前部的IO区，quartus会自动给你生成一个三态门。 第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。 你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IO bank的延迟对于FPGA而言没有多少延迟。 管脚分配呢，你可以看一下quartus里面pin planner内部那张top view对于每个管脚的说明。大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差分输入，高时钟输入等等。这个是要参照对应器件的IO 手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。
Cyclone? III Device Schematic Review Worksheet This document is intended to help you review your schematic and compare the pin usage against the Cyclone III Device Family Pin Connection Guidelines (PDF) version 1.1 and other referenced literature for this device family. The technical content is divided into focus areas such as FPGA power supplies, configuration, FPGA I/O, and external memory interfaces. Within each focus area, there is a table that contains the voltage or pin name for all of the dedicated and dual purpose pins for the device family. In some cases, the device density and package combination may not include some of the pins shown in this worksheet, you should cross reference with the pin-out file for your specific device. Links to the device pin-out files are provided at the top of each section. Before you begin using this worksheet to review your schematic and commit to board layout, Altera highly recommends: 1) Review the latest version of the Cyclone III Device Errata Sheet (PDF) and the Knowledge Database for Cyclone III Device Known Issues and Cyclone III Device Handbook Known Issues. 2) Compile your design in the Quartus? II software to completion. For example, there are many I/O related placement restrictions and VCCIO requirements for the I/O standards used in the device. If you do not have a complete project, then at a minimum a top level project should be used with all I/O pins defined, placed, and apply all of the configurable options that you plan to use. All I/O related megafunctions should also be included in the minimal project, including, but not limited to, external memory interfaces, PLLs, altlvds, and altddio. The I/O Analysis tool in the Pin Planner can then be used on the minimal project to validate the pinout in Quartus II software to assure there are no conflicts with the device rules and guidelines. When using the I/O Analysis tool you must ensure there are no errors with your pinout. Additionally, you should check all warning and critical warning messages to evaluate their impact on your design. You can right click your mouse over any warning or critical warning message and select “Help”. This will bring open a new H elp window with further information on the cause of the warning, and the action that is required.
A、常用芯片封装介绍 来源：互联网作者： 关键字：芯片封装 1、BGA 封装(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配 LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚 LSI 用的一种封装。封装本体也可做得比 QFP(四侧引脚扁平封装)小。例如，引脚中心距为 1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚 QFP 为 40mm 见方。而且 BGA 不用担心 QFP 那样的引脚变形问题。该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为 1.5mm，引脚数为225。现在也有一些 LSI 厂家正在开发500 引脚的 BGA。 BGA 的问题是回流焊后的外观检查。 现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国 Motorola 公司把用模压树脂密封的封装称为 OMPAC，而把灌封方法密封的封装称为 GPAC(见 OMPAC 和 GPAC)。 2、BQFP 封装(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见 QFP)。
Quartus II中FPGA的管脚分配保存方法 一、摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总。 二、管脚分配方法 FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（或者点击按钮），打开Pin Planner，分配管脚外，还有以下2种方法。 方法一：Import Assignments 步骤1： 使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的DIY_DE2开发板为范例）。【这种方式格式最为简单】 注意：To和Location两个关键字中间有一个半角逗号。 图1 pin.txt 步骤2：
在QII软件中，选择“Assignments -> Import Assignments”。如图所示，导入xxx.txt或者xxx.csv文件即可 图2 导入pin.txt 步骤3： 在QII软件中，选择“Assignments -> Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。
图3 验证管脚是否分配正确 方法二：导入source xxx.tcl文件 步骤1： 在QII软件中，使用“Assignments -> Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。
图4 Remove Assignments 注：在未执行任何管脚分配操作新工程中，可跳过步骤1。 步骤2： 使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的DIY_DE2开发板为范例）。 注意关键字set_location_assignment和-to的用法。
Cyclone II 系列FPGA特殊引脚 (2009-07-26 12:17:20) 转载 分类：FPGA 标签： fpga管脚 杂谈 直接开始啦~~ 1/1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路
的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。 7/13.I/O,VREF 用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O 来用。 14/20. DATA0 专用输入脚。在AS 模式下，配置的过程是：CII 将nCSO 置低电平，配置芯片被使能。CII然后通过DCLK 和ASDO 配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA 脚给CII 发送数据。DATA 脚就接到CII 的DATA0 脚上。CII 接收完所有的配置数据后，就会释放CONF_DONE 脚（即不强制使CONF_DONE 脚为低电平），CONF_DONE 脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE 在外部会接一个10K 的电阻，所以它会变成高电平。同时，CII 就停止DCLK 信号。在 CONF_DONE 变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。所以，CONF_DONE 这个脚外面一定要接一个10K 的电阻，以保证初始化过程可以正确开始。DATA0,DCLK,NCSO,ASDO 脚上都有微弱的上拉电阻，且一直有效。在配置完
LED 显示屏中常用的芯片说明及原理 Led中常见的芯片有：74HC595列驱动，74HC138译码驱动，74HC245信号放大，74HC4953行扫描等。 1、74HC595 74HC595是硅结构的CMOS器件，兼容低电压TTL电路，遵守JEDEC标准。 74HC595 是具有8位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp（移位寄存器时钟输入）的上升沿输入到移位寄存器中，在STcp（存储器时钟输入）的上升沿输入到存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。 将串行输入的8位数字，转变为并行输出的8位数字，例如控制一个8位数码管，将不会有闪烁。 2特点 8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态
输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 特点8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态 输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 3输出能力并行输出，总线驱动；串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 参考数据 Cpd决定动态的能耗， Pd=Cpd×VCC×f1+∑(CL×VCC^2×f0) F1=输入频率，CL=输出电容 f0=输出频率（MHz） Vcc=电源电压 4、引脚说明符号引脚描述 Q0…Q7 8位并行数据输出，其中Q0为第15脚 GND 第8脚地 Q7’第9脚串行数据输出 MR 第10脚主复位（低电平） SHCP 第11脚移位寄存器时钟输入 STCP 第12脚存储寄存器时钟输入 OE 第13脚输出有效（低电平） DS 第14脚串行数据输入 VCC 第16脚电源
EP2C5T144C8N/EP2C5Q208C8N 1/1. I/O, ASDO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2. I/O,nCSO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3. I/O,CRC_ERROR： 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置。 4/4. I/O,CLKUSR： 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。
Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日
目录 目录..........................................................................................I QUARTUS II中FPGA管脚分配策略.. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (1) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (2) 1.4.时钟管脚 (2) 2.FPGA管脚分配方法 (3) 2.1.P IN P LANNER方式 (3) 2.2.I MPORT A SSIGNMENTS方式 (4) 2.3.T CL S CRIPTS方式 (6) 2.4.项目组统一使用方式 (9) 3.编写FPGA管脚分配文件 (10) 3.1.查看PDF格式的原理图 (10) 3.2.查看P RJ PCB格式的原理图 (11) 4.保存FPGA管脚分配文件 (12) 4.1.T CL格式或CSV格式 (12) 4.2.QSF格式 (12) 4.3.项目组统一使用格式 (12) 附录管脚类型说明 (13)
Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图1 Wire Bond 1.1. 电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、3.3V、2.5V、1.8V到1.5V ，变得越来越低。I/O电压用来给各个Bank供电，每个Bank 都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。
ETL-002 Altera Cyclone III 系列FPGA开发板简介 概述 ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。
单板描述 主芯片EP3C10提供了10320个逻辑单元（LE），46块SRAM（每块9K bits）, 23个18*18的乘法器。开发板自带USB供电电路：您只需将USB线插上您的USB端口，无需外接＋5V直流电源，开发板即可工作。开发板同时支持AS模式下载和JTAG模式下载。程序固化既可通过JTAG口也可直接对板上的FLASH进行编程。 丰富的外围接口可满足常用的外设的人机交互，我们还将剩下未用的40个用户I/O引脚全部引出，使得您可以通过这些信号对本开发板进行电路扩展。这些接口主要包括： PS2鼠标接口：可以将PS2鼠标的任何移动的信息反应在数码管上 PS2键盘接口：可以将PS2键盘上的任意按键以16进制的信息反应在数码管上 VGA显示器接口：可以将FPGA产生的信息反映在VGA显示器上。开发板自带了动态彩条显示的功能 双串口接口：可以与任何的串口设备相接。开发板自带的演示程序是将PC上的超级终端中输入的任何信息返回PC 4位数码管：可以实时显示任何的数字信息。开发板自带的演示程序实时地显示分钟和秒钟的信息。 4位LED灯：用于指示状态。开发板自带了跑马灯实验。 4位按键开关：可用于复位等作用。 4位拨码开关：可用于电路的选择作用
. . 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
. . 74LS30 数据手册 74LS32数据手册 74LS33 数据手册 74LS37 数据手册 74LS38数据手册 74LS40 数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试灯 输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
Quartus II中FPGA管脚分配策略Quartus II中FPGA管脚的分配策略 编写：*** 校核： 审核： 二〇一年月日
目录 目录 目录..........................................................................................I QUARTUS II中FPGA管脚分配策略.. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (1) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (2) 1.4.时钟管脚 (2) 2.FPGA管脚分配方法 (3) 2.1.P IN P LANNER方式 (3) 2.2.I MPORT A SSIGNMENTS方式 (3) 2.3.T CL S CRIPTS方式 (6) 2.4.项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) 3.1.查看PDF格式的原理图 (9) 3.2.查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) 4.1.T CL格式或CSV格式 (11) 4.2.QSF格式 (11) 4.3.项目组统一使用格式 (11) 附录管脚类型说明 (12)
Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。 下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。 其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。 圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。 正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。 五边形标记的管脚为配置管脚。 图1 Wire Bond 1.1. 电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、3.3V、2.5V、1.8V到1.5V ，变得越来越低。I/O电压用来给各个Bank供电，每个Bank 都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。
ｃｙｃｌｏｎｅ３的配置方式 ｃｙｃｌｏｎｅ３器件使用ＳＲＡＭ单元保存配置信息。因为ＳＲＡＭ掉电易失的特性，ｆｐｇａ芯片上电的时候必须重新配置。根据期间密度和封装选择，它有如下５中配置方案（红色部分为常用配置方案，并不是所有FPGA芯片都能使用所有配置方案，具体可查看cyclone3的器件手册）： 1.Active serial (AS)主动串行配置 2.Active parallel (AP)主动并行配置 3.Passive serial (PS)被动串行配置 4.Fast passive parallel (FPP)快速被动并行配置 5.Joint Test Action Group (JTAG) AS和AP配置方案需要外部FLASH存储器存储配置信息。其它3种配置方案需要外部的控制器或者下载电缆。主动配置方案以及JTAG方案常用于单芯片系统设计。下面重点介绍AS，AP和JTAG。以AS配置为例介绍。 Cyclone3器件的配置芯片通常选择EPCS64,EPCS16以及EPCS4或者flash.这些芯片能够提供廉价，方便（引脚少）的解决方案。因为FPGA芯片容量的限制，它对配置信息的大小也有所限制。EP3C80系列器件可提供21MBITS的配置信息流容量。 MSEL【3：0】为FPGA器件的输入，用于确定配置方式。AS模式下，它连接1101.AP模式下，它连接1011.注意要直接接 VCCA or GND，
更不能悬空，避免无效配置。查看手册可得到其它配置值。在JTAG 模式下，忽略MSEL配置，JTAG模式有优先权。 AS模式支持配置信息压缩，AP模式不支持。压缩信息可以节约空间以及配置时间。在 Device & Pin Options——Configuration中可以选择压缩与否。 选择好器件后，参考下图连接。 POR——上电复位.复位时间由MSEL【3：0】决定。复位结束后开始发送配置控制信号。 DCLK信号由fpga内部晶振产生。Cyclone3系列器件使用40Mhz时钟晶振。在此时钟上升沿，输入控制信号，下降沿输出配置信息。配置时间由配置信息流的大小和时钟频率决定。配置过程大概如下：复位