摘要
所谓集成电路，是指采用半导体工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的半导体晶片或介质基片上一同制作出来，形成完整的电路，然后封装在一个管壳内，成为具有特定电路功能的微型结构。
集成电路的出现打破了电子技术中器件与线路分立的传统，开辟了电子元器件与线路一体化的方向，作为信息产业基础的集成电路，已成为国家发展的重要物质与技术基础。
本报告首先介绍了数字集成电路、模拟集成电路、数模混合集成电路设计流程，使读者熟悉集成电路设计的整个流程，并了解数字和模拟集成电路设计的异同；然后具体介绍集成电路两个分支ASIC和SoC的设计，通过对比ASIC的全定制、半定制和基于可编程器件的设计方法使读者知道如何选择合适的设计方法。通过介绍SoC的软硬件协同设计使读者对集成电路设计有新的认识；接着从物联网的角度介绍目前用于物联网的芯片的不足，提出设计物联网芯片的要求；之后又从世界和国内两个视角介绍了集成电路的发展方向，使读者对集成电路未来的发展有所了解；最后介绍我在本次实习中所做的工作和体会，对NanoTime使用的感想和总结。
关键词集成电路设计流程ASIC SoC 物联网芯片NanoTime
1.集成电路设计
1.1数字集成电路设计
数字集成电路设计多采用自顶向下设计方式，首先是系统的行为级设计，确定芯片的功能、性能，允许的芯片面积和成本等。然后是进行结构设计，根据芯片的特点，将其划分成接口清晰、相互关系明确的、功能相对独立的子模块。接着进行逻辑设计，这一步尽量采用规则结构来实现，或者利用已经验证过的逻辑单元。接下来是电路级设计，得到可靠的电路图。最后就是将电路图转换成版图。图1-1所示为一个完整的数字集成电路设计流程。
图1-1 数字集成电路设计流程
1.1.1系统功能描述
系统功能描述主要确定集成电路规格并做好总体设计方案。其中，系统规范主要是针对整个电子系统性能的描述，是系统最高层次的抽象描述，包括系统功能、性能、物理尺寸、设计模式、制造工艺等。
功能设计主要确定系统功能的实现方案，通常是给出系统的时序图及各子模块之间的数据流图，附上简单的文字，这样能更清晰的描述设计功能和内部结构。为了使整个设计更易理解，一般在描述设计可见功能之后，对系统内部各个模块及其相互连接关系也进行描述。描述从系统应用角度看，需要说明该设计适用场合、功能特性、在输入和输出之间的数据变换。
1.1.2逻辑设计
逻辑设计是将系统功能结构化。通常以文本、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。依据设计规范完成模块寄存器传输级代码编写，并保证代码的可综合、清晰简洁、可读性，有时还要考虑模块的复用性。随后进行功能仿真和FPGA验证，反复调试得到可靠的源代码。其中，还要对逻辑设计的RTL级电路设计进行性能及功能分析，主要包括代码风格、代码覆盖率、性能、可测性和功耗评估等。
1.1.3电路设计
电路设计大体分为逻辑实现、版图前验证和版图前数据交付三个阶段。
逻辑实现将逻辑设计表达式转换成电路实现，即用芯片制造商提供的标准电路单元加上时间约束等条件，使用尽可能少的元件和连线完成从RTL描述到综合库单元之间的映射，得到一个在面积和时序上满足需求的门级网表。时钟树插入也将在逻辑实现中完成，插入时钟树后，再进行逻辑综合、功耗优化和扫描链插入后得到门级网表，并通过延迟计算得到相关标准延时格式(SDF)文件。版图前验证利用逻辑实现得到的相关门级网表和SDF文件，进行门级逻辑仿真和测试综合，包括静态时序仿真、动态仿真、功耗分析、自动测试图形生成等，经过版图前验证得到的电路设计门级网表必须要满足一定的时序/功耗约束要求。
1.1.4物理设计
物理设计就是版图设计。将综合得到的网表和时序约束文件导入EDA软件中，进行布局布线，生成符合设计要求的Layout，在完成了全部的Layout之后，利用相关提取软件进行寄生参数提取，并重新反馈到物理实现的布局布线软件中，进行时序计算和重新优化，直到得到满意的时序结果为止。这时可以生产包含精确寄生信息的SDF文件，与布局布线后生成的网表一道进行时序分析。时序分析通过后，就可以导出布局布线后的GDS格式的版图数据，供后续流程使用。
1.1.5设计验证
在版图设计完成之后，非常重要的一步工作就是版图验证。版图验证保证了芯片依照其设计功能准确无误地实现，主要包括设计规则检查(DRC)、电路版图对照检查(LVS)、版图的电路提取(NE)、电学规则检查(ERC)和寄生参数提取(PE)。
1.2模拟集成电路设计
1.2.1数字时代下的模拟电路
早在20世纪80年代初期，就有人预言模拟电路即将消失。当时，数字信号处理算法的功能日益增强，而VLSI技术的发展又使得在一块芯片上集成数百万、上千万个晶体管成为可能。由于这些算法可以在硅片上紧凑而有效的实现，所以
许多传统上采用模拟电路形式来实现的功能很容易在数字领域内完成，例如，数字音频和无线蜂窝电话。
与模拟信号处理相比，数字信号处理拥有不少优点，例如：
⑴鲁棒性。数字信号处理电路对集成电路制造工艺的偏差、电源电压波动、温度漂移以及器件的老化并不敏感。
⑵灵活，可重新配置。数字电路可以通过软件代码的变动很容易实现算法公式中相应权值的改变。
⑶适应能力。某些信号处理算法使用数字电路实现时可以允许带来额外的设计自由度。
正因为数字信号处理这些显而易见的优点，人们开始假定：如果集成电路制造有足够的能力，那么信号的所有处理最终都可以采用数字方式来实现。但事实上，直到今天模拟电路设计人才的需求量仍然非常巨大。尽管许多类型的信号处理确实已经转移到数字领域，但是，在现代许多复杂高性能系统中，模拟电路从根本上被证明是不可或缺的。其根本原因在于就宏观角度而言，自然界产生的信号就是模拟量。由于这些信号最终都会在数字领域进行处理，所以每个这样的系统都会需要模数/数模转换器。
1.2.2模拟集成电路设计流程
完成一个模拟集成电路的设计，需要多个步骤。图2-1给出了一个模拟集成电路设计的一般流程。其中电路设计阶段的主要步骤有：①规格定义；②电路结构选择以及工艺确定；③具体电路设计；④电路仿真；⑤版图设计；⑥版图验证；
⑦后仿真。
图1-2 模拟集成电路设计的一般流程
1.2.2.1规格定义
通常，电路设计的规格定义始于一份清晰的问题报告书。在提出设计问题之前就应当对所要研究和设计对象的需求有一个全面、清晰的了解。这种需求可能表现在性能上，也可能仅仅出于成本的考虑。不管出于哪一方面的考虑，设计需求最终都会转化成为具体、直观的数量指标。例如，增益需要达到90dB，带宽要求100MHz以上，以及输入/输出阻抗大小等。所有这些指标必须在规格定义中有所体现，以便形成具体的设计目标，并方便设计结果的检验。
然而，实际中形成设计对象的规格定义可能会相当麻烦，因为所有的选择都需要在成本与性能以及一个性能与另外一个性能之间进行权衡，有些权衡是相当复杂甚至是令人非常痛苦的。很多时候这种权衡会与实现性能指标的模块结构相关。但是，在规格定义阶段，一般的设计人员可能并不会顾及电路实现的细节，这就会导致某些指标间的相互冲突，甚至会造成设计过程的不同的抽象层次间的反复。显然，不管是哪种情况都会造成资源浪费，并且会推迟产品上市的时间。
1.2.2.2电路结构选择和工艺确定
一旦形成清晰的规格定义，就可以开始展开正式的设计过程，包括工艺的确
定、模块电路结构的选择以及电路细节的完善。值得注意的是，虽然这个步骤被
放到规格定义之后进行，但实际上设计的结果在相当大程度上会影响规格定义的有效性。一方面，规格定义给出的设计指标会在很大程度上决定所能选用的工艺和具体的电路结构；但另一方面，设计所能采用的实现工艺以及可供选用的电路结构又与最终实现的性能指标息息相关。因而，通常在设计规格定义好之后，都会尽可能广泛选择工艺流程并精心设计电路结构以满足规格定义的要求。一旦需要重新修正规格定义就会导致无法估计的经济损失，所以应当尽量避免这种情况的出现。
一般都会在设计阶段的初期完成工艺的选择。选择可能会基于成本、性能指标的要求，或者代工厂的产能、上市时间等。很多时候，实际上可供选择的工艺实现并不会太多。
即使基于给定的流程，还存在很多与工艺相关的问题需要在后续的设计过程中慎重考虑。DAPs(Dependent On Absolute Parameters)、TAPs(Tolerent On Absolute Parameters)以及STMs(Sensitive To Mismatches)都会严重困扰模拟电路设计者。例如，DAPs无法通过电路设计技巧来完全消除，但在某些特殊情形之下却可以大大减小。
当面临工艺选择和电路结构选择时，为增强设计的鲁棒性，可以遵循以下设计原则：追求较理想的TAPs时，应当尽可能采用器件绝对数值的比值而尽量避免直接使用绝对值；可以进行敏感性分析并采用对工艺变动不敏感的结构实现设计，从而抑制DAPs；对于STMs，可以通过精心的版图设计予以排除。
模拟集成电路工艺主要有三种：标准的双极型晶体管(Bipolar Transistor)、多晶硅栅CMOS和双极型CMOS(BiCMOS)工艺。
双极型的优点主要是开关速度快、电流驱动能力强，所以主要应用于高速电路、功率放大器电路、大电流和大功率处理的应用上。但由于其器件功耗大，面积大，不适于大规模电路芯片。
CMOS的主要优点是面积小、功耗低、噪声容限好，主要应用于数字电路的微处理器和动态存储器上。由于其模拟性能的不断提高，同时速度的不断改进，在模拟电路中已经逐步取代双极型工艺，并得到了广泛的使用。由于尺寸小的优点，CMOS已经成为大规模集成电路的主要工艺。
BiCMOS集中了双极型和CMOS电路两者的优点，主要应用于无线通讯设备的收发器、放大器及振荡器、带隙基准等电路上，某些性能要求高的数模混合电路也往往采用BiCMOS工艺。
表1-1给出了IC不同工艺的对照，用户可以根据电路的用途，从成本和功能方面综合考虑，以选择合适的工艺。
1.2.2.3电路设计
在整个模拟集成电路设计流程中，电路设计可以说是最具创造性的环节，是为解决特定问题而构思一个电路的创造过程，也是用具体电路元件实现规格定义的过程。它要求具有对实际系统进行建模的能力，所建立的模型既要足够简单，以便可以观察到系统的运行情况，进而思考改进系统性能的方法；又要足够全面，以充分体现系统的突出特征。最终，需要电路设计人员能够从要求的特性出发，找出满足这些特性的电路结构。
另外，电路设计还要求设计人员以不同的方式进行分析。设计者不仅要找到问题所在，而且要明白如何修改系统，或者如何选择元件参数来得到期望的结果。这就是设计者需要完成的工作，至少是其中的一部分。相比于简单的电路结构选择，这一步骤会复杂得多，因为会涉及每一个电路元件具体的参数选择。例如，晶体管的长宽、电阻的大小以及精度的要求、双极型器件的面积设定等。
更重要的是，对于商业产品的设计而言，性能指标之间的相互折衷将会贯穿整个设计过程。对于给定的工艺流程，这些指标间的相互冲突通常会成对出现，比如带宽和功耗、电压噪声幅度和电流噪声幅度间的权衡等。
除此之外，还有一个非常重要的原则是，应尽可能地加强电路的鲁棒性和可靠性，这一点主要针对芯片的工艺、温度和电源电压的影响而言。其中首要的是尽可能抑制温度变化的不良影响，其次是要尽量减小电源电压波动带来的性能恶化。当然，还必须考虑到工艺流程中不可避免存在的偏差对电路性能的影响。1.2.2.4电路仿真
当电路设计人员手工计算得出元件参数后，还需要依靠EDA工具进行仿真验证。这是因为手工计算使用的模型采用了很多近似，同时忽略掉很多高阶效应，所以缺乏工业生产所必要的精度。
模拟电路仿真使用的EDA软件通常有Spectre、Hspice、Pspice、ELDO、Nanosim 及Hsim等。这些工具的核心基本都是基于SPICE。SPICE通过描述一些模型，并由代工厂提供参数值进行仿真，以达到模拟真实情况的效果，并依次进行电路参数或电路结构调整。
通常，在这些商用仿真工具之间分出高低是相当困难的。这取决于所要仿真的电路的性质、所购买的其他工具的接口、代工厂所能提供的模型，还取决于设计的预算是否充足。所以，一般需要依据设计电路的规模、需要的仿真精度以及仿真速度进行综合考虑。
1.2.2.5版图设计
仅仅完成基于库模型的电路仿真是不完整的，因为设计最终需要在硅片上以围观结构的互联得以实现。版图设计就是按照一定的设计规则，将电路仿真阶段得到验证的结构用物理层次的几何图形表达出来。对于一个设计，及时电路图级的功能和指标都完全正确，但如果版图设计不正确，也会导致产品的失败。特别是当今集成电路芯片功能日趋复杂、特征尺寸不断缩小的情况下，版图设计更加显得重要，很多时候一个成功的设计就断送在不合适的版图设计之上。
集成电路的版图定义为制造集成电路时所用的掩膜板上几何图形的集合，这是因为集成电路由多层组成，每一层均通过光刻工艺由光掩膜板加以确定。常见的几何图形包括N阱、有源区、多晶硅、P+注入、N+注入、接触孔以及金属互连线等。
1.2.2.6版图验证
版图设计完成后需要进行版图验证。版图验证的任务是检查版图中可能存在
的错误。随着集成电路的高度集成化和复杂化，对版图进行验证是必不可少的。
版图验证基本上还是依据一定的设计规则对完成的版图进行检查，这个规则可以是代工厂提高的设计规则文件，也可能是设计上的电气要求，如短路、开路检查。
版图设计的错误可以分成两类。第一类是违反几何设计规则的错误。在集成电路掩膜制造过程中由于制造设备分辨能力的限制，要求版图的几何图形必须满足一定的尺寸要求。为此对每条工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无法实现预期功能或成品率下降。相应的检查工具称为设计规则检查(DRC)工具。第二类是版图与原理图一致性比较的错误，如短路、开路、悬空端和孤立节点等。检查此类错误的工具称为LVS工具。
在版图验证工具中有时会提到电气规则检查(ERC)，一般来讲，ERC并不是一个单独的工具，它往往嵌套在LVS工具中。对芯片级别的版图验证时，有时候还需要完成天线效应、闩锁效应或是金属密度的检查。只有确认所有的检查都完全正确，才可以认定设计的有效性。1.2.2.7后仿真
在2.2.4节介绍了电路仿真，值得注意的是，这个阶段虽然强调了电路性能的实现，但由于此时并没有考虑芯片具体实现的细节，所以需要在版图设计完成之后加入寄生参数进行验证。这个过程就称为“后仿真”，主要相对于版图设计之前的电路仿真而言。
版图设计完成之后，就可以抽取寄生参数——主要是器件互连线引入的寄生电阻和电容。抽取可以采用分布参数模型，也可以采用集总模型，或者两者兼顾，具体选择取决于电路设计的要求。一旦完成参数抽取，就可以把结果反标回原电路的相应节点并形成新的网表文件，然后进行后仿真。一般来说，这时候得到的结果会与电路仿真阶段有所差别，如果需要改进，就得返回到版图设计阶段。每次修改后的设计都需要重复版图验证检查，确认无误后再进行后仿真。
最终，经后仿真确认的设计就转换成代工厂生产线可以识别的GDSII文件格式。
1.3数模混合集成电路设计
混合信号集成电路设计对数字电路和模拟电路做整体上的考虑以及验证，这将面临许多挑战和困难。传统的混合信号集成电路设计是采用有底向上的方法，用SPICE等电路仿真器对混合电路中的模拟元件进行设计，用数字电路仿真器对数字电路部分进行仿真。然后通过手工建立网表，对数字和模拟电路的协同工作进行设计验证。然而，模拟电路和数字电路之间协同工作的验证比较困难，因此用这种传统设计方法仿真和验证整个混合电路系统既费时，又不精确，特别对于复杂度越来越大的系统而言，这种缺陷更显突出。
随着EDA技术的飞速发展，混合信号集成电路设计推进到了自顶向下的设计流程。该流程同数字系统自顶向下的流程相似，但与纯数字系统的结构有所不同，这是因为混合系统模拟部分仍然需要自底向上的设计，需要更多的时间和丰富的知识与经验。因此，研究如何采用通用的设计方法和共有的约束与资源来建立混合系统，是十分有价值的。
混合信号集成电路的基本设计流程如图1-3所示，主要包括设计规划、系统级设计、模拟电路/数字电路划分、电路级设计与仿真、版图级设计与仿真等。
图1-3 混合信号集成电路设计流程
1.3.1设计规划。
研究和开发混合信号集成电路首先应从市场需求出发，选定一个研究开发的目标，然后确定混合信号集成电路的系统定义、系统指标，在此基础上开发和选择合适的算法。
1.3.2系统建模
当算法确定后，将其映射成特定的结构，以利于线路设计及对各模块进行整体验证。此时，混合信号集成电路的系统功能行为与非功能约束都要被详细说明。另外考虑到电路的混合特性，电路必须要以不同类型的方式来规范，使用连续时变和离散时变的方式来处理，可以采用方框图结构形式将其分开。目前设计者常采用Matlab、C语言、SystemC、SPW等软件进行系统设计。Matlab在算法工程师中应用极广，作为DSP算法的首选开发工具，它拥有很大的用户群。SystemC 是一种专为集成电路系统设计而开发的语言，SPW是应用最广的系统级设计工具，在通信、视频等领域应用很多。
1.3.3数字电路/模拟电路划分
在这个阶段，需要根据电路的功能将模拟电路和数字电路划分开来。数字电路用来处理离散的信号，模拟电路则处理连续的信号。
1.3.4电路级设计与仿真
电路可以通过具体的元器件，例如，运算放大器、晶体管、电容器、逻辑门等来表征。混合信号集成电路包括数字和模拟两部分，其中模拟电路一般全定制设计，采用自底向上的设计流程，进行全定制版图设计、验证、仿真；数字电路一般采用自顶向下的设计流程，进行寄存器传输级描述、寄存器传输级仿真、测
试、综合、门级仿真。然后，将两种电路放在混合信号验证平台中进行混合仿真。
这种混合仿真可以是寄存器传输级的数字电路与晶体管级的模拟电路的混合仿真，也可以是门级或晶体管级的数字电路与模拟电路的混合仿真。目前设计者主要采用由Mentor Graphics、Synopsys和Cadence三大EDA工具供应商提供的模
拟和混合信号工具和技术进行混合仿真。
1.3.5版图级设计与后仿真
在这两个阶段，将整合后的电路级设计，结合相关物理实现工艺，进行对相关模拟电路和数字电路的版图设计、设计规则检查、版图验证、寄生参数提取等工作。之后通过相关的混合信号验证平台对整个系统进行混合信号电路的后仿真。
1.3.6流片
在后仿真完成后，就可以将几何数据标准(GDSII)格式的文件送到制板厂做掩膜板，制作完成后便可上流水线流片。
2.专用集成电路(ASIC)
2.1 ASIC简介
在集成电路界ASIC被认为是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。
ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC(片上系统)。
2.2 ASIC设计
就设计方法而言，ASIC设计可分为全定制、半定制和可编程IC设计三种方式。
2.2.1全定制设计
全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。特点：精工细作，设计要求高、周期长，设计成本昂贵。 由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法,一般由专业微电子IC设计人员完成；常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；布局、布线、排版组合等均需要反覆斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。
版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。
2.2.2半定制设计
半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。
基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(CellbasedIC)。
基于门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。
2.2.2.1基于标准单元的设计方法
该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。
单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。CBIC
的主要优、缺点：⑴用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。⑵设计人员只需确定标准单元的布局以及CBIC 中的互连。⑶标准单元可以置放于芯片的任何位置。⑷所有掩膜层是定制的；⑸可内嵌定制的功能单元；⑹制造周期较短，开发成本不是太高。⑺需要花钱购买或自己设计标准单元库；⑻要花较多的时间进行掩膜层的互连设计。 2.2.2.2基于门阵列的ASIC门阵列
是将晶体管作为最小单元重复排列组成基本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。用门阵列设计的ASIC中，只有上面几层用作晶体管互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGA （maskedgatearray）。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的基本单元版图相同，只有单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进行定制的互连设计。门阵列主要适合于开发周期短，低开发成本的小批量数字电路设计。
2.2.3可编程器件的ASIC设计
可编程ASIC是专用集成电路发展的另一个有特色的分支，它主要利用可编程的集成电路如PROM,GAL,PLD,CPLD,FPGA等可编程电路或逻辑阵列编程，得到ASIC。其主要特点是直接提供软件设计编程，完成ASIC电路功能，不需要再通过集成电路工艺线加工。
可编程器件的ASIC设计种类较多，可以适应不同的需求。其中的PLD和FPGA 是用得比较普遍得可编程器件。适合于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适合于从事电子系统设计的工程人员利用EDA工具进行ASIC 设计。
2.3 ASIC成本
ASIC设计需要根据电路功能和性能要求，选择电路形式、器件结构、工艺方案和设计规则，尽量减小芯片面积、降低设计成本、缩短设计周期，最终设计出正确、合理的掩膜版图，通过制版和工艺流片得到所需的集成电路。
从经济学的角度看，ASIC 的设计要求是在尽可能短的设计周期内，以最低的设计成本获得成功的ASIC 产品。每个芯片的成本可以用下式估算：
p d m t C C C C V V y n =
++× 其中d C 为设计成本，m C 为掩膜板成本，p C 为每片晶圆上电路的加工成本，
V 为总产量，y 为成品率，n 为每片晶圆上的芯片数。
图2-1显示了三种ASIC 设计方法的成本对比。全定制设计周期最长，设计成本贵，设计费用最高，适合于批量很大或者对产品成本不计较的场合。半定制的设计成本低于全定制，但高于可编程ASIC ，适合于有较大批量的ASIC 设计。用FPGA 设计ASIC 的设计成本最低，但芯片价格最高，适合于小批量ASIC 产品。
图2-1 三种ASIC 设计方法成本对比
此外，掩膜板费用为：3um 工艺0.4万元/块，一套板9-10块；0.6umCMOS 工艺1万/块，一套板14-15块。最小流片量：3um5寸线，4wafer/批，0.1万/wafer ；0.6um6寸线，25wafer/批，0.36万/wafer 。
现在的大部分ASIC 设计都是以半定制和FPGA 形式完成的。半定制和FPGA 可编程ASIC 设计的元件成本比较：CBIC 元件成本IC 价格的2－5倍。但是半定制ASIC 必须以数量取胜，否者，其设计成本要远远大于FPGA 的设计成本。ASIC 设计生产不单单要考虑元件成本，ASIC 元件的批量大小、生产周期的长短，产品利润、产品寿命等等因素，也是决定采取哪种设计方法、生产工艺和成本限制的重要因素。
3.片上系统(SoC)
3.1 SoC 简介
随着集成电路技术进入新阶段，市场开始转向追求体积更小、成本更低、功耗更少的产品，因此出现了将多个甚至整个系统集成在一个芯片上的产品——系统芯片(SoC)。系统芯片将原先由多个芯片完成的功能，集中到单芯片中完成。更具体地说，它在单一硅芯片上实现信号采集、转换、存储、处理和I/O 等功能，或者说在单一硅芯片上集成了数字电路、模拟电路、信号采集和转换电路、存储器、MPU 、MCU 、DSP 、MPEG 等，实现了一个系统的功能。
系统芯片并不是各个芯片功能的简单叠加，而是从整个系统的功能和性能出发，用软硬结合的设计和验证方法，利用芯核复用及深亚微米技术，在一个芯片上实现复杂功能。一个典型的SoC通常由以下部分组成：微处理器、存储器、提供数据路径的片上总线、定时和中断控制器、外部存储器控制器、通信控制器、通用I/O接口。另外，还可以包含视频解码器、UART接口等。图3-1所示是SoC 结构的一个例子。
图3-1 基于嵌入式芯核的系统芯片SoC结构
3.2 SoC设计
在系统芯片的系统级设计过程中，应该根据用户的需求，确定系统芯片应实现的系统级功能和性能。SoC的系统级设计流程如图3-2所示。
图3-2 SoC系统级设计流程
根据用户的需求来制定系统芯片的系统规约，从而确定系统芯片的功能需求与性能需求。通过行为/功能设计与分析来分解系统芯片的系统级描述，这里主
要是对系统在各种模式下的处理要求以及相应的数据流、控制流进行细致的分析。在行为/功能设计之后，可以得到系统芯片的软件功能与硬件功能的划分，并将
系统行为映射为IP库中已有的各种硬件和软件元素所构成的一种备选架构，然
后验证该架构是否符合拟定的功能和性能。如果不符合，则需要选择其他的架构。
在架构映射和选择期间，将对各种架构设计方案和实例加以评估。步骤如下：
①在功能设计时，对各个功能的数据处理、存储器和I/O等方面的需求进行分析，并将处理流程转换成独立于架构的数据流和控制流，这可以作为后面选择架构的定量指标。
②架构的输入。在架构选择和映射时，应当对架构的输入，例如功能需求、系统的数据流和控制流、IP库中各个芯核的特征等做仔细考虑与分析。
③芯核的选取包括硬IP库和软IP库两方面，IP库中的每种芯核能完成特定
的功能。在从IP库中选取芯核时，需考虑芯核的行为模型、性能模型、测试计划、测试平台以及文档。
④对架构映射进行优化。
⑤架构分析主要是对架构的各方面进行全面的分析，包括架构的规模、可测试性、风险、可靠性、功耗以及成本。
⑥重复以上各个步骤，直至选出一个或多个可以接受的架构。
系统芯片设计的一个显著特点是对IP核的设计复用。首先，IP核是指可以在各设计公司间流通的完成特定功能的电路模块。IP核的规模一般都比较大，如CPU核、DSP核、完成复杂计算功能的模块、存储器模块等。其次，复用是指在设计新产品时采用已有的各种功能模块，即使对已有的模块进行修改，其修改量也非常有限。因此，可以减少设计时的人力，降低风险，缩短设计周期。
系统芯片采用深亚微米电路设计技术和IP复用，因此必须对原来的电路设计流程加以适当的修改，研究新的设计方法学。系统芯片设计方法学的内容可以简单归纳如下方面：IP核生成及复用技术、软硬件协同设计技术和超深亚微米集成电路设计技术。图3-3给出了系统芯片设计方法学的主要内容。
图3-3 系统芯片设计方法学的主要内容
在图3-3列出的这些内容中，有些是常规的，是人们所熟悉的，但在融入系统芯片设计方法学的框架之后，已经在内涵上产生了很大的变化，而且一个主要的不同是采用软硬件协同设计。面向系统芯片的软硬件协同设计是从一个给定的系统任务描述着手，通过分析系统任务和所需的资源，采用一系列变换方法并遵循特定的准则自动生成符合系统功能要求的，符合实现代价约束的硬件和软件架构。这种软硬件协同设计需要解决许多以前没有遇到的问题：
①对系统的描述方法。目前广泛采用的硬件描述语言需要进行扩展，以用于定义一个系统级的软件功能描述或硬件功能描述。
②软硬件协同设计与已有的集成电路设计理论之间的接口。可以认为，前者是现有集成电路设计理论的完善，是构筑在现有理论之上的一个更高层次的设计理论，它与现有理论一起组成了更为完善的理论体系。
③如何确定软硬件协同设计中的最优性原则。显然，沿用以往的最优性准则是不够的。除了在运行速度、面积功耗等硬件优化指标外，与软件相关的如代码长度、资源利用率、稳定性等指标也必须由设计者认真地加以考虑。
④对包含软件和硬件的系统进行功能验证，除了验证所必需的环境之外，确认设计错误发生的地方和机理是一个不得不面对的课题。
总之，由于系统芯片的功能是由硬件和软件共同完成的，因此就需要解决软硬件协同设计中遇到的相关问题。这包括软硬件的划分、硬件结构的生成、基于软件的多处理器结构的研究、软件对硬件的可驱动性、软件结构的生成、基于硬件的软件结构的研究、基于硬件的软件可扩展性、软硬件联合验证和形式验证技术等。
3.3软硬件协同设计
为了缩短系统的开发周期，提高系统的设计质量，人们提出了软硬件协同设计的方法。软硬件协同设计是将软件设计和硬件设计作为一个整体并行进行，在设计过程中，硬件和软件设计相互作用的。这种相互作用发生在设计过程的各个阶段和各个层次，从而使所设计的系统能高效工作。软硬件协同设计的基本流程如图3-4所示。
图3-4 软硬件协同设计流程
在设计过程中充分体现了软/硬件的协同性。在进行软/硬件的功能分配时，就考虑到了现有的软/硬件资源。在软/硬件功能的设计和仿真的评价过程中，软件和硬件是互相作用的。这就使得软/硬件的功能模块能够在设计开发的早期互相结合，及早发现问题并解决。这种软/硬件的协同设计方法有利于挖掘系统潜能、降低系统成本、提高系统整体性能。
在软硬件协同设计中，对一个给定的系统功能描述，协同设计要将系统的整体描述分解为各个功能相对完整的功能子模块，之后确定这些模块各自的行为以及模块之间的行为关系。这些关系确定后，就可以得到一个包含各个互连功能模块的系统级结构描述，每个功能模块都能实现系统功能描述的一部分。
4.物联网芯片开发
现在用在物联网的芯片有以下五个方面的问题，并不适合物联网的开发应用：
①通讯的芯片，一般生命周期只有两三年左右，因为通讯技术发展很快，芯片要不断改进。另一个角度是物联网的终端和业务，比如汽车上的物联网的终端，电表上的终端可能要用5到10年甚至更长。用这样的适用于手机的芯片做物联网终端的时候，会造成物联网的终端的升级会非常快和频繁使成本很高。
②通讯芯片软硬件平台很多，造成必须使用各种各样芯片的软硬件的要求，这也是造成成本高的重要原因。
③把天线、PA、SIM卡配进芯片中去，集成度低，造成了整个的开发比较复杂，成本高。
④现在的物联网终端需要外置的SIM卡，SIM卡由于不和芯片在一起，插入工作环境恶劣，造成了SIM卡的变形、烧毁等一些列问题。
⑤很多物联网的终端都有低功耗的要求，比如说在供电不方便的地方，通讯芯片是给手机用的，手机坚持一天晚上充电就可以使用，但是在车里的防盗终端我们希望半年都不用充电，现在是无法解决的，这是通讯芯片本身给我们造成的困惑。
除了硬件的不适应之外，软件不适应也存在着问题。现在的物联网的终端，一个终端的应用的开发必须解决终端的硬件的问题，操作系统的问题，硬件驱动的问题，最后才要做应用程序，所以要考虑各种各样很多外围的东西。未来的物联网终端应用开发过程中为了方便开发者、方便应用使用者，应该有个比较好的中间键，把下层的硬件的驱动，下层的操作系统的差异性完全屏蔽掉，我们做一个应用，一方面终端的一部分硬件更换时不需要重新开发软件，开发的软件可以在不同种类、不同厂家同一应用上进行开发，这是物联网终端的开发的模式上需要去打破的需要去建立的一种模式。
所以说，现在研究物联网终端，研究物联网芯片的开发主要的出发点是这样四个：
①解决通讯芯片更新频率过快的问题。
②解决通讯芯片功耗设计上没有针对物联网，或者说无法针对物联网做优化的问题。
③解决传统的物联网终端的集成度很低，无法解决SIM卡、低功耗的问题。
④传统通讯产业链下开发的效率低的问题。
这样四个主要的原因构成了思索试图去研究这样一个物联网专用芯片的主
要原因。这和专用芯片主要是两个方面的内容，第一是通讯芯片加外围的AP做在一起，另外是如何建设一种比较适合的物联网应用开发的环境。
设计专用芯片主要是出于以下五个方面做了详细的设计和思考：
①高集成度，指集成了通讯芯片、SIM卡、存储器以及外围的驱动。
②它应该有应用的开发环境，内置了JAVA虚拟机，应该可以提供好的工具包来适应产业来开发物联网的应用。
③应该能够提供更加完善的高质量保障的手段。
④从低功耗角度，必须是低功耗的，满足不同模式下用户的开发需求。
⑤应该是低成本的芯片。
5.集成电路的发展
5.1国际集成电路的发展
自发明了集成电路以来，电路集成已经有了巨大的增长。1965年，著名的摩尔定律被提出来——当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。摩尔定律在过去的30多年里准确地代表着芯片技术的发展趋势。据预测，今后20年左右时间里集成电路的集成技术仍将遵循这一规律发展。当集成电路从亚米尺寸经深亚米尺寸向纳米尺寸发展的时候，将会遇到一系列问题，例如，当集成电路的尺寸降到90nm以下时，信号传输延迟，交互干扰噪声以及互连线的功耗等问题将成为大规模集成电路发展的障碍。事实上，集成电路元器件密度与能力的不断提高是以集成电路关键尺寸的不断缩小和芯片内信号互连布线不断复杂化、布线层数不断增加为代价的。随着器件尺寸不断按比例缩小，晶体管的漏电流不断增大，进而增大晶体管的静态功耗。
为了解决上述问题，可以采用具有更低电阻率的互连金属材料和较低介电常
数的层间绝缘材料。如采用铜金属互连线不仅可以有效降低互连线的线宽，还可以减低互连线的厚度及同一层内互连线之间的电容，减小交互干扰噪声和电源功耗。同时，应变硅技术、绝缘体上硅技术等也成为先进工艺下集成电路设计制造中的新技术。
虽然低k(介电常数)材料和铜导线能够显著地提高集成电路的性能，但同时低k材料所具有的与金属层粘结力较弱、机械强度较弱等材料特性，也给后续的半导体封装工艺带来了诸多困难。因此可制造性及可靠性问题对当前集成电路产业发展提出了新的挑战。
为了实现芯片集成度的不断提高和性能的进一步提升，新材料、新工艺和新方法已被广泛应用于现有工艺，呈现出如下几个方面的发展趋势。
5.1.1设计开始想DFT、DFM、IP核复用方向发展
随着系统的集成度越来越高，传统的设计、制作、测试已经受到越来越大的限制，甚至可测性设计(DFT)和可制造性设计(DFM)的方案已经广泛应用于深亚微米制造工艺和SoC芯片中。在过去数年间，可制造性设计一直是保证成品率的关键，为了获得更高的成品率，今后的发展方向是在设计和制造之间建立起更强健的纽带。集成电路设计与制造在进入纳米时代后已成为密不可分的一个整体，将成为一个前向设计与制造数据反馈相互融合的更加复杂的过程。
由于系统复杂性越来越高，以及对更短上市时间的追求，设计的复杂性也相应地呈指数增加，提高设计生产率已经成为集成电路设计业的主要目标。其中知识产权复用设计正在成为越来越所厂商的选择。
物理设计转向客户自有工具设计方法、电子设计自动化EDA向电子设计最优化的转变将成为全新的集成电路设计思想。
5.1.2浸入式光刻技术有了长足的进步
集成电路在制造过程中需经历材料制备、掩膜、光刻、清洗、刻蚀、参杂、化学机械抛光等多个工序，其中，以光刻工艺最为关键，它决定着制造工艺的先进程度。随着集成电路由微米级向纳米级发展，光刻采用的光波波长也从近紫外区间的436nm、365nm波长进入到深紫外区间的248nm、193nm波长。目前大部分芯片制造工艺采用了248nm和193nm光刻技术。其中248m光刻采用的是KrF准分子激光，用于0.25um、0.15um和0.13um制造工艺。193nm光刻采用的是ArF激光，目前主要用于0.11um、0.10um及90nm的制作工艺上。
1999年，ITRS曾预言在0.10um制造工艺上将需要采用157nm的光刻技术，但是目前0.10um制造工艺中并没有采用157nm光刻。这主要归功于分辨率提高技术的广泛应用，其中以浸入式光刻技术最受关注。在传统的光刻技术中，镜头与光刻胶之间的介质是空气，而浸入式技术采用液体介质。实际上，浸入式技术利用光通过液体介质后光源波长缩短来提高分辨率，其缩短的倍率即为液体介质的折射率。基于193nm的浸入式光刻技术在2004年以后取得了长足进展，已用于65nm和45nm工艺中。
5.1.3封装业积极应对无铅化要求
近年来集成电路封装技术发展非常迅速，很多新技术和新材料被引入。而当前集成电路封装业遇到的最大挑战之一就是如何应对欧盟2006年7月1日开始执行的产品无铅化方案。
目前较为常用的封装无铅化主要是通过无铅焊膏来实现，还存在无铅焊接过程中预热和回流温度较高的问题，因此需要更有力的清洗过程。而近年出现的系统封装、倒装芯片、晶圆级封装和层叠封装等，被应用在各种超小型封装、超多
端子封装、多芯片封装领域。其中，系统封装主要受到便携式电子产品市场快速发展的驱动，同时也顺应了多芯片封装发展的趋势。
5.1.4测试技术面临SoC技术发展和可测性带来的挑战
由于SoC的复杂程度非常高，在一块芯片内不仅可能包括CPU、DSP、存储器、模拟电路等多种功能电路，甚至还可能包含射频电路、光电器件、化学传感器等，因而作为SoC的测试系统应该能对数字逻辑、混合信号、存储器、射频等各种电路进行测试，同时各个模块之间又不能互相影响，这对测试系统提出了相当高的要求。其次是芯片的可测性，随着芯片复杂度和集成度越来越高，对芯片的可测性提出了更高要求，同时也要防止测试成本的指数增长。
应对芯片集成度和复杂度越来越高的趋势，较好的解决方法是在设计时就采用可测性设计，这可在一定程度上简化测试的复杂程度，对保证芯片的流片成功、提高量产成品率、降低芯片测试成本都有着重要的作用。
5.1.5新兴器件暂露头角
传统的CMOS器件随着特征尺寸逐步缩小，越来越显现出局限性。技术人员开始积极寻找新的替代产品，以便在更小的工艺线宽中超越体硅CMOS技术。
ITRS中提出的非传统CMOS器件，有超薄体SOI、能带工程晶体管、垂直晶
体管、双栅晶体管、FinFET等。
未来有希望被广泛应用的新兴存储器器件，主要有磁性存储器、相变存储器、纳米存储器、分子存储器等。
新兴的逻辑器件主要包括谐振隧道二极管、单电子晶体管器件、快速单通量量子逻辑器件、量子单元自动控制器件、纳米管器件、分子器件等。某些形态的碳纳米管可在晶体管中取代硅来控制电子流，并且碳纳米管也可取代铜作为互连材料。
5.1.6 3D晶体管
世界上第一个3-D三维晶体管“Tri-Gate”由Intel于2011年5月6日宣布研制成功，这项技术被称为“年度最重要技术”，3-D Tri-Gate三维晶体管相比于32nm 平面晶体管可带来最多37%的性能提升，而且同等性能下的功耗减少一半，这意味着它们更加适合用于小型掌上设备。晶体管是现代电子学的基石，而Intel此
举堪称晶体管历史上最伟大的里程碑式发明，甚至可以说是“重新发明了晶体管”。半个多世纪以来，晶体管一直都在使用2-D平面结构，现在终于迈入了3-D三维立体时代。
3-D Tri-Gate使用一个薄得不可思议的三维硅鳍片取代了传统二维晶体管上
的平面栅极，形象地说就是从硅基底上站了起来。硅鳍片的三个面都安排了一个栅极，其中两侧各一个、顶面一个，用于辅助电流控制，而2-D二维晶体管只在顶部有一个。由于这些硅鳍片都是垂直的，晶体管可以更加紧密地靠在一起，从而大大提高晶体管密度。这种设计可以在晶体管开启状态(高性能负载)时通过尽可能多的电流，同时在晶体管关闭状态(节能)将电流降至几乎为零，而且能在两种状态之间极速切换(还是为了高性能)。Intel还计划今后继续提高硅鳍片的高度，从而获得更高的性能和效率。
5.2我国集成电路的发展
我国集成电路产业起步于20世纪60年代，2001年全国集成电路产量为64
亿块，销售额为200亿人民币。2002年6月，共有半导体企事业单位651家，
其中芯片制造厂46家，封装、测试厂108家，设计公司367家，分立器件厂商130家，从业人员11.5万人。设计能力为0.18~0.25um、700万门，制造工艺为
8in、0.18~0.25um，主流产品为0.35~0.8um。
“十·五”期间，我国集成电路产业进入发展最快的历史阶段。2005年，我国集成电路产业销售收入提高到702亿元，在世界集成电路产业中的份额从2000年的1.2%提高到4.5%，占到全球比重的四分之一。芯片设计能力达到0.18um，芯片制造工艺水平达到12in、0.13um，光刻机、离子注入机等关键设备取得重要突破。芯片设计制造业比重与封装测试业的比重更趋合理。涌现出一批具备较强竞争力的集成电路骨干企业，并形成了以长江三角洲和京津地区为中心的产业集聚区。
“十一·五”期间，我国集成电路产业将进一步提高自主创新能力，增强竞争力。围绕着“极大规模集成电路制造技术及成套工艺”重大专项，“十一·五”期间重点实施的内容和目标分别是：重点实现90nm制造装备产品化，若干关键技术和元部件国产化；研究开发出65nm制造装备样机；突破45nm一下若干关键技术，攻克若干项极大规模集成电路制造核心技术、共性技术，初步建立我国集成电路制造产业创新体系。而围绕着“核心电子器件、高端通用芯片及基础软件”重大专项，“十一·五”期间重点实施的内容和目标分别是：重点研究开发微波毫米波器件、高端通用芯片、操作系统、数据库管理系统和中间件为核心的基础软件产品，提高计算机和网络应用、国家安全等领域整机系统产品和基础软件产品的自主知识产权拥有量和自主品牌的市场占有率。
未来一段时间，随着设备和材料水平不断提升，集成电路产业链的各个环节的技术水平仍将保持较快发展。在设计方面，随着市场对芯片小尺寸、高性能、高可靠性、节能环保的要求不断提高，高集成度、低功耗的SoC芯片将成为未来主要的发展方向，软硬件协同设计、IP复用等设计技术也将得到广泛应用。在芯片制造方面，随着存储器、逻辑电路、处理器等产品对更高的处理速度、更低的工作电压等方面的技术要求不断提高，12in数字集成电路芯片生产线将成为主流加工技术，90nm、65nm工艺技术得到大规模应用，45nm技术也将步入商业化；8in及一下芯片生产线将更多集中在模拟或模数混合集成电路等制造领域。在封装测试方面，球栅阵列封装、芯片倒装焊、堆叠多芯片技术、多芯片组件等高密度封装形式将快速发展，高速器件接口、可靠性筛选方法、高效率和低成本的测试技术将逐步普及。在设备和专用材料方面，由于该关节处于集成电路产业链的顶端，其技术进步是直接推动产业链各环节进步的核心动力，12in芯片生产线、满足新型封装测试技术重大设备成为开发的主要方向，高k、低k介质、新型栅层材料、绝缘体上硅SOI、锗硅等新型集成电路材料将快速发展。
6. 基于NanoTime的时序分析
这次实习的目的是学会使用NanoTime对电路进行静态时序分析。
6.1 NanoTime应用场景介绍
NanoTime 是Synopsys公司新一代的晶体管级静态时序分析工具。它集对晶体管级全定制模块电路完整的静态时序验证（包括SI分析）和产生该模块电路.lib 文件等强大功能于一身。通过自动生成合乎Liberty语法规范格式的timing library 文件，IP设计用户可以根据应用实际情况自由的设置输入端口信号transition和输出端口负载。根据设置值在lib文件中查表即可获取该模块内部准确的时序信息以完成IP集成后的时序检查。
NanoTime定位于全定制数字逻辑电路的静态时序分析和timing library生成，因此其拥有强大的逻辑电路拓扑识别能力，可自动识别诸如：inverter、mux、xor、
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
集成电路设计方法的发展历史 、发展现状、及未来主流设 计方法报告 集成电路是一种微型电子器件或部件，为杰克·基尔比发明，它采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。 一、集成电路的发展历史： 1947年：贝尔实验室肖克莱等人发明了晶体管，这是微电子技术发展中第一个里程碑； 1950年：结型晶体管诞生； 1950年： R Ohl和肖特莱发明了离子注入工艺； 1951
年：场效应晶体管发明； 1956年：C S Fuller发明了扩散工艺； 1958年：仙童公司Robert Noyce与德仪公司基尔比间隔数月分别发明了集成电路，开创了世界微电子学的历史； 1960年：H H Loor和E Castellani发明了光刻工艺；1962年：美国RCA公司研制出MOS场效应晶体管； 1963年：和首次提出CMOS技术，今天，95%以上的集成电路芯片都是基于CMOS工艺； 1964年：Intel摩尔提出摩尔定律，预测晶体管集成度将会每18个月增加1倍； 1966年：美国RCA公司研制出CMOS集成电路，并研制出第一块门阵列； 1967年：应用材料公司成立，现已成为全球最大的半导体设备制造公司； 1971年：Intel推出1kb动态随机存储器，标志着大规模集成电路出现； 1971年：全球第一个微处理器4004Intel公司推出，采用的是MOS工艺，这是一个里程碑式的发明； 1974年：RCA公司推出第一个CMOS微处理器1802； 1976年：16kb DRAM和4kb SRAM问世； 1978年：64kb动态随机存储器诞生，不足平方厘米的硅片上集成了14万个晶体管，标志着超大规模集成电路时
实验一 EDA软件实验 一、实验目的： 1、掌握Xilinx ISE 9.2的VHDL输入方法、原理图文件输入和元件库的调用方法。 2、掌握Xilinx ISE 9.2软件元件的生成方法和调用方法、编译、功能仿真和时序仿真。 3、掌握Xilinx ISE 9.2原理图设计、管脚分配、综合与实现、数据流下载方法。 二、实验器材： 计算机、Quartus II软件或xilinx ISE 三、实验内容： 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电 路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验步骤： 1、三线八线译码器（LS 74138）VHDL电路设计 (1)三线八线译码器（LS74138）的VHDL源程序的输入 打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（LS74138）建立设计项目。项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan1”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。 图1 点击【下一步】，弹出【Select the Device and Design Flow for the Project】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。
2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程1) 数字集成电路设计流程介绍 唐长文 2002年7月8日
2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程2) 内容 一、设计流程介绍1、流程图及设计步骤2、EDA软件 二、硬件描述语言简介 1、传统自下向上的设计方法 2、基于硬件描述语言的自顶向下的设计方法 3、硬件描述语言--VHDL介绍 4、VHDL语言设计实例 三、数字系统的结构设计-行为级或RTL级设计1、系统规范2、系统框架 3、系统源代码设计 4、系统行为级仿真 四、数字系统的电路设计--门级电路设计1、FPGA逻辑综合2、ASIC逻辑综合3、综合后仿真 五、数字系统的版图设计1、FPGA器件实现 2、基于标准单元ASIC版图的自动化生成 3、版图后仿真 六、版图验证和管子级仿真1、DRC&LVS 2、Star_sim管子级仿真
一、设计流程介绍 C语言仿真Matlab仿真COSSAP仿真
2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程4) 数字集成电路设计主要分为四大步：1、行为级、RTL 级源代码设计2、电路设计－门级电路设计（1）FPGA 逻辑综合（2）ASIC 逻辑综合3、版图设计 （1）FPGA 版图布局布线设计（器件实现） （2）ASIC 版图布局布线设计（基于标准单元库）4、版图验证（DRC&LVS) ?设计的步骤
2002 年版权，复旦大学专用集成电路与系统国家重点实验室 (设计流程5) ?EDA 软件 (1)FPGA 设计需要的软件源代码设计和仿真9Active-HDL FPGA 逻辑综合 9Synopsys FPGA Express 、Synplicity Synplify 、 Examplar LeonardoSpectrum 、XST(Xilinx Synthesis Tech)FPGA 器件实现 9Xilinx Foundation ISE 、Altera MaxplusII
集成电路设计方法--复习提纲 2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积 设计规则约束：最大扇出，最大电容 39.静态时序分析路径的定义 静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。 40.什么叫原码、反码、补码？ 原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反 补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 —— 2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24. 乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理 43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟
网络： 优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。 2. 网格型的时钟网络 优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。 3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。 总线的传输机制？ 1. 早期：脉冲式机制和握手式机制。 脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。 握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。 2. 随着CPU频率的提高，总线引入了wait的概念 如果slave能在t时间内返回数据，那么这时候不能把wait信号拉高，如果slave不能在t时间内返回数据，那么必须在t时间内将wait信号拉高，直到slave将可以返回
集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University 集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University 正向设计与反向设计 State Key Lab of ASIC & Systems, Fudan University 自顶向下和自底向上设计 State Key Lab of ASIC & Systems, Fudan University Top-Down设计 –Top-Down流程在EDA工具支持下逐步成为 IC主要的设计方法 –从确定电路系统的性能指标开始，自系 统级、寄存器传输级、逻辑级直到物理 级逐级细化并逐级验证其功能和性能 State Key Lab of ASIC & Systems, Fudan University Top-Down设计关键技术 . 需要开发系统级模型及建立模型库，这些行 为模型与实现工艺无关，仅用于系统级和RTL 级模拟。 . 系统级功能验证技术。验证系统功能时不必 考虑电路的实现结构和实现方法，这是对付 设计复杂性日益增加的重要技术，目前系统 级DSP模拟商品化软件有Comdisco，Cossap等， 它们的通讯库、滤波器库等都是系统级模型 库成功的例子。 . 逻辑综合--是行为设计自动转换到逻辑结构 设计的重要步骤 State Key Lab of ASIC & Systems, Fudan University
A/D转换器的设计 一．实验目的： （1）设计一个简单的LDO稳压电路 （2）掌握Cadence ic平台下进行ASIC设计的步骤； （3）了解专用集成电路及其发展，掌握其设计流程； 二．A/D转换器的原理： A/D转换器是用来通过一定的电路将模拟量转变为数字量。 模拟量可以是电压、电流等电信号，也可以是压力、温度、湿度、位移、声音等非电信号。但在A/D转换前，输入到A/D转换器的输入信号必须经各种传感器把各种物理量转换成电压信号。符号框图如下： 数字输出量 常用的几种A/D器为; (1):逐次比较型 逐次比较型AD由一个比较器和DA转换器通过逐次比较逻辑构成，从MSB 开始，顺序地对每一位将输入电压与内置DA转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率（<12位）时价格便宜，但高精度（>12位）时价格很高。 (2): 积分型 积分型AD工作原理是将输入电压转换成时间(脉冲宽度信号)或频率(脉冲频率)，然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率，但缺点是由于转换精度依赖于积分时间，因此转换速率极低。初期的单片AD转换器大多采用积分型，现在逐次比较型已逐步成为主流。 (3):并行比较型/串并行比较型
并行比较型AD采用多个比较器，仅作一次比较而实行转换，又称FLash(快速)型。由于转换速率极高，n位的转换需要2n-1个比较器，因此电路规模也极大，价格也高，只适用于视频AD转换器等速度特别高的领域。 串并行比较型AD结构上介于并行型和逐次比较型之间，最典型的是由2个n/2位的并行型AD转换器配合DA转换器组成，用两次比较实行转换，所以称为Half flash(半快速)型。还有分成三步或多步实现AD转换的叫做分级型AD，而从转换时序角度又可称为流水线型AD，现代的分级型AD中还加入了对多次转换结果作数字运算而修正特性等功能。这类AD速度比逐次比较型高，电路规模比并行型小。 一．A/D转换器的技术指标: (1）分辨率,指数字量的变化，一个最小量时模拟信号的变化量，定义为满刻度与2^n的比值。分辨率又称精度，通常以数字信号的位数来表示。 (2）转换速率,是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级，属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位ksps 和Msps，表示每秒采样千/百万次。 (3）量化误差，由于AD的有限分辩率而引起的误差，即有限分辩率AD的阶梯状转移特性曲线与无限分辩率AD（理想AD）的转移特性曲线（直线）之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量，表示为1LSB、1/2LSB。（4）偏移误差，输入信号为零时输出信号不为零的值，可外接电位器调至最小。（5）满刻度误差，满度输出时对应的输入信号与理想输入信号值之差。 （6）线性度，实际转换器的转移函数与理想直线的最大偏移，不包括以上三种误差。 三、实验步骤 此次实验的A/D转换器用的为逐次比较型，原理图如下：
数字IC设计流程及工具介绍 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。 6、静态时序分析——STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证
集成电路的设计方法探讨 摘要：21世纪，信息化社会到来，时代的进步和发展离不开电子产品的不断进步，微电子技术对于各行各业的发展起到了极大的推进作用。集成电路（integratedcircuit，IC）是一种重要的微型电子器件，在包括数码产品、互联网、交通等领域都有广泛的应用。介绍集成电路的发展背景和研究方向，并基于此初步探讨集成电路的设计方法。 关键词集成电路设计方法 1集成电路的基本概念 集成电路是将各种微电子原件如晶体管、二极管等组装在半导体晶体或介质基片上，然后封装在一个管壳内，使之具备特定的电路功能。集成电路的组成分类：划分集成电路种类的方法有很多，目前最常规的分类方法是依据电路的种类，分成模拟集成电路、数字集成电路和混合信号集成电路。模拟信号有收音机的音频信号，模拟集成电路就是产生、放大并处理这类信号。与之相类似的，数字集成电路就是产生、放大和处理各种数字信号，例如DVD重放的音视频信号。此外，集成电路还可以按导电类型（双极型集成电路和单极型集成电路）分类；按照应用领域（标准通用集成电路和专用集成电路）分类。集成电路的功能作用：集成电路具有微型化、低能耗、寿命长等特点。主要优势在于：集成电路的体积和质量小；将各种元器件集中在一起不仅减少了外界电信号的干扰，而且提高了运行
速度和产品性能；应用方便，现在已经有各种功能的集成电路。基于这些优异的特性，集成电路已经广泛运用在智能手机、电视机、电脑等数码产品，还有军事、通讯、模拟系统等众多领域。 2集成电路的发展 集成电路的起源及发展历史：众所周知，微电子技术的开端在1947年晶体管的发明，11年后，世界上第一块集成电路在美国德州仪器公司组装完成，自此之后相关的技术（如结型晶体管、场效应管、注入工艺）不断发展，逐渐形成集成电路产业。美国在这一领域一直处于世界领先地位，代表公司有英特尔公司、仙童公司、德州仪器等大家耳熟能详的企业。集成电路的发展进程：我国集成电路产业诞生于六十年代，当时主要是以计算机和军工配套为目标，发展国防力量。在上世纪90年代，我国就开始大力发展集成电路产业，但由于起步晚、国外的技术垄断以及相关配套产业也比较落后，“中国芯”始终未能达到世界先进水平。现阶段我国工业生产所需的集成电路主要还是依靠进口，从2015年起我国集成电路进口额已经连续三年比原油还多，2017年的集成电路进口额超过7200亿元。因此，在2018年政府工作报告中把推动集成电路产业发展放在了五大突出产业中的首位，并且按照国家十三五规划，我国集成电路产业产值到2020年将会达到一万亿元。中国比较大型的集成电路设计制造公司有台积电、海思、中兴等，目前已在一些技术领域取得了不错的成就。集成电路的发展方向：提到集成电路的发展，就必须要说到摩尔定律：集成度每18个月翻一番。而现今正处在
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过
较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
专用集成电路课程设计 简易电子琴 通信工程学院 011051班 侯珂
01105023 目录 1 引言 (1) 1.1设计的目的 (1) 1.2设计的基本内容 (2) 2 EDA、VHDL简介 (2) 2.1EDA技术 (2) 2.2硬件描述语言——VHDL (3) 2.2.1 VHDL的简介 (3) 2.2.2 VHDL语言的特点 (3) 2.2.3 VHDL的设计流程 (4) 3 简易电子琴设计过程 (5) 3.1简易电子琴的工作原理 (5) 3.2简易电子琴的工作流程图 (5) 3.3简易电子琴中各模块的设计 (6) 3.3.1 乐曲自动演奏模块 (7) 3.3.2 音调发生模块 (8) 3.3.3 数控分频模块 (9)
3.3.4 顶层设计 (10) 4 系统仿真 (12) 5 结束语 (14) 收获和体会.................................................................................................. 错误！未定义书签。参考文献 .. (15) 附录 (16)
1 引言 我们生活在一个信息时代，各种电子产品层出不穷，作为一个计算机专业的学生，了解这些电子产品的基本组成和设计原理是十分必要的，我们学习的是计算机组成的理论知识，而课程设计正是对我们学习的理论的实践与巩固。本设计主要介绍的是一个用超高速硬件描述语言VHDL设计的一个具有若干功能的简易电子琴，其理论基础来源于计算机组成原理的时钟分频器。 摘要本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由乐曲自动演奏模块、音调发生模块和数控分频模块三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。 关键字电子琴、EDA、VHDL、音调发生 1.1 设计的目的 本次设计的目的就是在掌握计算机组成原理理论的基础上，了解EDA技术，掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，例如本课程设计就是基于所学的计算机原理中的时钟分频器和定时器的基础之上的，通过本课程设计，达到巩固和综合运用计算机原理中的知识，理论联系实际，巩固所学理论知识，并且提高自己通过所学理论分析、解决计算机实际问题的能力。
IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standardcell）的面积，时序参数是不一样的。所
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）
《ic设计流程与使用工具介绍》 我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍，分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时，所使用的软件工具也有相同和不同的。 1、数字Asic设计流程前端到后端使用工具 通用型数字Asic（从上到下） 在验证算法时一般使用C语言或者verilog来对系统算法进行建模，使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。 算法验证完成之后，需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述，并且对其进行功能仿真验证。在该阶段可以使用的工具有很多，常用的有Active—HDL、Mentor的Modelsim 系列软件和QuestaSim系列（前者使用三个核进行仿真，后者使用一个核，因此后者可以对不同语言环境下的描述进行混合仿真）。 完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库，对前面得到的表述一定功能的代码进行综合，得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中，要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求，同时也要注意综合报告中所给出的违反约束的各个信息，并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。 做完综合之后，利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。 自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有A V ANTI的STAR-RC和Cadence的DRECULA或Diva，两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图，来对自动布局布线得到的版图中不满意的地方进行修补。 寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取，然后利用所提取的时序参数在底层网表中反标进行后仿真，观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成，不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT，而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多，比如Modelsim 和Nclaunch（NC主要针对大型系统，而Modelsim则主要是针对小的设计，因为前者的工作平台是工作站后者是PC）。 全定制数字Asic或者混合信号ASIC（从下到上与从上到下结合） 当需要制作全定制的数字芯片时，传统的从上到下的设计流程就不完全奏效了。其中最大的不同就是全定制芯片为了实现更小的体积与功耗，更高的集成度将可能不采用厂家提供的标准数字单元库而是通过与foundry沟通自己设计满足自己需要的工艺库。比如Xilinx的FPGA芯片的设计采用的就是全定制的设计方法。 对于全定制设计而言，也需要采用算法验证、功能描述与仿真验证、综合、寄生参数提取与后仿真的过程，但是相对通用型Asic的设计而言，在做后仿真时全定制可以使用模拟仿真的方法进行后仿真而不需要进行时序反标的过程，因为在设计全定制Asic时使用的不是foundry提供的标准数字工艺库而是根据设计需要自己设计的数字工艺库。因此对于全定制的Asic设计而言，它的后仿真需要采用foundry提供的标准模拟库，由于不使用时序的反标而采用模拟仿真的方法后仿真得到最终版图对应信息，因此耗时可能比设计通用型的Asic更长。 全定制设计流程的使用软件有，算法验证与功能仿真的软件同通用型使用的基本相同。但是在综合这